JPH0661036B2 - 図形表示装置 - Google Patents
図形表示装置Info
- Publication number
- JPH0661036B2 JPH0661036B2 JP63290998A JP29099888A JPH0661036B2 JP H0661036 B2 JPH0661036 B2 JP H0661036B2 JP 63290998 A JP63290998 A JP 63290998A JP 29099888 A JP29099888 A JP 29099888A JP H0661036 B2 JPH0661036 B2 JP H0661036B2
- Authority
- JP
- Japan
- Prior art keywords
- color
- frame buffer
- display
- output
- graphic display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は図形表示装置に関し、特にカラーとモノクロー
ムの表示機能を有する図形表示装置に関する。
ムの表示機能を有する図形表示装置に関する。
従来技術 従来の図形表示装置の例が第３図に示されている。マイ
クロプロセッサ１はマイクロプログラムの実行部であ
り、メモリ２はマイクロプログラム及びデータの格納部
である。インタフェース制御部３は上位装置（図示せ
ず）とのインタフェースを制御する部分である。
クロプロセッサ１はマイクロプログラムの実行部であ
り、メモリ２はマイクロプログラム及びデータの格納部
である。インタフェース制御部３は上位装置（図示せ
ず）とのインタフェースを制御する部分である。
フレームバッファ４は表示画素情報を格納する部分であ
り、カラー表示が例えば256色の表示が可能な場合、こ
のフレームバッファは第４図に示す様な８プレーンから
なる。各プレーンは少くともビットマップのカラーモニ
タの容量分を有しており、第４図の例は横1280ピクセ
ル、縦1024ピクセルの同時256色表示のカラーモニタの
場合のカラー用フレームバッファの構成である。＃０〜
＃７の８個のプレーンを有し、各プレーンは横2048ビッ
ト（このうち1280を使用）、縦1024ビットからなる。
り、カラー表示が例えば256色の表示が可能な場合、こ
のフレームバッファは第４図に示す様な８プレーンから
なる。各プレーンは少くともビットマップのカラーモニ
タの容量分を有しており、第４図の例は横1280ピクセ
ル、縦1024ピクセルの同時256色表示のカラーモニタの
場合のカラー用フレームバッファの構成である。＃０〜
＃７の８個のプレーンを有し、各プレーンは横2048ビッ
ト（このうち1280を使用）、縦1024ビットからなる。
これ等各プレーンの対応ビットである８ビットによりカ
ラーコードが表示されるようになっており、この８ビッ
トのカラーコードがドットシフタ６によりシリアルな情
報とされる。この８ビットシリアルデータがカラーパレ
ット７のアドレス入力となる。
ラーコードが表示されるようになっており、この８ビッ
トのカラーコードがドットシフタ６によりシリアルな情
報とされる。この８ビットシリアルデータがカラーパレ
ット７のアドレス入力となる。
このカラーパレット７は256（２８）の色階調データを
各エントリに有しており、例えば第５図に示す様なテー
ブルメモリ構成である。フレームバッファ４からの８ビ
ットカラーコードにより索引される256個のエントリを
有し、各エントリはＲ（赤）、Ｇ（緑）、Ｂ（青）の輝
度を８ビットで与えるものである。
各エントリに有しており、例えば第５図に示す様なテー
ブルメモリ構成である。フレームバッファ４からの８ビ
ットカラーコードにより索引される256個のエントリを
有し、各エントリはＲ（赤）、Ｇ（緑）、Ｂ（青）の輝
度を８ビットで与えるものである。
このカラーパレット７の色階調ディジタルデータは、Ｄ
／Ａコンバータ８によりアナログビデオ信号に変換さ
れ、表示同期回路５の制御によってＣＲＴ表示部９にて
カラー表示されることになる。
／Ａコンバータ８によりアナログビデオ信号に変換さ
れ、表示同期回路５の制御によってＣＲＴ表示部９にて
カラー表示されることになる。
上述した従来の図形表示装置では、描画時のフレームバ
ッファ４への書込みは常に全プレーンに行う必要があ
り、従って、コンソール画面のような単色表示で十分な
領域の描画の場合でも、全プレーンに対して書込みを行
う必要がある。よって、不必要に描画性能を低下させる
という欠点がある。
ッファ４への書込みは常に全プレーンに行う必要があ
り、従って、コンソール画面のような単色表示で十分な
領域の描画の場合でも、全プレーンに対して書込みを行
う必要がある。よって、不必要に描画性能を低下させる
という欠点がある。
発明の目的 そこで、本発明はこの様な従来技術の欠点を解決すべく
なされたものであって、その目的とするところは、単色
表示で十分な領域の描画の場合には、描画性能を向上さ
せることが可能な図形表示装置を提供することにある。
なされたものであって、その目的とするところは、単色
表示で十分な領域の描画の場合には、描画性能を向上さ
せることが可能な図形表示装置を提供することにある。
発明の構成 本発明によれば、Ｐ個（Ｐは１以上の整数）のプレーン
からなり、各プレーンを夫々１ビットに対応付けるＰビ
ットのカラーコードの形式で表示画素情報を格納するフ
レームバッファと、前記フレームバッファの出力により
アドレスされる２Ｐ個のエントリを有し、各エントリに
予め定められた表示色データを夫々格納したカラーパレ
ットとを含み、このカラーパレット出力に従って図形表
示をなす図形表示装置であって、前記フレームバッファ
のＰビットの出力のうち全ビットを出力するか予め定め
られた１プレーンのビットのみを出力するかを選択する
選択手段と、カラー表示モードかモノクローム表示モー
ドかにより前記選択手段を制御する制御手段とを具備す
ることを特徴とする図形表示装置が得られる。
からなり、各プレーンを夫々１ビットに対応付けるＰビ
ットのカラーコードの形式で表示画素情報を格納するフ
レームバッファと、前記フレームバッファの出力により
アドレスされる２Ｐ個のエントリを有し、各エントリに
予め定められた表示色データを夫々格納したカラーパレ
ットとを含み、このカラーパレット出力に従って図形表
示をなす図形表示装置であって、前記フレームバッファ
のＰビットの出力のうち全ビットを出力するか予め定め
られた１プレーンのビットのみを出力するかを選択する
選択手段と、カラー表示モードかモノクローム表示モー
ドかにより前記選択手段を制御する制御手段とを具備す
ることを特徴とする図形表示装置が得られる。
実施例 次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例である図形表示装置のブロッ
ク図であり、第３図と同等部分は同一符号により示して
いる。図において、マイクロプロセッサ１はマイクロプ
ログラムの実行部であり、メモリ２はマイクロプログラ
ム及びデータの格納部であり、インタフェース制御部３
は上位装置とインターフェースを制御する部分である。
即ち、マイクロプロセッサ１はマイクロプログラムを実
行することによって上位装置からの図形表示命令を解釈
し、表示情報を画素パターンに展開してフレームバッフ
ァ４に格納する。
ク図であり、第３図と同等部分は同一符号により示して
いる。図において、マイクロプロセッサ１はマイクロプ
ログラムの実行部であり、メモリ２はマイクロプログラ
ム及びデータの格納部であり、インタフェース制御部３
は上位装置とインターフェースを制御する部分である。
即ち、マイクロプロセッサ１はマイクロプログラムを実
行することによって上位装置からの図形表示命令を解釈
し、表示情報を画素パターンに展開してフレームバッフ
ァ４に格納する。
フレームバッファ４は各プレーンを１ビットに対応付け
るカラーコードの形式で表示画素情報を格納する複数プ
レーン構成のメモリである。即ちＭ画素×Ｎラインの表
示分解能で同時表現色２Ｐ色の表示性能を実現するため
には少くともＭ×Ｎビット／プレーンでプレーン数Ｐの
フレームバッファを構成する必要がある。
るカラーコードの形式で表示画素情報を格納する複数プ
レーン構成のメモリである。即ちＭ画素×Ｎラインの表
示分解能で同時表現色２Ｐ色の表示性能を実現するため
には少くともＭ×Ｎビット／プレーンでプレーン数Ｐの
フレームバッファを構成する必要がある。
ドットシフタ６はフレームバッファ104から読出される
表示画素情報を画素シリアルな情報に変換する部分であ
る。領域定義レジスタ１０は単色表示領域を定義するた
めレジスタであり、パレットアドレス制御回路１１に対
して選択制御信号を出力する。パレットアドレス制御回
路１１は領域定義レジスタ１０が出力する選択制御信号
によってカラーパレット７のアドレスを選択制御する制
御回路である。即ち、選択制御信号が論理“０”の場
合、フレームバッファ４の全プレーンの情報をカラーパ
レット７のアドレスとして与える。一方選択制御信号が
論理“１”の場合フレームバッファ４の中の唯一のプレ
ーンの情報のみカラーパレット７のアドレスとして与え
る。
表示画素情報を画素シリアルな情報に変換する部分であ
る。領域定義レジスタ１０は単色表示領域を定義するた
めレジスタであり、パレットアドレス制御回路１１に対
して選択制御信号を出力する。パレットアドレス制御回
路１１は領域定義レジスタ１０が出力する選択制御信号
によってカラーパレット７のアドレスを選択制御する制
御回路である。即ち、選択制御信号が論理“０”の場
合、フレームバッファ４の全プレーンの情報をカラーパ
レット７のアドレスとして与える。一方選択制御信号が
論理“１”の場合フレームバッファ４の中の唯一のプレ
ーンの情報のみカラーパレット７のアドレスとして与え
る。
カラーパレット７はパレットアドレス制御回路１１が選
択出力する表示画素情報をアドレス情報として色階調デ
ータを出力するテーブルメモリであり、２Ｐ（Ｐはフレ
ームバッファ４のプレーン数）のエントリを有する。
択出力する表示画素情報をアドレス情報として色階調デ
ータを出力するテーブルメモリであり、２Ｐ（Ｐはフレ
ームバッファ４のプレーン数）のエントリを有する。
Ｄ／Ａコンバータ108はカラーパレット107が出力するデ
ィジタルな色階調データをアナログビデオ信号に変換す
る部分である。表示同期回路５はフレームバッファ４の
表示読出しを制御するとともに、ＣＲＴ表示のため同期
信号を発生する部分であり、ＣＲＴ表示部９は表示同期
回路５から提供される同期信号によって偏向制御し、Ｄ
／Ａコンバータ８から提供されるアナログビデオ信号を
ブラウン管上に画面表示する部分である。
ィジタルな色階調データをアナログビデオ信号に変換す
る部分である。表示同期回路５はフレームバッファ４の
表示読出しを制御するとともに、ＣＲＴ表示のため同期
信号を発生する部分であり、ＣＲＴ表示部９は表示同期
回路５から提供される同期信号によって偏向制御し、Ｄ
／Ａコンバータ８から提供されるアナログビデオ信号を
ブラウン管上に画面表示する部分である。
第２図は第１図のパレットアドレス制御回路１１の詳細
ブロック図であり、第５図は第１図のカラーパレット７
の格納データの一例である。
ブロック図であり、第５図は第１図のカラーパレット７
の格納データの一例である。
領域定義レジスタ１０の出力が論理“０”の場合、フレ
ームバッファ出力Ｐ０〜Ｐ７がそのままカラーパレット
アドレスＡ０〜Ａ７として与えられ従って256色表示と
なる。領域定義レジスタ１０の出力が論理“１”の場
合、フレームバッファＰ０がカラーパレットアドレスＡ
０〜Ａ７として与えられる。従って、この場合には表示
色はフレームバッファ４のプレーン＃０の格納情報によ
ってのみを決定する。即ち、単色表示となるのである。
ームバッファ出力Ｐ０〜Ｐ７がそのままカラーパレット
アドレスＡ０〜Ａ７として与えられ従って256色表示と
なる。領域定義レジスタ１０の出力が論理“１”の場
合、フレームバッファＰ０がカラーパレットアドレスＡ
０〜Ａ７として与えられる。従って、この場合には表示
色はフレームバッファ４のプレーン＃０の格納情報によ
ってのみを決定する。即ち、単色表示となるのである。
従って、第５図のようにカラーパレット７のデータを構
築したとすると、領域定義レジスタ１０で定義した画面
領域では、カラーパレット７のエントリOOとFFのみしか
参照されず、白色の単色表示となる。
築したとすると、領域定義レジスタ１０で定義した画面
領域では、カラーパレット７のエントリOOとFFのみしか
参照されず、白色の単色表示となる。
発明の効果 以上説明したように、本発明によれば、領域定義レジス
タで定義された画面領域では、フレームバッファの全プ
レーンによらず、フレームバッファの唯一のプレーンの
格納情報によってのみ表示を行うように制御することに
より、コンソール画面のように単色表示で十分な領域の
描画の場合は、１プレーンに対してのみの描画で行える
ことを可能とし、描画性能を向上できるという効果があ
る。
タで定義された画面領域では、フレームバッファの全プ
レーンによらず、フレームバッファの唯一のプレーンの
格納情報によってのみ表示を行うように制御することに
より、コンソール画面のように単色表示で十分な領域の
描画の場合は、１プレーンに対してのみの描画で行える
ことを可能とし、描画性能を向上できるという効果があ
る。
【図面の簡単な説明】 第１図は本発明の実施例のブロック図、第２図はパレッ
トアドレス制御回路の具体例回路図、第３図は従来技術
を示すブロック図、第４図はフレームバッファの構成を
示す図、第５図はカラーパレットの内容を示す図であ
る。 主要部分の符号の説明 ４……フレームバッファ ７……カラーパレット １０……領域定義レジスタ １１……パレットアドレス制御回路
トアドレス制御回路の具体例回路図、第３図は従来技術
を示すブロック図、第４図はフレームバッファの構成を
示す図、第５図はカラーパレットの内容を示す図であ
る。 主要部分の符号の説明 ４……フレームバッファ ７……カラーパレット １０……領域定義レジスタ １１……パレットアドレス制御回路
Claims (1)
- 【請求項１】Ｐ個（Ｐは１以上の整数）のプレーンから
なり、各プレーンを夫々１ビットに対応付けるＰビット
のカラーコードの形式で表示画素情報を格納するフレー
ムバッファと、前記フレームバッファの出力によりアド
レスされる２Ｐ個のエントリを有し、各エントリに予め
定められた表示色データを夫々格納したカラーパレット
とを含み、このカラーパレット出力に従って図形表示を
なす図形表示装置であって、前記フレームバッファのＰ
ビットの出力のうち全ビットを出力するか予め定められ
た１プレーンのビットのみを出力するかを選択する選択
手段と、カラー表示モードかモノクローム表示モードか
により前記選択手段を制御する制御手段とを具備するこ
とを特徴とする図形表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63290998A JPH0661036B2 (ja) | 1988-11-17 | 1988-11-17 | 図形表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63290998A JPH0661036B2 (ja) | 1988-11-17 | 1988-11-17 | 図形表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135493A JPH02135493A (ja) | 1990-05-24 |
| JPH0661036B2 true JPH0661036B2 (ja) | 1994-08-10 |
Family
ID=17763134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63290998A Expired - Lifetime JPH0661036B2 (ja) | 1988-11-17 | 1988-11-17 | 図形表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661036B2 (ja) |
-
1988
- 1988-11-17 JP JP63290998A patent/JPH0661036B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02135493A (ja) | 1990-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5379049A (en) | Advanced video display processor having color palette | |
| US5748174A (en) | Video display system including graphic layers with sizable, positionable windows and programmable priority | |
| US6172669B1 (en) | Method and apparatus for translation and storage of multiple data formats in a display system | |
| JPH0222957B2 (ja) | ||
| JPS6025794B2 (ja) | カラ−図形表示装置 | |
| JPH0473156B2 (ja) | ||
| JPS6360395B2 (ja) | ||
| US4804948A (en) | Video display control system | |
| KR20000052501A (ko) | 이미지 처리 장치 및 이미지 처리 방법 | |
| JPH03206492A (ja) | ウインドウプライアリティエンコーダー | |
| JPH0661036B2 (ja) | 図形表示装置 | |
| EP0159851B1 (en) | Advanced video processor with hardware scrolling | |
| JP3704999B2 (ja) | 表示装置及び表示方法 | |
| GB2214766A (en) | Data processing system including display function | |
| JPH087555B2 (ja) | 表示合成装置 | |
| JPS62254185A (ja) | 図形表示装置 | |
| JPH02156293A (ja) | 図形表示装置 | |
| JPH02254532A (ja) | 図形表示装置 | |
| JPH052381A (ja) | 図形表示装置 | |
| JPH0413894Y2 (ja) | ||
| JPH0497390A (ja) | 表示装置 | |
| EP0165665A2 (en) | Sprite collision detector | |
| JPS63178294A (ja) | 図形表示装置 | |
| JPH06161409A (ja) | ルックアップテーブルメモリ書換え方法およびルックアップテーブルメモリを持つディスプレイ装置 | |
| JPH0535243A (ja) | 画像処理装置 |