JPS6377088A - マイクロコンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロコンピュータに関し、特にブラウ
ン管等を用いた表示装置に文字や記号をラスタスキャン
方弐で表示する表示制御回路を内蔵したものに関するも
のである。

（従来の技術） 第４図は表示制御回路内蔵の従来のマイクロコンピュー
タの基本構成を示すブロック図である。

同図において、１はこのマイクロコンピュータのＣＰＵ
で、コード化された文字データの表示用リフレフシェメ
モリ９への入出力を制御する。

３は基本制御回路で、現在表示している行を示すポイン
タ（図示せず）を持ち、表示装置（図示せず）における
ラスタスキャンの水平同期信号ＨＤ及び垂直同期信号Ｖ
Ｄに同期して表示制御に必要なタイミング信号に同期し
て表示用リフレッシュメモリをアクセスするためのアド
レス信号を発生する。

９は表示用リフレッシュメモリであり、文字や記号のコ
ードが、１文字１アドレス位置にそれぞれ格納されてい
る。５は文字パターン発生回路で、文字や記号のコード
をアドレスとして、その文字や記号のドツトパターンが
格納されているバターツメそり　（図示せず）を読み出
して文字のドツトパターンを発生する。

４はアドレス制御回路で、該回路４からのアドレス信号
によって表示用リフレッシュメモリ９から読み出された
文字コードが文字パターン発生回路５のパターンメモリ
に対するアドレスとなってその文字のドツトパターンが
読み出される。

６は出力制御回路（表示制御回路）で、文字パターン発
生回路５から読み出された文字のドツトパターンを基本
制御回路３からのタイミング信号に応じて、ラスタスキ
ャン方式によって表示される形のビットシリアルのビデ
オ信号にして出力する。

第５図は第４図のアドレス制御回路４の従来の回路構成
を示すブロック図であり、第５図において、７はアドレ
スカウンタ、８は一致回路である。

また、Ａは定数、Ｂはアドレスカランタフのクリア信号
、Ｃはアドレスカランタフのインクリメント信号、Ｄは
基本制御回路３内の表示行ポインタ信号で、アドレス信
号の上位ビットを決定する信号、Ｅは１走査表示終了信
号である。

第６図は第５図の回路の制御によって表示される表示例
を示す説明図で、４行、各行８列に文字表示が行われる
ものとする。

第７図は第６図の表示に対応して使用される表示用リフ
レッシュメモリ９のアドレスを示す。

次に第４図〜第７図を参照して第５図の説明を行う０表
示に先だって、１画面に表示する文字（この例では、“
０”〜“９”、′Ａ”〜“Ｖ″までの３２文字）のコー
ドは全て表示用リフレッシュメモリ９の対応するアドレ
ス（この例では“００”から“３７１まで）に、ＣＰＵ
Ｉによって格納される。まず、第１行目の表示位置を検
出した基本制御回路３からの信号Ｂにより、アドレスカ
ウンタ７はクリアされて“０″となり、アドレス信号の
下位には′０″が、またアドレス信号の上位には、第１
行目を示す、表示行ポインタの値“０”が、それぞれ出
力され、表示用リフレッシュメモリ９のアドレス“００
”、つまり第１行目容は数値“１″ずつ増加し、”ＯＯ
”、”Ｏｆ″９“０２”、・・・（１０進法表示、以下
同じ）となる。

一方、終了アドレスを決定する定数Ａは、この例ではそ
の値は“７′″なので、アドレスカウンタ７から下位ア
ドレス信号が７”になれば−数回路８は、基本制御回路
３へ１走査表示終了信号Ｅを送る。アドレスカランタフ
の内容は信号Ｂによりクリアされて０１に戻る。これを
１行を構成するラスク走査線の本数分くり返すと、第１
行目の表示が終了する。この間信号りは変化せず、１０
”のままである０次に基本制御回路３が第２行目の表示
位置を検出すると、再び信号Ｂによりアドレスカウンタ
７はクリアされて６０”になり、信号りは第２行目の行
表示ポインタの値である“１”になっているので、表示
用リフレッシュメモリ９からアドレス１０に記憶されて
いる文字８の。

文字コードが読み出される。そして、また１文字毎に信
号Ｃによりアドレスカウンタ７が増加する。

アドレスカランタフのアドレス信号が定数Ａの値である
“７′″になれば、−数回路８は、１走査終了信号Ｅを
送る。これを１行を構成するラスク走査線分繰り返すと
第２行目の表示が終了する。この動作を、順次第３行目
、第４行目と繰り返すことにより、１画面分の表示が行
われる。

従って、従来の構成で４行８列の文字またはパターンを
表示しようとすれば、３２個の表示用リフレフシェメモ
リが必要であった。

〔発明が解決しようとする問題点〕

以上のように従来の表示制御回路内蔵マイクロコンピュ
ータでは、表示しようとする各文字がその表示位置に対
応するアドレスの表示用リフレッシュメモリに格納され
ているので、複数行にわたる多量の文字を表示しようと
すると文字数に応じた多量の表示用リフレッシュメモリ
が必要で、マイクロコンピュータのチップ面積を増大さ
せてしまうという問題があった。

この発明は、上記のような問題点を解決するためになさ
れたもので、２行分の表示用リフレッシュメモリで多量
の文字を表示できる、表示制御回路内蔵のマイクロコン
ピュータを得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るマイクロコンビエータは、表示制御回路
に２行表示するだけの表示用リフレッシュメモリを備え
、各行の表示終了信号でＣＰＵに割り込みをかける。

表示は継続して次の行の表示用リフレッシュメモリの内
容に従って表示を行い、この行の表示が終了するまでに
、既に表示が終了している行の表示用リフレッシュメモ
リの内容を書き替えるようにし、２行分の表示用リフレ
ッシュメモリで、同行もの表示ができるようにしたもの
である。

〔作用〕

この発明においては、２行表示用リフレッシュメモリは
、表示制御回路からの割り込み信号に従ってＣＰＵによ
り一方の表示用リフレッシュメモリが書き換えられ、他
方の表示用リフレッシュメモリの内容が次の表示に利用
されるから、リフレッシュメモリの容量が２行分で済み
、マイクロコンピュータのチップ面積が少なくて済む。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図および第２図はこの発明の一実施例によるマイクロコ
ンビエータを示すブロック図で、従来回路を示す第４図
および第５図にそれぞれ対応し、第４図および第５図と
同一符号は同−又は相当部分を示し、同一アルファベッ
トは同一信号を示す、第１図において、２は２行を表示
できるだけの容量を持った２行表示用リフレッシュメモ
リ、３ａは基本制御回路（割込み手段、ポインタ情報伝
達手段）であり、従来のものの機能の他に１行の表示が
終了する毎にＣＰＵ１ａに対し次行に表示すべき文字コ
ードを当該表示を終了した側の行のアドレスに書込む旨
の割込みをかける機能及び現在表示している行が第何行
目であるかを上記ＣＰＵ１ａに対し通知する機能が追加
されている。

また４ａはアドレス制御回路（読出しアドレス切替手段
）であり、１行表示終了の毎に表示用リフレッシュメモ
リの読出しアドレスをＣＰＵ１ａに割込みがかかるまで
、ＣＰＵＩ　ａにより書込みが行われていた側のアドレ
スに切替える。なおＦは１行表示終了後基本制御回路３
からＣＰＵ１ａへの割り込みをかける信号、Ｄは第４図
と同様の、現在表示している行を示す信号である。

また第２図において、Ｆは１行表示終了信号、１０は信
号Ｆで反転するトグル回路である。第３図は第１図およ
び第２図の回路の制御によって第６図の表示をする場合
に対応する２行表示用メモ＋７２のアドレスを示す。

次に第１図および第２図の回路の動作について説明する
。まず、表示に先立って、第１行、第２行に表示する文
字“０”〜“９”、“Ａ”〜“Ｆ”までの文字コードが
２行表示用リフレッシュメモ１７２の対応するアドレス
“００１〜“０７１．“１０”　Ｎ”１７″に、ＣＰＵ
１ａによって格納される。第１行目の表示位置を検出し
た基本制御回路３からの信号Ｂにより、アドレスカウン
タ７はクリアされて“０”となり、２行表示用リフレッ
シュメモリ２のアドレス″００１に格納されている文字
“０”の文字コードが読み出される。そして、１文字毎
に信号Ｃによりアドレスカランタフの内容は、数値が“
１″ずつ増加し、アドレスカウンタ７からのアドレス信
号が定数Ａの値“７”に等しくなれば一致回路８は、基
本制御回路３ａへ表示終了信号Ｅを送る。アドレスカラ
ンタフの内容は信号Ｂによりクリアされて“０″に戻る
。

これを１行を構成するラスク走査線の本数分くり返すと
、第１行の表示が終了する。

このとき基本制御回路３ａは、１行表示終了信号Ｆを出
力し、ＣＰＵへの割り込みをかけるとともに、トグル回
路１０が反転し、表示は２行目に移り、表示用リフレッ
シュメモリ２のアドレス１１０”〜“１７″に格納され
ている文字“８”〜″Ｆ”の文字コードを読み出して、
１行目と同じように表示する。ＣＰＵ１ａは、割り込み
信号Ｆを受けて、表示用メモリ２のアドレス“１０”〜
“１７”に格納されている文字の表示中に、表示用リフ
レッシュメモリ２のアドレス“００″〜“０７″に第３
行目に表示すべき“Ｇ″〜“Ｎ″までの文字コードを格
納する。

第２行目の表示が終了すると、上記と同じ動作で表示用
メモリ２のアドレス″１０９〜１１７″に第４行目に表
示すべき文字“０”〜１ｖ”までの文字コードを格納す
る０以上の動作による表示用リフレッシュメモリ２の変
化を第３図に示す。

このようにして、１画面分の表示が行われる。

以上の動作は、各行の間隔がゼロで連続している場合で
あり、各行間に間隔がある場合、ＣＰＵからの表示用リ
フレッシュメモリ２への書込みは１行の表示期間と行間
隔期間内に行えばよい。

本発明による構成では、例えば４行８列の表示を行う場
合、従来３２個必要であった表示用リフレッシュメモリ
が２行表示分の１６個でよく、チップ面積に占める表示
用メモリの領域は半分になる。

なお、上記実施例では説明の便宜上４行表示について説
明したが、４行以上の表示にこの発明を適用できること
は言うまでもなく、同行にもわたる多量の表示になるほ
ど、この発明の効果は大きくなる。

〔発明の効果〕

以上のように、この発明に係るマイクロコンピュータに
よれば、表示用リフレッシュメモリを２行分で済むよう
に構成したので、特にチップ面積を小さくでき、しかも
コストダウンの効果が得られる。

【図面の簡単な説明】

第１−はこの発明の一実施例によるマイクロコンピュー
タの基本構成を示すブロック図、第２図は第１図のアド
レス制御回路の回路構成を示すブロック図、第３図はこ
の発明の一実施例による第６図の表示に対応する２行表
示用リフレッシュメモリのアドレスを示す説明図、第４
図は従来の表示装置の基本構成を示すブロック図、第５
図は第４図のアドレス制御回路の従来の回路構成を示す
ブロック図、第６図は第１図または第４図の回路制御に
よって表示される表示例を示す説明図、第７図は第６図
の表示に対応する従来の表示用リフレッシュメモリのア
ドレスを示す説明図である。 図において、１ａはマイクロコンピュータのＣＰＵ、２
は２行表示用リフレッシュメモリ、３ａは基本制御回路
（割込み手段、ポインタ情報伝達手段）、４ａはアドレ
ス制御回路（読出しアドレス制御手段）、５は文字パタ
ーン発生回路、６は出力制御回路（表示制御回路）、Ｆ
は１行表示總了信号、Ｄは表示行ポインタ信号である。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）表示用リフレッシュメモリから読み出された文字
   コードに対応する文字のドットパターンを発生する文字
   パターン発生回路と、 この発生されたドットパターンをラスタスキャン方式に
   より表示させるための表示制御回路と、本マイクロコン
   ピュータのＣＰＵにより書き換えられる、２行表示する
   のに必要な容量を有する表示用リフレッシュメモリと、 上記ＣＰＵに対し現在画面表示をしている行が第何行目
   であるかを示すポインタ情報を伝達するポインタ情報伝
   達手段と、 １行の表示を終了する毎に上記該表示用リフレッシュメ
   モリの読出しアドレスを、上記割込みがかかるまで上記
   ＣＰＵにより書込みが行われていた側の行のアドレスに
   切替える読出しアドレス切替手段と、 １行の表示を終了する毎に上記ＣＰＵに対し次行に表示
   すべき文字コードを当該表示を終了した側の行のアドレ
   スに書込む旨の割り込みをかける割込み手段とを内蔵し
   たことを特徴とするマイクロコンピュータ。