JPS63161729A - 誤り訂正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ発明の目的］ （産業上の利用分野） この発明は、例えば、文字放送システムに適用される誤
り訂正回路に関する。

（従来の技術） テレビジョン信号の垂直帰線期間内の無信号部分を利用
して、文字や図形等の情報を伝送するシステムとして文
字放送システムがある。この文字放送システムに於ける
情報伝送方式には、文字や図形情報を画素に分解して伝
送するパターン伝送方式と、符号化して伝送する符号化
伝送方式がある。模者の符号化伝送方式は、単位時間当
りの情報邑が少ないため、高速伝送が可能であるが、伝
送途中で生じるデジタル信号の符号誤りにより、誤字や
脱字が発生する問題を有する。

この問題を解決するために、符号化伝送方式の文字放送
システムに於いては、一般に、デジタル信号の符号誤り
を訂正する機能を備えている。文字放送システムに於け
る誤り訂正方式としては、近年、（２７２，１９０）短
縮化差集合巡回符号を用いた方式が開発されている。

従来の誤り訂正回路は、各垂直期間に、一旦、全パケッ
トのデータをメモリに格納した後、次の垂直期間までに
その誤りを判定し、かつこの判定結果に従ってその誤り
を訂正するようにしたものである。

ここで、各パケットのデータを受けるたびに、そのパケ
ットの誤り訂正を行なわないのは、次のような理由によ
る。すなわち、上記方式の誤り訂正に於いては、１パケ
ツト内の全データがそろわないとそのパケットの誤りを
判定することができない。したがって、この方式の誤り
訂正に於いて、各パケットのデータを受信するたびに誤
り訂正を実行するとしたら、ある水平期間のパケットの
受信が終了してから次の水平期間のパケットの受信を開
始するまでに終了させなくてはならない。しかし、現在
のプロセス技術では、このような高速の誤り訂正回路を
作ることができない。そこで、上記文献記載の誤り訂正
回路では、一旦、１垂直期間の全パケットのデータをメ
モリに記憶してから誤り訂正を行なうようにしているわ
けである。

しかし、このような構成では、リアルタイムの誤り訂正
を行なうことができない。

この問題を解決するものとして、例えば、特開昭６０−
２１３１２９号に開示される誤り訂正回路がある。この
誤り訂正回路は、それぞれ受信データを約１８（１Ｈは
１水平期間）遅延する２７２ビツトのデータレジスタを
持つ誤り訂正部を２系統設けるようにしたものである。

その回路構成を第７図に示す。図に於いて主な部分を説
明すると、１丁は各誤り訂正部に受信データを交互に与
えるスイッチであり、１２及び１−３はそれぞれ一方の
誤り訂正部のシンドロームレジスタ及びデータレジスタ
であり、１４及び１５はそれぞれ他方の誤り訂正部のシ
ンドロームレジスタ及びデータレジスタである。１７は
スイッチ１６を使って両誤り訂正部に共用される多数決
回路であり、１９はスイッチ１８を使って両方の誤り訂
正部に共用される誤り訂正用の加算回路である。

この様な構成によれば、ある水平期間に、一方の誤り訂
正部でその水平期間のシンドローム計算を行なっている
間に、他方の誤り訂正部で前の水平期間の誤り訂正を行
なうことができるので、リアルタイムでの誤り訂正が可
能となる。

しかし、この構成の場合、リアルタイムでの誤り訂正処
理が行なえる反面、７２ビツトのデータレジスタを二つ
必要とするので、回路規模の面で少し問題が残る。

（発明が解決しようとする問題点） 上記の如く、従来は、（２７２，１９０）短縮化差集合
巡回符号を用いた誤り訂正をリアルタイムで、かつ小回
路規模で行なうことができる誤り訂正回路がなかった。

そこで、この発明は、（２７２，１９０＞短縮化差集合
巡回符号を用いた誤り訂正を行なう場合であっても、こ
れをリアルタイムでかつ小回路規模で行なうことができ
る誤り訂正回路を提供することを目的とする。

［発明の構成コ （問題点を解決するための手段） 上記目的を達成するために、この発明は、訂正すべきデ
ータを記憶手段に書込むとともに、この書込み動作に同
期して、上記データを二つの誤り判定手段に所定の周期
で交互に供給する。また、この二つの誤り判定手段のう
ち、訂正すべきデータが与えられていない方の誤り判定
手段の誤り判定出力を選択するとともに、この選択され
た誤り判定出力に対応するデータを、上記書込み動作に
同期して上記記憶手段から読出す。そして、この読出さ
れたデータを、上記選択中の誤り判定出力に従って訂正
し、訂正済みのデータを上記書込み動作に同期して上記
記憶手段に書込むようにしたものである。

（作用） 上記構成に於いて、この発明は、訂正すべきデータを蓄
える記憶手段を、訂正すべきデータを書込む動作、訂正
の為にデータを読出す動作、並びに訂正の済んだデータ
を書込む動作のために、時分割でアクセスすることによ
り、これら三つの動作を並列進行させるようにしたもの
である。このような構成によれば、訂正すべきデータを
、上記所定期間分遅延するためのレジスタが不要になる
とともに、リアルタイムの誤り訂正を行なうことができ
る。

（実施例） 第１図はこの発明の一実施例の構成を示す回路図である
。なお、以下の説明では、この発明を文字放送システム
に於ける（２７２．１９０）短縮化差集合巡回符号を用
いた誤り訂正方式に適用した場合を代表として説明する
。

第１図に於いて、文字情報等の受信データは、直列／並
列変換回路（Ｓ／Ｐ変換回路）３１によって例えば８ビ
ツトの並列データに変換される。

この並列データはＲＡＭ３２に記憶されるとともに、並
列／直列変換回路（Ｐ／Ｓ変換回路）３３によって直列
データに戻される。この直列データはスイッチ３４を介
して加締回路３５．３６に交互に与えられる。このスイ
ッチ３４の切換え周期は水平周期に設定されている。

加算回路３５は８２ビツトのシンドロームレジスタ３７
とともに、受信データのシンドローム計算を１パケット
単位で行なう。加算回路３６も同様に、８２ビツトのシ
ンドロームレジスタ３８とともに、受信データのシンド
ローム計算を１パケット単位で行なう。各計算出力はス
イッチ３つを介して交互に多数決回路４０に与えられる
。スイッチ３９の切換え周期は水平周期に設定されてい
る。

多数決回路４０は入力データから受信データの誤りを判
定する。この判定データは誤り訂正用加算回路４１に供
給される。この加算回路４１は、判定データに従って受
信データの誤りを訂正する。

この場合、誤り訂正がなされる受信データは、現在受信
中のでデータではなく、ＲＡＭ３２に記憶されている１
日前のデータである。このデータはＲＡＭ３２から読出
された後、並列／直列変換回路３３を介して直列データ
として加算回路４１に与えられ、判定データに従って誤
り訂正がなされる。誤り訂正の済んだデータは、直列／
並列変換回路４２により並列データに変換された後、再
びＲＡＭ３２に書込まれる。

なお、４３は各種動作を制御するタイミングパルスやＲ
ＡＭ３２をアクセスするためのアドレスデータを発生す
るタイミング発生回路である。また、４４はシンドロー
ムリセットを行なう為のスイッチである。また、４５．
４６は後述するパルス７に従って、パルスＰ３．Ｐ５を
選択的にシンドロームレジスタ３７あるいは３８に供給
するセレクタである。

上記構成に於いて第２図を参照しながら動作を説明する
。

第２図に於いて、ＰＤは１パケット分のデータである。

ｄｎ　（ｎ＝１．２．・・・）は、この１パケット分の
データＰＤを構成する８ビット単位のデータである。Ｐ
１〜Ｐ７は、テレビジョン信号に同期してタイミング発
生回路４３から出力される各種タイミングパルスである
。

パルスＰ７は、上記スイッチ３４．３９．４４の接続状
態をあり御するものであり、第２図に示す如く水平周期
でレベルが反転する。パルスＰ７がハイレベルのとき、
スイッチ３４，３９．４４の接片が端子Ｈ側に接続され
、ローレベルのときは、端子り側に接続される。したが
って、第２図では、文字情報の伝送に利用されることが
多い水平期間のうち、１０Ｈ，１２Ｈ・・・のデータＰ
Ｄは、シンドロームレジスタ３７側でシンドローム計算
され、１１Ｈ，１３１−（・・・のデータＰＤはシンド
ロームレジスタ３８側でシンドローム計算される。そし
て、１０Ｈ，１２Ｈ・・・の計算出力は、１１）−１，
１３８・・・の期間に多数決回路４０に与えられ、１１
Ｈ１１３）１・・・の計算出力は、１２Ｈ，１４Ｈ・・
・の期間に多数決回路４０に与えられる。

第２図は、１１Ｈの第２番目の８ビツトデータｄ２が直
列データとして伝送される期間Ｔに於ける動作を拡大し
て示している。

この期間Ｔでは、まず、直列／並列変換回路３１から出
力されたデータｄ１がパルスＰ２のタイミングでＲＡＭ
３２に書込まれるとともに、並列／直列変換回路３３に
ロードされる。この場合のデータ書込み用のアドレスデ
ータＡ１は、第２図のようなタイミングで、タイミング
発生回路４３から出力される。また、パルスｐ２の周期
は王に設定されている。並列／直列変換回路３３にロー
ドされたデータｄ１は、パルスＰ３に従って並列／直列
変換される。このデータｄ１はスイッチ３４にを介して
加算回路３６に与えられる。

加算回路３６に対するデータｄ１の供給が済むと、タイ
ミング発生回路４３からパルスＰ４が出力される。この
とき、タイミング発生回路４３からは、１日前、つまり
、１０Ｈのデータｄ２の格納アドレスを指定するアドレ
スデータＡ２が出力され、このＩＯＨのデータｄ２がデ
ータバスＤＢ上に出力されている。そして、このＩＯＨ
のデータｄ２は、上記パルスＰ４のタイミングで並列／
゛直列変換回路３３にロードされた後、パルスＰ５に従
って並列／直列変換される。　。

上記パルスＰ５は、さらに、ＩＯＨのシンドローム計算
値を保持するシンドロームレジスタ３７に、この計算値
の読出しパルスとして与えられる。

これによって、シンドロームレジスタ３７から１０Ｈの
データｄ２に対応する計算値が出力される。この計算値
はスイッチ３９を介して多数決回路４０に与えられる。

これにより、多数決回路４０からは、１０Ｈのデータｄ
２の誤り判定出力が得ら□れる。この誤り判定出力は加
算回路４１及びスイッチ４４に与えられる。加算回路４
１は、この判定出力に従って、並列／直列変換回路３３
から与えられる１０Ｈのデータｄ２の誤りを訂正する。

この誤り訂正の済んだデータｄ２は、直列／並列変換回
路４２により、パルスＰ５に従って直列／並列変換され
る。この変換出力はパルスＰ６に従って、ＲＡＭ３２に
書゛込まれる。スイッチ４４に供給された多数決回路４
０の出力はパルスＰ７に従ってシンドロームレジスタ３
７あるいはシンドロームレジスタ３８に振り分けられ、
これらをクリアする。

なお、訂正の済んだデータは、読出し時と同一のアドレ
スに格納される。つまり、ＲＡＭ３２のメモリ空間は、
第３図に示すように、１つの水平期間のデータに対して
は、１つの領域が割当てられるようになっている。

以下、データｄ３．ｄ４．・・・の伝送期間Ｔにも全く
同様の処理がなされる。但し、データｄ１の伝送期間Ｔ
には、当然のことながら、１０Ｈのデータｄ１の誤り訂
正だけがなされる。

１２Ｈ目では、スイッチ３４．３９の接片が端子Ｈ側に
切換ねる。これにより、１２Ｈのシンドローム計算はシ
ンドロームレジスタ３７１１で行われる。また、ＲＡＭ
４２からは、１１Ｈのデータｄｎが読出される。このデ
ータｄｎは、シンドロームレジスタ３８から読出される
１１Ｈのシンドローム計算値から求めた誤り判定出力に
従って誤り訂正される。

第４図は、上記タイミング発生回路４３の具体的構成の
一例を示す回路図である。図に於いて、４３１は、テレ
ビジョン信号ＳＴＶから水平同期信号Ｈ及び垂直同期信
号Ｖを分離する同期分離回路である。４３２は、上記同
期信号Ｈ，Ｖに従って、上記タイミングパルスＰ１〜Ｐ
７を発生するパルス発生回路である。４３３は、上記同
期信号Ｈ，ＶやタイミングパルスＰ１に従って、受信デ
ータを上記ＲＡＭ３２に書込むためのアドレスデータＡ
１を発生するカウンタである。４３４は同じ＜ＩＨ前の
データの読出し／書込み用のアドレスデータＡ２を発生
するカウンタである。４３５は上記二つのアドレスデー
タＡ１．Ａ２を、第２図のタイミングに従って、交互に
選択するスイッチである。４３６は、上記テレビジョン
信号に同期した基準クロックを発生する基準クロック発
生回路である。

以上述べたように、この実施例では、受信データを格納
するためのＲＡＭ３２を、受信データをこのＲＡＭ３２
に格納するためのデータ書込み動作、誤り訂正の為にこ
のＲＡＭ３２からデータを読出す動作、並びに訂正の済
んだデータをＲＡＭ３２に書込む動作の三つの動作の為
に、時分割でアクセスするようにしたものである。した
がって、この実施例によれば、誤り訂正処理をデータの
受信と並列進行させることができ、リアルタイムの誤り
訂正を実現することができる。また、受信データを約−
水平期間遅延するための２７２ビツトのデータレジスタ
を必要としないので回路規模の増大も防止することがで
きる。但し、この実施例では、ＲＡＭ３２が必要となる
が、これは、受信データを格納するために、文字放送受
信機に設けられるＲＡＭを使用することができるので、
ＲＡＭ３２によって回路規模の増大を来たすものではな
い。

次に、第５図を参照してこの発明の池の実施例を詳細に
説明する。

先の実施例では、受信データを並列／直列変換する回路
と、訂正の為にＲＡＭ３２から読出されたデータを並列
／直列変換する回路を、一つの並列／直列変換回路３３
で兼用する場合を説明した。

これに対し、この実施例では、上記二つの並列／直列変
換を、別々の並列／直列変換回路で行なうようにしたも
のである。

第５図に於いて、５１は受信データを並列／直列変換す
る並列／直列変換回路であり、５２は訂正のためにＲＡ
Ｍ３２から読出されたデータを並列／直列変換する並列
／直列変換回路である。

このような構成によれば、第６図に示すように、受信デ
ータを並列／直列変換する動作と、訂正のためにＲＡＭ
３２から読出されたデータを、並列／直列変換する動作
を同時に行なうことができる。

これにより、先の実施例に比べ、誤り訂正回路を駆動す
るためのクロックレートを小さくすることができるため
、回路の設計が容易となる。

以上この発明の二つの実施例を説明したが、この発明は
この様な実施例に限定されるものではなく、他にも種々
様々変形実施可能なことは勿論である。

例えば、この発明は誤り訂正方式として、（２７２，１
９０）矧縮化差集合巡回符号を用いた誤り訂正方式以外
の誤り訂正方式を採用する誤り訂正回路にも適用可能な
ことは勿論である。

［発明の効果コ この発明によれば、小さな回路規模でかつリアルタイム
の誤り訂正を行なうことができる誤り訂正回路を提供す
ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図、第３図は第１図の動作を説明するための図、第４図
は第１図の一部の具体的構成を示す回路図、第５図はこ
の発明の他の実施例の構成を示す回路図、第６図は第５
図の動作を説明するための図、第７図は従来の誤り訂正
回路の構成を示す図である。 ３１．４２・・・直列／並列変換回路、３２・・・ＲＡ
Ｍ、３３，５１．５２・・・並列／直列変換回路、３４
．３９．４４・・・スイッチ、３５，３６．４１・・・
加算回路、３７．３８・・・シンドロームレジスタ、４
０・・・多数決回路、４３・・・タイミング発生回路。 出願人代理人　弁理士　鈴江武彦 第３図 第４図 ７１８１　　第６図

Claims (1)

1. 【特許請求の範囲】 訂正すべきデータが格納される記憶手段と、上記訂正す
   べきデータの誤りを判定する第１、第２の誤り判定手段
   と、 上記記憶手段に上記訂正すべきデータを書込む第１のデ
   ータ書込み手段と、 この第１のデータ書込み手段のデータ書込み動作に同期
   して、上記訂正すべきデータを、所定の周期で上記第１
   、第２の誤り判定手段に交互に供給する第１のデータ選
   択手段と、 上記第１、第２の誤り判定手段のうち、上記第１のデー
   タ選択手段によって訂正すべきデータが与えられていな
   い方の誤り判定手段の判定出力を選択する第２のデータ
   選択手段と、 上記記憶手段から上記第２のデータ選択手段によって選
   択中の誤り判定出力に対応する訂正すべきデータを、上
   記第１のデータ書込み手段のデータ書込み動作に同期し
   て読出すデータ読出し手段と、 このデータ読出し手段によって読出されたデータを、上
   記第２のデータ選択手段によって選択された誤り判定出
   力に従って訂正する誤り訂正手段と、 この誤り訂正手段によって訂正されたデータを、上記第
   １のデータ書込み手段のデータ書込み動作に同期して上
   記記憶手段に書込む第２のデータ書込み手段とを具備し
   たことを特徴とする誤り訂正回路。