KR900000489B1 - 텔레텍스트 시스템의 오차 정정 시스템 - Google Patents

Abstract

내용 없음.

Description

텔레텍스트 시스템의 오차 정정 시스템

제1도는 종래의 오차 정정 시스템의 회로도.

제2도는 본 발명의 실시예의 블록도.

제3도는 제2도의 실시예를 설명하기 위한 타이밍도.

제4도는 실시예를 설명하기 위한 플로우챠아트.

제5도는 제2도의 실시예를 설명하기 위한 다른 타이밍도.

제6도는 버퍼 메모리의 기억 영역들에서의 데이터 맵핑도.

제7도는 실시예를 설명하기 위한 다른 플로우챠아트.

제8도는 실시예를 설명하기 위한 또다른 플로우챠아트.

제9도는 버퍼 메모리의 기억 영역들에서의 다른 데이터 맵핑도.

제10도는 본 발명의 제2실시예의 회로도.

* 도면의 주요부분에 대한 부호의 설명

10 : CPU의 데이터 버스 11 : CPU의 어드레스 버스

12 : 데이터 버스 제어회로 13 : 로우컬 데이터 버스

14 : 어드레스 스위칭회로 15 : 어드레스 생성회로

17 : 타이밍 제어회로 18 : 버스 제어신호

19 : 버퍼 메모리 20 : 데이터 전송회로

22 : 프레이밍 검출신호 24 : 데이터 레지스터

26 : 신드로움 레지스터 27 : 가산기

28 : 로우드 게이트 회로 31 : 다수결회로

33 : 한계치 발생회로 38 : 정정 게이트회로

41 : 가산기 46 : 수직귀선 소거신호

48 : 수평 동기신호 50 : 에러 스테이터스 신호

71 : 컬러 버어스터

90 : 데이터 레지스터의 출력 선두측 8비트의 레지스터

본 발명은 TV 신호의 수직 귀선 소거기간에 디지털 신호로서 코우드화된 문자 및 도형 정보를 다중 전송하는 코우드 방식 문자방송에 적합한 부호 오차 제어 시스템에 관한 것이다. 특히 본 별명은 오차 정정수단에 의하여 전송중에 발생하는 가능한 많은 비트 오차들을 회복시킬 수 있는 부호 오차 정정 디코우드 회로에 관한 것이다.

TV 채널(전송로)을 사용하는 이런 종류의 오차 정정 데이터 전송 시스템은 일본 공개특허공보 소 59-133751호, 59-181841호 및 59-216388호에 기술되어 있는데, 여기서의 방식은 데이터들이 패킷들에서 먼저 부호화되고, 그리고 나서 오차 정정 장치로 전송되고 디코우드되는 것이다. 1패킷은 272 비트들로 구성되고, 그중 190비트들은 정보 비트이고 나머지 82비트들은 패리티 비트들이다.

상기 시스템에 사용된 부호 오차 정정 디코우드 회로의 회로 구성은 제1도에 도시되어 있다. 제1도에 있어서, 1은 CPU(제1도에 도시되어 있지 않음)와, 출력 포오트(2)의 입력단자와 입력 포오트(3)의 출력단자에 접속되어 있는 CPU 버스 라인 이다. 출력 포오트(2)는 최초의 정정 데이터(5)를 오차 정정회로(4)에 공급한다. 오차 정정회로(4)는 병-직렬 변환회로와 직-병렬 변환회로와 신드로움 레지스터 등을 포함하고 있고(272, 190)부호 데이터를 정정한다. 오차 정정회로(4)는 상기 입력 포오트(3)에 정정후 데이터(6)와 에러 스테이터스 신호(7)를 공급한다.

이 제1도의 동작을 설명한다. 먼저 최초 정정전데이터가 CPU버스 라인(1)을 통하여 CPU로부터 출력 포오트(2)에 공급된다. 출력 포오트(2)에 의해 수신된 최초의 정정전 데이터는 오차 정정회로(4)에서 정정되고, 정정후 데이터(6)로 변환된다. 정정후 데이터(6)는 입력 포오트(3)에 공급되고 CPU 버스라인 (1)을 통해 CPU에 송출된다.

1 패킷의 데이터의 오차 정정의 완료시, 오차 정정회로(4)는 신드로움 레지스터의 상태, 즉 그것이 ＂0＂인지 아닌지를 가리키는 에러 스테이터스 신호(7)를 발생하고, 입력 포오트(3)를 통해 CPU버스 라인(1)상에 그것을 보낸다. 신드로움 레지스터의 ＂0＂상태는 정정전 최초의 데어터의 오차가 없는 것이거나 그것들이 완전히 정정된 것을 의미한다. 그러므로 CPU는 에러 스테이터스 신호를 검사함에 의해 CPU 버스 라인(1)상에서 정정후 데이터(6)의 유효 정보를 얻을 수 있다.

그러나 상기 설명된 종래의 기술은 다음과 같은 결점을 가지고 있다.

제1도에 있어서, 신호들이 CPU 버스 라인(1)을 통해 8비트=1바이트의 단위로 CPU와 오차 정정회로(4)사이로 전송된다. 그리하여 CPU가 오차 정정회로에 1패킷(=272비트)의 정정전 최초 데이터를 제공하는 데에 34바이트 시간이 요구되고, 오차 정정회로가 CPU에 1패킷의 정정후 데이터를 공급하는데 동일한 량의 시간이 요구된다.

더욱이 일본의 텔레텍스트 방송에 있어서, 1수직 기간(=16.67ms)에 최대 12패킷까지 송신하는 것이 가능하고 CPU와 오차 정정회로 사이에 12패킷의 데이터의 전체 전송시간은 816바이트 시간(=34×2×12)이다. 이들 전송 동작들은 CPU에 의해 제공된 라이트 및 라이트 명령에 의해 실행되고 전송 동작 기간동안 CPU는 부호의 해독 및 디스플레이 포오멧 생성과 같은 텔레텍스트 방송에서 다른 처리를 하기 위하여 충분한 시간을 가지지 못할 경우가 종종 있다. 특히, 오차 정정회로(4)의 오차 정정처리가 CPU의 동작과 비동기적으로 실행되므로 CPU는 1 패킷의 최초 정정전 데이터의 오차 정정이 완료될때마다 검출하여야 하고, 그것의 검출시 CPU는 입력 포오트(3)에 의해 제공된 그 결과의 정정후 데이터에 필요한 명령을 하게 한다. 그러므로 CPU가 동일한 기간 동안에 책임져야 할 다른 일들은 종종 지장을 받게 된다.

이상 설명한 바와 같이 제1도에 그 한 회로가 도시된 종래의 기술에 있어서는 CPU의 부담이 크고 많은 처리시간을 할애하지 않으면 안되고, 사실상 텔레텍스트 방송의 수산과 표시에 필요한 모든 처리를 행할 수 있는 결점이 있다.

둘째로, 제1도에 도시된 회로에 있어서는 정정회로에서 정정된 데이터가 완전히 정정되었는지 아닌지를 아는 것만 가능하고 정정된 비트들의 수에 관한 정보는 이용할 수 없다. 수신된 코우드 데이터를 그들의 대응 디지털 코우드로 변환하기 위하여 각 시점에서 순시 신호치가 ＂1＂인가 또는 ＂0＂인가를 판단하는 것이 필요하고, 이 목적을 위하여 정확히 선택된 한계 전압이 필요하다. 정확히 선택된 한계 전압을 얻기 위하여 한계 전압과 그것과 발생된 대응 오차 사이에 피이드백 처리가 필요하다.

셋째로, 일본 공개특허공보 소 59-18141호에는 그것에 사용된 다수결 회로에 대한 한계치를 변화시켜 정정처리를 반복하는 발명이 기술되어 있을 지라도, 그 발명은 최초의 정정전 데이터가 너무 많은 에러 비트를 포함하고 있을때 더 이상 유효하지 못하다. 이 경우에 정정 처리 동작의 반복은 단순히 시간 소비만을 가져온다.

그 외에 너무 많은 에러 비트의 상기 경우에 정정 처리 동작의 반복은 에러 비트들의 증가를 초래할 수 있다.

그러므로 본 발명의 목적은 신규하고 개선된 오차 정정시스템을 제공함에 의하여 텔레텍스트 방송 시스템의 종래의 오차 정정 시스템의 결점과 한계를 해소하기 위한 것이다.

또한 본 발명의 목적은 정정될 데이터와 정정된 데이터를 기억시키기 위한 버퍼 메모리를 가진 오차 정정시스템을 제공하는 것이고, 그리하여 버퍼 메모리와 오차 정정회로 사이에서 데이터 전송이 소프트웨어 동작에 있어 CPU 시간을 사용하지 않고 하드웨어 수단에 의해서 이루어지게 하는 것이다.

또한 본 발명의 목적은 정정 과정에 발생된 정정 비트 수를 카운트하는 카운터를 가진 오차 정정 시스템을 제공하는 것이다. 카운터에 의해 얻어진 카운트된 수는 CPU에서 추가 처리를 편리하게 하기위해 대응 정정 데이터를 가진 에러 정보로서 송출된다. 그리고 만일 카운트된 수가 소정치를 초과한다면, 진행 중에 정정처리를 불필요한 시간 소비를 회피하기 위하여 스톱하게 된다.

상기 및 다른 목적들은 패킷의 에러를 정정하도록 최소한 신드로움 레지스터와 데이터 레지스터 및 다수결회로를 가진 오차 정정회로와; 정정되어야할 최초 데이터와 정정 후 데이터를 기억시키기 위한 버퍼 메모리와; 상기 버퍼 메모리와 상기 오차 정정회로를 연결하기 위한 로우컬 데이터 버스와; 상기 오차 정정회로에 의해 공급된 어드레스 신호와 외부회로로부터의 어드레스 신호 사이에 상기 버퍼 메모리의 어드레스를 스위칭하기 위한 어드레스 스위칭회로와; 상기 로우컬 데이터 버스 또는 외부 회로의 버스중 어느 하나를 상기 버퍼 메모리와 연결하기 위한 데이터 버스 제어회로로 구성하여; 상기 버퍼 메모리와 상기 오차 정정회로 사이에서 데이터 전송이 프로그램된 컴퓨터의 소프트웨어 동작 시간을 사용하는 것없이 결선된 논리하드웨어 수단에 의해 이루어지는 오차 정정 시스템에 의해 얻어진다.

양호하게도 정정수 카운터는 정정된 비트의 수가 수신신호의 한계 레벨의 결정과 오차 정정회로의 다수결회로의 동작 판단 조절과 너무 많은 정정 오차들이 있을 때 오차 정정 동작의 스톱을 위하여 카운트되도록 제공된다.

본 발명의 전술한 것과 다른 목적들과 특징들 및 부수적인 이점들은 다음 설명과 첨부도면에 의해 더욱 잘 이해될 것이다.

제2도는 제1실시예의 회로도이다. 제2도에 있어서, 10과 11은 각각 CPU데이터 버스와 CPU어드레스 버스이다. (CPU는 제2도에 도시되지 않았음). CPU 데이터 버스(10)는 데이터 버스 제어회로(12)의 제1입출력단자이고, 로우컬 데이터 버스(13)는 상기 데이터 버스 제어회로의 제2입출력단자에 연결되어 있다. 상기 CPU어드레스 버스(11)는 어드레스 스위칭 회로의 제1입력단자에 연결되어 있고 어드레스 생성회로(15)는 어드레스 스위칭 회로(14)의 제2입력단자에 자동 어드레스 신호(16)를 공급한다. 타이밍 제어회로(17)로부터의 버스 제어신호(18)에 의해 제어되는 어드레스 스위칭회로(14)는 그 제1입력단자에 송출된 CPU 어드레스 신호이거나 그 제2입력단자에 송출된 자동 어드레스 신호(16)인 기억 어드레스 신호를 버퍼 메모리(19)의 어드레스 입력단자에 제공한다.

또한 로우컬 데이터 버스는 버퍼 메모리(19)의 데이터 입출력단자와 데이터 전송회로(20)의 데이터 입출력단자에 연결되어 있다. 그러므로 데이터는 임의의 두 CPU와 버퍼 메모리(19)와 데이터 전송회로(20) 사이에 전송될 수 있다.

문자 코우드 방송의 수신부(제2도에 도시 안됨)에서 수신되고 샘플된 패킷 데이터를 나타내는 시리얼 수신데이터(21)와, 문자 코우드 방송의 프레이밍 신호에 의해 프레임 동기화가 되는 것을 보여주는 프레이밍 검출신호(22)와, 문자 코우드 방송의 클럭-런-인에 의해 클럭동기가 된 동기 클럭(23)들은 데이터 전송회로(20)에 공급된다.

데이터 레지스터(24)는 272비트의 패킷 수신 데이터 또는 패킷 수신 데이터 272비트의 190비트의 정보 비트를 기억시키고 시프트하기 위한 것이다. 그것은 데이터 전송회로(20)에서 직-병렬 변환을 한 최초의 정정전 데이터(25)를 수신하고 그것을 시프트한다. 신드로움 레지스터(26)는 일본 공개특허공보 소 59-133751호의 제10도에 도시된 것과 같은 형이다. 그것은 82비트의 기억 용량을 가지고 있고 , 2를 법으로 하는 가산기(27)를 통해 구성된 피이드 백 루우프를 가지고 있다. 타이밍 제어회로(17)로 부터의 로우드 게이트 신호(29)에 의해 제어되는 로우드 게이트회로(28)는 가산기 (27)를 통해 신드로움 레지스터(26)에 최초의 정정전 데이터(25)를 공급한다.

참고부호 30은 신드로움 레지스터 신호이고, 31은 다수결 회로이다. 32는 한계치 신호이고, 33은 한계치 발생회로이고, 34는 한계치를 갱신하는데 사용하기 위한 한계치 클럭이고, 35는 신드로움 레지스터(26)와 데이터 레지스터(24)에 데이터를 로우딩하는데 사용하기 위한 로우드 클럭신호이고, 36은 정정 클럭신호이고, 37은 신드로움 레지스터(26)를 클리어 시키는데 사용하기 위한 클리어 신호이고, 38은 다수결 회로(31)의 출력신호를 수신하고 정정 게이트신호(39)에 의해 제어되며, 그것을 가산기(41)에 오차 정정 신호(40)로서 공급하는 정정 게이트회로이고, 42는 정정후 데이터이고, 43은 직-병렬 또는 병-직렬 변환을 트리거하는데 사용하기 위한 클럭신호이고, 44는 버퍼 메모리(19)에 수신된 데이터를 로우딩하는데 사용하기 위한 라이트 펄스신호이며, 45는 버퍼 메모리(19)에 데이터를 로우딩하는데 사용하기 위한 라이트 펄스 신호이다. 46은 수직 귀선 소거신호 또는 수직 귀선 소거신호와 같은 일을 행하는 신호이고, 47은 수평 동기신호 또는 수평귀선소거신호이며, 48은 작업상태를 지시하는 스테이터스 신호이다.

49는 신드로움 레지스터(26)가 ＂0＂으로 되는때에 세트되고 그 출력신호, 즉 에러 스테이터스 신호(50)가 상기 데이터 전송회로(20)에 공급되는 레지스터이다. 51은 비트 오차를 정정하는 회수를 카운트하는 정정수 카운터이고, 데이터 전송회로(20)에 정정수 신호(52)를 송출한다. 그것은 또한 만일 비트수가 소정치를 초과하면 타이밍 제어회로(17)와 데이터 전송회로(20)에 정정 오버 신호(53)를 송출한다.

54 및 55는 어드레스 갱신 신호이고, 56은 CPU 리퀘스트 신호이다.

이제 제2도의 회로 동작을 설명한다.

네 개의 주요 동작 모우드가 있다. 즉,

① 제1동작 모우드에 있어서는 시리얼 수신 데이터를 직-병렬 변환하고 버퍼 메모리에 로우드 시킨다.

② 제2동작 모우드에 있어서는 버퍼 메모리에 기억된 최초의 정정전 데이터를 독출하고 데이터 레지스터와 신드로움 레지스터에 로우드시킨다.

③ 제3동작모우드에 있어서는 다수결 회로에 대한 한계치들을 변화시키어 정정처리를 반복함에 의해 오차 정정이 얻어진다. 정정 처리 중에 데이터 레지스터와 신드로움 레지스터가 순회한다.

④ 제4동작 모우드에 있어서는 정정후 데이터를 버퍼 메모리에 로우드된다.

그후 CPU는 버퍼 메모리에 기억된 정정후 데이터를 독출한다. 이것을 제5동작모우드라 부른다.

제3도는 문자 코우드 방송의 패킷 수신데이터의 타이밍 관계를 가리키는 제1동작 모우드를 설명하기 위한 것이다. 제3도에 있어서 70은 수평 동기신호이고, 71은 컬러 버어스트이고, 72는 16비트들로 구성되고 동기화에 사용하기 위한 클럭-런-인이고, 73은 프레임 동기화에 사용하기 위한 프레이밍 신호이고, 74는 시리얼 수신 데이터(21)의 일부인 272비트의 데이터 비트이다.

데이터 전송회로(20)는 프레이밍 신호(73)에 의해 프레임 동기화가 이루어지는 것을 보여주는 프레이밍 검출신호(22)를 수신함에 의해 시리얼 수신 데이터(21)의 개시 시기를 검출할 수 있다. 데이터 전송회로(20)가 클럭-런-인(72)과 동기인 동기 클럭(23)을 수신하여 시리얼 수신 데이터(21)를 272 데이터 비트의 시간동안 순차적으로 직-병렬 변환한다. 로우컬 데이터 버스(13)의 용량이 8비트라면 도래한 8비트의 시리얼 수신데이터(21)는 로우컬 데이터 버스에 송출된다. 1패킷의 정정전 데이터를 기억하는 버퍼 메모리의 영역에서의 제1어드레스가 α라고 하면 8비트의 각 송출시 데이터 전송회로(20)는 어드레스 생성회로(15)에 어드레스 갱신신호(55)를 공급하고, 그 출력신호 즉 자동 어드레스신호(16)는 α+1, α+2, α+3,....으로 순차 점진한다. 또한 8비트 데이터의 각 송출시 라이트 펄스 신호(44)는 타이밍 제어회로(17)에 송출되고 라이트 펄스신호(45)로서 버퍼 메모리(19)에 공급된다.

제1동작 모우드에 있어서, 데이터 제어회로(12)는 CPU 데이터 버스(10)와 로우컬 데이터 버스(13)를 분리하고, CPU 데이터 버스(10)는 다른 어떤 job에 사용할 수 있다. 그리고 어드레스 스위칭 회로(14)는 어드레스 생성회로(15)로부터 송출된 그 두 입력들로부터의 자동 어드레스 신호(16)를 선택하고 버퍼 메모리(19)의 어드레스 입력단자에 그것을 송출한다.

그리하여 시리얼 수신 데이터(21)의 1패킷의 데이터(=272비트)는 직-병렬 변환되고 어드레스 α로부터 순차로 개시하여 버퍼 메모리(19)의 영역에 로우드된다. 제4도는 1패킷분의 시리얼 수신 데이터(21)를 수신하고 그것을 버퍼 메모리(19)에 로우딩하는 처리에 대한 플로우챠아트를 도시하고 있다. 8비트=1바이트의 데이터가 단위동작으로서 1패킷 데이터를 기억하는데 34(=272/8)회의 로우딩 동작이 필요하고 대응 어드레스들은 α,α+1,α+2,α+3,......,α+33으로서 주어진다.

일본의 문자 코우드 방송에 있어서는 1수직 귀선소거 기간의 사이에 최대 12패킷까지의 데이터를 송출할 수가 있고 이 사실은 제5도에 도시되어 있다. 제5도에 있어서 수직 동기신호는 80으로 표시되어 있고, 수직귀선소거신호는 81로 표시되어 있으며, 82로 표시된 신호는 수직 귀선소거신호(81)로 유도된 것이다. 즉, 수직 귀선소거신호(81)의 수직 귀선소거시간(=21H)동안 마지막 반 부분(=12H)은 제5도에 도시된 바와 같이 신호(82)에 할당된다.

일본의 문자 코우드 방송에 있어서는 신호(82)가 수직 귀선소거시간(=12H)의 마지막 부분인, ＂L＂의 시간에 데이터를 송출할 수 있다. 예를 들면, 제2도에 도시된 신호(46)는 신호(82)이다. 어드레스 생성회로(15)는 신호(46) 즉, 신호 (82)가 L의 시간에 수평동기신호(27)를 카운트하고, 자동 어드레스 신호(16)의 부분신호에 공급한다. 그러므로 1 패킷분의 데이터의 전송이 완료될 때 그것은 다음 패킷의 데이터가 로우드될 영역의 어드레스로 변화한다. 이 방식으로 12회의 처리를 반복하여 12패킷의 정정전 데이터가 버퍼 메모리(19)에 기억된다. 제6도는 일예로서 패킷수들과 버퍼 메모리에 할당된 어드레스들 사이의 관계를 도시하고 있다. 비록 34 어드레스들의 기억 영역이 1 패킷분의 데이터에 충분할지라도 어드레스 생성회로의 구성을 용이하게 하기 위하여 제6도에서는 64어드레스의 기억 영역이 1패킷분의 데이터에 할당되어 있다. 따라서 64어드레스의 기억 영역의 나머지 반 부분(=30 어드레스의 기억영역)은 사용되지 않은채로 남아있다. 12패킷의 정정전 데이터가 버퍼 메모리(19)에 로우드 되었을 때, 제5도의 신호(81)와 신호(82), 따라서 제2도의 신호(46)는 ＂H＂에서 ＂L＂로 된다. 그리고 이것이 제1동작 모우드의 종료이다.

제5도에 있어서, 수직 귀선 소거신호(81) 또는 신호(82), 즉 제2도의 신호(46)가 ＂H＂에서 ＂L＂로 될 때, 제2동작 모우드가 시작된다. 제2동작 모우드에 있어서는 데이터 버스 제어회로(12)가 제1동작 모우드에서와 같이 CPU 데이터 버스(10)와 로우컬 데이터 버스(13)를 분리하고, 어드레스 스위치 회로(14)가 어드레스 생성회로(15)에 의해 제공된 자동 어드레스 신호(16)를 선택하며, 그것을 버퍼 메모리(18)의 어드레스 입력단자에 송출한다. 어드레스 생성회로(15)는 타이밍 제어회로(17)로부터 어드레스 갱신신호(54)를 수신하고 요구된 어드레스 갱신을 수행한다.

제2동작 모우드에 있어서는, 버퍼 메모리(19)의 어드레스 0으로부터 순번으로 8비트씩 데이터를 독출하고 데이터 전송회로(20)에서 직-병렬 변환하고 정정전 데이터(25)를 데이터 레지스터(24)의 데이터 입력단자와 로우드 게이트 회로(28)를 통하여 가산기(27)의 제1입력단자에 공급한다. 버퍼 메모리(19)로부터의 34회 연속 독출동작에 의해 얻어진 1패킷분의 데이터는 병-직렬 변환되고, 데이터 레지스터(24)와 신드로움 레지스터(26)에 로우드된다. 이와 같이 얻어진 신드로움에 의해 오차 정정이 실행된다. 즉, 신드로움 신호(30)가 아무런 1을 포함하지 않으면, 즉 모든 부품들이 ＂0＂으로되면, 아무런 데이터 에러가 없다. 만일 그 부품들의 어떤 것이 ＂1＂이면, 어떤 데이터 에러들이 존재한다. 아무런 데이터 에러가 없는 경우에 오차정정이 실행된 제3동작 모우드는 불필요한다. 그러나, 본 실시예에서는 이들 경우에서조차 제3동작모우드가 설명된다.

이 실시예에서 사용된 오차 정정 시스템은 일본 공개특허공보 소59-13371호에 설명된 것과 기본적으로는 같고, 여기서 한계치를 감소하는 정정 반복방법은 일본 공개특허공보 소59-181841호에 설명되어 있다. 이 실시예의 몇몇 특징들은 오차 정정수를 카운트하는 정정수 카운터를 설치하는 것과 정정수를 나타내는 정정수 신호와 에러 스테이터스 신호를 송출하는 것과 정정수가 소정치를 초과할 때 정정동작을 중지하는 것이다.

제2동작 모우드가 종료하게 될때, 즉 데이터 레지스터(24)와 신드로움 레지스터(26)에 데이터를 로우딩하는 것이 종료하게 될때, 제3동작 모우드가 자동적으로 시작된다. 제3동작 모우드에 있어서, 타이밍 제어회로(17)는 데이터 레지스터(24)와 신드로움 레지스터(26)에 그들의 내용들을 시프트하도록 송출되는 정정 클럭신호(36)를 발생한다. 그리고 로우드 게이트회로(28)는 ＂OFF＂로 되고, 정정 게이트회로(38)는 ＂ON＂으로 된다. 41로 표시된 배타적 OR회로(또는 2를 법으로 하는 가산기)는 오차 정정을 실행한다. 오차 정정신호(40)는 신드로움 레지스터(26)의 82개 부품들은 17개의 선형 결합으로 하여 그 17개의 선형 결합들과 한계치들(초기 한계치는 17) 사이를, 다수결 회로(31)에서 비교함에 의해 발생된다.

이 오차 정정신호(40)는 오차 정정기간에만 정정 게이트신호(39)에 의해 제어되는 정정 게이트회로(38)를 통과한다. 더욱이 오차 정정신호(40)가 그 비트 위치들 중의 하나에 한 오차를 가질 때 그것은 에러 비트의 영향을 회피하도록 신드로움 레지스터(26)를 수정한다. 배타적 논리화 회로에서 발생된 정정후 데이터(42)는 데이터 레지스터(24)의 데이터 입력단자에 다시 귀환된다. 오차 정정의 처리를 개시하기 전에 1비트 위치에 의해 신드로움 레지스터(26)를 점진시키는 것이 필요하다. 이것은 오차 정정용(272, 190) 부호가 (273, 191) 다수결 부호를 1비트 감소함에 의해 온 것이기 때문이다. 그리하여 272비트의 시프트(신드로움 레지스터에 있어서는 273비트의 시프트)가 행해져서 1패킷분의 데이터가 복원된다. 이때에 에러 스테이터스 신호(50)는 이와 같이 얻어진 데이터가 정확히 정정되는지 아닌 지의 여부를 판단할 수 있다. 만일 신드로움 레지스터(26)의 모든 비트가 0이 아니라면, 그것은 복원된 데이터에 아직도 몇 개의 에러들이 함유되어 있다는 것을 의미하고, 또 한번의 오차 정정처리가 시작된다. 그러나 제2처리에 사용된 한계치는 발생회로(33)에서 발생된 이전의 것보다 1만큼씩 더작다. 한계치 발생회로(33)에서 거기에 보유된 한계치는 타이밍 제어회로(17)에서 송출된 한계치 클럭(34)을 수신할 때마다 1만큼 빼어진다.

즉, 제2처리에서 사용된 새로운 한계치는 16(=17-1)이고, 제2오차 정정 처리동작은 제1처리동작에 의해 얻어진 데이터로 시작된다.

이러한 방식으로 한계치를 변화시켜 오차 정정의 처리는 한계치 9로 처리가 완료될 때까지 반복된다. 만일 그 한계치가 9보다 큰 오차 정정의 처리가 완료되었을 때 신드로움 레지스터(26)의 모든 비트가 ＂0＂이라면, 그때에 얻어진 데이터는 정확히 정정된 데이터이고, 그 외의 반복동작은 불필요하다.

반대로, 만일 초기 데이터가 상기 설명된 오차 정정 방법에 의해 정정될 너무 많은 에러 비트들을 보유하고 있다면, 반복동작 도중에 즉, 한계치가 9에 도달하기 전에 오차 정정을 중지하는 것이 좋다. 이 목적을 위하여, 정정 비트 수를 카운트하는 정정수 카운터(51)는 정정수가 소정치를 초과할 경우에 정정 오버 신호(53)를 발생하고, 그것을 타이밍 제어회로(17)에 제공한다.

제7도는 제3동작 모우드에서 실행되는 동작의 플로우챠아트를 도시하고 있다.

상술한 바와 같이, 제3동작 모우드가 끝날 때 정정후 데이터는 데이터 레지스터(24)에 보유된다. 제3동작모우드가 완료될 때 제4동작 모우드가 자동적으로 이어진다. 제4동작 모우드에 있어서는, 정정후 데이터가 직-병렬 변환되고 버퍼 메로리(19)에 로우드된다. 첫째로 정정후 데이터를 버퍼 메모리(19)에 송출하기 전에 에러 스테이터스 신호(50)와 정정 오버신호(53)와 정정수 신호(52)는 로우컬 데이터 버스(13)상에서 송출되고 정정후 데이터가 로우드될 버퍼 메모리(19)의 영역의 제1어드레스 위치에 로우드된다. 그리고 나서, 정정후 데이터의 정보 비트(=190비트)는 버퍼 메모리(19)에 송출되고 다른 82패리티 비트들이 불필요하기 때문에 그 영역이 로우드된다. 제4동작 모우드에 있어서, 정정 게이트신호(39)는 오차 정정신호(40)가 정정 게이트회로(38)를 통과하지 못하게 하고, 데이터 레지스터(24)에 보유된 정정후 데이터는 정정후 데이터(42)와 같이 데이터 전송회로(20)에 송출되고, 거기에서 직-병렬 변환되며, 로우컬 데이터 버스(13)를 통해 버퍼 메모리(19)에 로우드 된다.

일본 공개특허 공보 소59-21638호에 도시된 바와 같이, 272비트의 패킷 데이터의 선두부분은 (8, 4)확대 해밍 부호에 의한 서비스 식별 및 할입 우선 순위를 나타내는 8비트 SI/IN이지만, 그 다음에 패킷 내용 식별을 위해 6비트의 패킷 콘트롤(PC)이 있고, 계속하여 순수 정보 비트가 22바이트이다. 따라서 만일 정정후 데이터가 순차적으로 1바이트씩 로우드 된다면, 각 순수 정보 바이트의 처음 2비트는 진행 바이트의 마지막 두 비트의 위치들에 보유된다. 그 문제점을 해소하기 위하여, 이 실시예에서 두 개의 추가 비트들은 PC에 가해져서 1바이트가 된다. 이것은 일본 공개특허공보 소59-216388호에 도시된 것과 같은 방식이다. 그러므로 패킷 데이터의 정보 비트들은 버퍼 메모리에서 24바이트의 영역을 차지하고, 상기 24바이트의 선두 어드레스에 가해진 1에러 정보 바이트를 포함한 총 25바이트들은 패킷 데이터의 정정후 데이터로서 버퍼 메모리에 로우드된다. 제8도는 상기 설명된 처리동작의 플로우 챠아트이다.

상기 설명된 제4동작 모우드동안, 데이터 전송회로(20)로부터 1바이트의 정정후 데이터를 송출할 때마다 타이밍 제어회로(17)는 어드레스 생성회로(15)에 어드레스 갱신신호(54)를 그리고 버퍼 메모리(19)에 라이트 펄스신호(45)를 송출한다. 어드레스 갱신신호(54)는 어드레스 생성회로(15)에서 자동 어드레스 신호(16)를 갱신한다. 제4동작 모우드에서, 어드레스 스위칭회로(14)는 자동 어드레스 신호(16)를 선택하고, 그것을 이전의 동작 모우드에서와 같이 버퍼 메모리(19)의 어드레스 입력단자에 송출한다. 그리고 데이터 버스 제어회로(12)는 계속 CPU데이터버스(10)와 로우컬 데이터버스(13)를 분리하고, 그래서 CPU 제4동작 모우드중에 다른 어떤 job를 제어할 수 있다.

상기 설명된 제2동작 모우드와 제3동작 모우드 및 제4동작 모우드는 연달아 발생된 일련의 동작들이다.

즉, 1패킷의 정정전 데이터는 버퍼 메모리(19)로부터 돌출되고, 신드로움 레지스터(26)와 데이터 레지스터(24)에 로우드되고(제2동작 모우드에서), 만일 있다면 그들속의 에러들은 정정되고(제3동작 모우드에서), 이와 같이 얻어진 정정후 데이터는 1바이트의 에러 정보와 함께 버퍼 메모리(19)에 로우드된다(제4동작 모우드에서).

일련의 동작들이 완료될 때, 제2패킷에 대한 다른 일련의 동작들이 시작되고, 일련의 각 동작들은 동일하게 실행된다. 처리동작은 제12패킷의 정정후 데이터가 버퍼 메모리에 로우드될때까지 계속된다. 그리하여, 12패킷의 정정후 데이터는 제9도에 도시된 바와 같이 버퍼 메모리(19)의 기억영역에 로우드된다. 제9도에 있어서, 64어드레스들의 기억영역은 1패킷의 정정후 데이터에 할당되는데, 25어드레스들이 사실상 기억에 사용되고, 다른 39어드레스들은 미사용 인체로 남아있다.

모든 패킷들의 정정후 데이터는 제9도에 도시된 바와 같이 버퍼 메모리(19)에 로우드되고, 타이밍 제어회로(17)는 CPU가 버퍼 메모리(19)를 독출할 준비를 통지하도록 CPU에 스테이터스 신호(48)를 송출한다.

제5동작 모우드는, 스테이터스 신호(48)의 수신시, 버퍼 메모리로부터 제4동작 모우드에서 무엇이 기억되었는가를 CPU가 독출하는 모우드이다. 이 동작 모우드에 있어서, CPU는 타이밍 제어회로(17)에 데이터 리퀘스트신호(56)를 송출한다. 타이밍 제어회로(17)가 상기 데이터 리퀘스트 신호(56)를 수신할 때, 타이밍 제어회로(17)는 양 데이터 버스 제어회로(12)와 어드레스 스위칭회로(14)에 버스 제어신호(18)를 송출한다. 이에 의해, 버스 제어회로(12)는 CPU데이터 버스(10)를 로우컬 데이터 버스(13)에 연결하고, 어드레스 스위칭회로(14)는 버퍼 메모리(19)에 CPU어드레스 버스(11)상의 신호를 공급한다. 이와 같이, CPU에 의해 어드레스 지정된 버퍼 메모리의 임의의 기억영역을 독출하고, 독출된 데이터들을 로우컬 데이터 버스(13)에 의해 CPU데이터 버스(10)상에 사용할 수 있다.

상기 주어진 설명에 있어서, 로우컬 데이터 버스(13)의 용량은 8비트이고, 한번에 8비트씩 버퍼 메모리(19)와 데이터 전송회로(20)사이에 데이터를 전송한다. 그러나, 이것은 한 예이고, 다른 비트 용량 즉, 16비트 또는 4비트들이 가능하다. 그러나 16비트 용량의 경우에는, 앞에서 언급한 SI/IN 및 PC가 동시에 전송될 그 비트 추가분을 필요로 하는 14비트 워어드를 만들도록 조합되어야 한다.

데이터 레지스터(24)의 용량은 필수적으로 272비트가 아니다. 그것은 단지 1패킷 데이터의 정보 비트를 위한 190비트로서 선택될 수 있다. 그러나 이 경우에 로우드 클럭신호(35)와 정정 클럭신호(36)는 나머지 82 비트에 대한 시간동안 데이터 레지스터(24)에 입력하는 것을 방지한다.

상기 주어진 설명에 있어서, 1패킷 데이터에 대한 에러정보는 대응 에러 스테이터스 신호와 정정 오버신호와 정정수 신호를 포함한 1바이트 워어드에 보유될 수 있다.

만일 증가수가 정정수의 최대치에 필요로 된다면, 다수의 바이트들은 에러 정보를 할당될 수 있다. 상기 예에서 다수결 결정을 위한 한계치는 17∼9로 주어지고, 그러나 그것들은 발명 청구된 것으로 인하여 다르게 선택될 수 있다.

상기 제1실시예에서, 정정후 데이터들은 신호(42)로서 가산기(41)의 출력에 주어지고, 데이터 전송회로(20)에 의해 직-병렬 변환된다. 제2실시예에서, 요구된 직 병렬 변환은 제10도에 예시된 바와 같이 데이터 레지스터(24)에서 실행된다. 제10도에 있어서, 24, 25, 40 및 41로 표시된 것들은 각각 제2도의 대응 도형에 의해 언급된 것과 같다. 그러나 제10도에서 42로 도시된 신호는 최종적인 제2도의 정정후 데이터(42)가 아니다. 그것은 단지 데이터 레지스터를 수정하도록 한계치를 감소하여 오차 정정을 하는 사이클의 과정에 사용된다. 제10도에서, 90은 데이터 레지스터(24)의 출력 선두측 8비트에 레지스터이고, 91은 정정후 데이터와 같이, 여기에 도시되지 않은 8비트 용량의 버스에 의해 데이터 전송회로(20)에 송출되는 8비트 레지스터(90)의 출력신호이다. 모든 데이터 전송회로(20)는 이 경우에서와 같이 신호(91)를 래치하고, 정확한 타이밍에 그것을 로우컬 데이터 버스(13)에 송출한다.

제1실시예에서, 정정 사이클의 종료시, 즉 9의 가장 낮은 한계치에서 얻어진 데이터는 바로 정정되지 않거나, 또는 그들에 대한 정정수가 소정수를 초과할 때 얻어진 데이터는 정정후 데이터에 대해 할당된 버퍼 메모리의 기억영역에 로우드된다. 이들 부정확한 경우에 있어서는 최초의 정정전 데이터가 많은 에러들을 포함하고 있고, 그러나 최초의 정정전 데이터의 오차 정정은 초기에 함유된 것들보다 더 많은 에러들을 발생할 수 있다.

이들 부정확한 경우에, 본 발명의 제3실시예는 아래에 도시된 것과 같이 제안된다.

버퍼 메모리(19)의 어딘가 기억된 1패킷의 최초 정정전 데이터의 정보 비트들은 독출되고, 그것의 PC에 두 개의 추가 비트들을 더함에 의해, 총 24바이트들이 얻어진다. 최초의 정정전 데이터에 대한 정정 동작에서 얻어진 1바이트의 에러정보를 가진 24바이트들은 대응 정정후 데이터에 남아있는 버퍼 메모리(19)의 기억영역에 로우드된다. 이와 같이, CPU는 그들의 에러정보들과 함께 CPU에서의 조작을 용이하게 하기 위하여 배열된 최초의 정정전 데이터의 정보 비트들을 독출할 수 있다. 독출된 데이터가 그들의 정정후 카운터 부분보다 더 작은 에러들을 함유하고 있는 것은 일정하다.

본 발명에 의해 실현화된 오차 정정 시스템은 정정전 데이터와 대응 정정후 데이터를 위한 기억영역들을 보유하고 있는 버퍼 메모리를 가지고 있고, 일련의 동작들 즉, 버퍼 메모리에 수신된 정정전 데이터를 로우딩하고, 버퍼 메모리로부터 정정전 데이터를 독출해내고, 정정전 데이터의 오차 정정으로 얻어진 정정후 데이터를 버퍼 메모리에 자동적으로 로우딩시키는 것을 실행하는 데이터 전송회로를 가지고 있다. 그리하여, 오차 정정에 대한 CPU사긴을 크게 감소할 수가 있다.

그리고 그것은, 오차 정정의 동작중에 발생하는 정정된 비트 수를 카운트하고, 만일 그수가 소정치를 초과하면, 정정동작 중간에 정정동작을 중지시키게 하는 신호를 발생하는 카운터를 가지고 있다. 이것은 단축된 정정시간을 가져온다.

그러므로, 본 발명은 문자 코우드 방송에 사용하기 위한 장치를 수납할 뿐만 아니라, 순환코우드와 다수결을 사용하는 오차 정정을 위한 광범위한 디지털 장치에 적용될 수가 있다.

전술한 것으로부터, 신규하고 개선된 오차 정정 시스템을 발견할 수 있는 것이 이제 분명해질 것이다. 물론, 발표된 실시예들만이 예시되고 본 발명의 범위를 한정하려 한 것이 아니라는 것을 이해해야 한다. 본 발명의 범위를 지시하는 것으로서 명세서보다는 오히려 첨부된 청구범위들을 참조하여야 한다.

Claims (6)

1. 패킷의 에러를 정정하도록 최소한 신드로움 레지스터, 데이터 레지스터 및 다수결 회로를 가진 오차정정회로와; 정정되어야 할 최초 정정전 데이터와 정정후 데이터를 기억시키기 위한 버퍼 메모리와; 상기 버퍼 메모리와 상기 오차 정정회로를 연결하기 위한 로우컬 데이터 버스(13)와; 상기 오차 정정회로에 의해 공급된 어드레스 신호와 외부 회로로부터의 어드레스 신호 사이에 상기 버퍼 메모리(19)의 어드레스를 스위칭하기 위한 어드레스 스위칭회로(14)와; 상기 로우컬 데이터버스(13) 또는 외부 회로의 버스중 어느 하나를 상기 버퍼 메모리(19)와 연결하기 위한 데이터버스 제어회로(12)로 구성하여; 상기 버퍼 메모리(19)와 상기 오차 정정회로 사이에서 데이터 전송이 프로그램된 컴퓨터의 소프트웨어 동작시간을 사용하는 것 없이 결선된 논리 하아드웨어 수단에 의해 이루어지는 것을 특징으로 하는 텔레텍스트 시스템의 오차 정정 시스템.
2. 제1항에 있어서, 오차 정정회로가 그 외에 어드레스 신호를 상기 버퍼 메모리(19)에 공급하기 위한 어드레스 생성회로(15)와; 상기 버퍼 메모리(19)와, 오차 정정회로 내의 데이터 레지스터(24) 및 신드로움 레지스터(26) 사이에 데이터를 전송하기 위한 데이터 전송회로(20)와; 오차 정정회로의 동작을 위하여 타이밍 신호를 공급하기 위한 타이밍 제어회로(17)로 구성하고 있는 것을 특징으로 하는 텔레텍스트 시스템의 오차 정정 시스템.
3. 제1항에 있어서, 상기 버퍼 메모리(19)가 정정 해야할 최초의 정정전 데이터를 기억시키기 위한 영역과, 정정후 데이터를 기억시키기 위한 다른 영역을 가진 것을 특징으로 하는 텔레텍스트 시스템의 오차 정정 시스템.
4. 제1항에 있어서, 상기 어드레스 생성회로(15)가 TV수신신호의 수평 동기 펄스신호의 수를 카운트함에 의해 수신신호를 기억시키기 위한 어드레스를 결정하는 것을 특징으로 하는 텔레텍스트 시스템의 오차 정정 시스템.
5. 제2항에 있어서, 상기 데이터 전송회로(20)가 텔레텍스트 신호의 패킷의 클럭런인 신호와 동기화된 신호와 텔레텍스트 신호의 패킷의 프레이밍 신호에 따라 로우컬 데이터 버스에 수신 데이터를 전송하기 위한 수단으로 구성하고 있는 것을 특징으로 하는 텔레텍스트 시스템의 정정 오차 시스템.
6. 제1항에 있어서, 그 외에 상기 다수결 회로의 출력에서 발생된 오차 정정신호를 카운트하고, 카운터에 보유된 수를 나타내는 정정수 신호와, 상기 수가 소정치를 초과할때의 정정 오버 신호를 상기 오차 정정회로에 송출하는 정정수 카운터로 구성하고 있는 것을 특징으로 하는 텔레텍스트 시스템의 오차 정정 시스템.

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