JPH03201626A

JPH03201626A - メモリ制御方式

Info

Publication number: JPH03201626A
Application number: JP1342527A
Authority: JP
Inventors: Nobuaki Suga; 須賀　伸晃
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1989-12-27
Filing date: 1989-12-27
Publication date: 1991-09-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、衛星放送の音声ディジタルチャネルを利用
して送信されるファクシミリ放送などを受信する場合に
使用されるデータ記憶装置などに適用して好適なメモリ
制御方式に関する。

［従来の技術］最近、テレビジョン信号の垂直ブランキング期間に、通
常のテレビジョン放送の映像信号とは別に、文字や図形
等の情報を重畳して伝送する文字放送が行なわれている
。

また、近い将来には、衛星放送の音声を伝送しているデ
ィジタル・チャネルの空き領域（データ・チャネル）を
利用して、文字放送、ファクシミリ放送などを行うデー
タ放送や、テレビジョン４８号の音声周波数帯域に第２
の副搬送波を設け、音声にファクシミリ信号を多重して
伝送するファクシミリ放送などが行なわれようとしてい
る。

このような放送電波を用いた新しいサービスは、データ
をパケット化して伝送しており、受信誤りを防ぐため、
多数決論理回路で復号できる短縮化差集合巡回符号、例
えば（２７２，１９０）短縮化差集合巡回符号を用いた
誤り訂正方式が広く用いられている。

（２７２，１９０）短縮化差集合巡回符号における（ト
）内の数値にあって、前者の数値２７２は１パケット当
りのビット数であり、これは真のデータと誤り訂正用の
データを合計したものである。

そして、後者のビット数が真のデータ数を指す。

この誤り訂正方式は、ｌパケット中にある８ビツトまで
の誤りを訂正することができる。

（２７２，１９０）短縮化差集合巡回符号を用いた従来
の誤り訂正回路のブロック図を第５図に示す。

この訂正回路は、（２７２，１９０）短縮化差集合巡回
符号を用いた誤り訂正処理回路１１と、訂正前のデータ
と訂正後のデータを記憶するためのメモリ２１が必要で
ある。誤り訂正処理回路１１はＬＳＩ化されている。

（２７２，１９０）短縮化差集合巡回符号を用いた誤り
訂正用処理回路１１の多くは、すでにサービスが開始さ
れている文字放送の仕様に合わせ、１度に１６パケツト
の誤り訂正を行える能力を持っている。

メモリ２１のメモリ・マツプを第６図に示す。

ｌパケットに６４バイトのメモリ領域が必要であるから
、訂正前のデータと訂正後のデータを記憶するために必
要な全メモリ容量は、６４Ａイト×　１６ＡケフトＸ２＝２０４８／Ｉイト＝
２ＫＡイトとなる。

文字放送の場合、１度に処理しなければならないパケッ
ト数は、１６パケツト以下であるから、第５図に示すよ
うな回路構成では、（２７２，１９０）短縮化差集合巡
回符号を用いて誤り訂正を行う誤り訂正用処理回路１１
に対して、２にバイトのメモリ２１を接続するのが一般
的である。

ところが、上述したように近い将来開始されるであろう
、テレビジョン信号の音声に多重して伝送するファクシ
ミリ放送や衛星のデータ・チャネルを用いたデータ放送
では、３２パケツトずつデータを処理することが望まし
い場合が多い。

したがって、このような新しい放送信号に対して、（２
７２，１９０）短縮化差集合巡回符号を用いて誤り訂正
を行う誤り訂正方式を採用する場合には、例えば、第７
図Ａ、Ｂに示すようなメモリ構成にし、１６パケツトず
つ２度に別けて処理する必要がでてきた。

同図Ａは２つのメモリ領域２２Ａ、２２Ｂに対して夫々
、訂正前の１６パケツトのデータと、訂正後の１６パケ
ツトのデータを記憶するようにした場合である。

これに対して、同図Ｂは２つのメモリ２３．２４を用意
し、一方のメモリ２３は誤り訂正前のデータ記憶用メモ
リとし、その２つの領域には１６パケツトづつデータが
記憶される。

他方のメモリ２４は誤り訂正後のデータ記憶用メモリと
され、その２つの領域には１６パケツトづつデータが記
憶される。

［発明が解決しようとする課題１このように、新しい放送信号の場合には、１６パケツト
ずつ２度に分けて処理する必要があり、メモリ容量は１
パケツトあたり６４バイト必要になる。

しかしながら、誤り訂正後のデータとして必要なデータ
は、真のデータのみであって、誤り訂正用のデータは不
要である。

有効なｌパケット当たりの訂正後データは１９０ビツト
であるため、必要なメモリ容量は２４バイトで、半分以
上の容量が無駄になるという問題点がある。

そこで、この発明は、上述したような課題を解決し、効
率よくメモリを使用するためのメモリ制御方式を提供す
ることにある。

Ｅ問題点を解決するための手段］上述の課題を解決するため、この発明においては、短縮
化差集合巡回符号を用いた誤り訂正回路において、誤り訂正前のデータ記憶用メモリと、誤り訂正後のデータ記憶用メモリと、誤り訂正前のデータ記憶用メモリに記憶されたデータの
誤りを訂正処理する誤り訂正処理回路を有し、誤り訂正処理回路より上記双方のメモリに対し共通にア
ドレスが制御されると共に、誤り訂正後のデータ記憶用メモリに対しては、所定アド
レスビット以降ビットシフトして制御されるようになさ
れ、このビットシフトにより誤り訂正後のデータ記憶用メモ
リの、メモリ容量を、誤り訂正前のデータ記憶用メモリ
のそれに対し１７２以下にするものである。

［作　用］誤り訂正後のメモリ容量を１／２に削減するには、第２
図のように誤り訂正後のデータ記憶用メモリ１３１１に
対し、そのアドレス信号線をＡ５以降、１桁ずつシフト
し、ｌパケットを３２バイト構成とする。

それは、１パケツトに含まれる真のデータは１９０ピツ
トであり、これは２４バイトであるから、誤り訂正後の
データとして３２バイト分用意すれば充分であるからで
ある。

そして、１パケツトのデータのうち、３３バイト目以降
のデータ書き込みを禁止する。これは３３パケツト目以
降のデータが３２パケツト目以前のデータの上に重ね書
きされないようにするためである。

［実　施　例］続いて、この発明に係るメモリ制御方式の実施の一例に
ついて、図面を参照して詳細に説明する。

第１図は、本発明の一実施例に係る＜２７２゜１９０）
短縮化差集合巡回符号を用いた誤り訂正回路の構成の概
略を示したブロック図である。

１１は（２７２，１９０）短縮化差集合巡回符号を用い
た誤り訂正用処理回路、１２は誤り訂正前のデータを記
憶しておくためのメモリ、１３は誤り訂正後のデータを
記憶しておくためのメモリである。

ここで、誤り訂正用処理回路１１は従来から知られてい
るＬＳＩを使用するものとする。その場合には、誤り訂
正用処理回路１１は、１度に１６パケツトのデータしか
訂正処理できないため、３２パケツトのデータを処理す
るためには、２度に分けて処理しなければならない。

そのため、誤り訂正前のデータ記憶用メモリ１２と、誤
り訂正後のデータ記憶用メモリ１３は、それぞれ２つの
領域１２Ａ、１２Ｂ、１３Ａ、１３Ｂを持っている。

ただし、領域１２Ａ、１２Ｂは１パケツト６４バイトで
、１６パケツトずつメモリできる領域である。これに対
して、領域１３Ａ、１３Ｂは１パケツト３２バイトで、
１６パケツトずつメモリできる領域である。

領域１２Ａと１２Ｂの切り換え及び領域１３Ａと１３Ｂ
の切り換えは夫々ＣＰｔＪ　（図示はしない）からのｍ
　ｉｌｌ　（、ｉｉ号で行なわれる。

次に、この発明を第２図を参照してさらに詳細に説明す
る。

第２図において、第１図と対応する部分には同一符号を
付し、その重複説明は省略する。

アンド回！！８１４は、誤り訂正用処理回路１１が誤り
訂正前データ記憶用メモリ１２を選択するための論理回
路で、実際にはアドレス信号ＡＩＯとチップセレクト信
号（Ｃ３４８号）の論理積が採られ、その出力がＣ８信
号としてメモリ１２に供給される。

アンド回路１５も、同じく誤り訂正用処理回路１１が誤
り訂正後データ記憶用メモリ１３を選択するための論理
回路であって、この場合もアドレス信号ＡＩＯとチップ
セレクト信号（Ｃ３信号）の論理積が採られ、その出力
がＣ８信号としてメモリ１３に供給される。ただし、ア
ドレス信号Ａ１０はインバータ１７で反転されている。

ＥＳＩは誤り訂正前データ記憶用メモリ１２内の２つの
領域１２Ａ、１２Ｂを切り換えるための切換信号である
。同じく、ＥＳ２ｔｆ誤り訂正後データ記憶用メモリ１
３の２つの領域１３Ａ、１３Ｂを切り換えるための切換
信号である。

これら切換１８号ＥＳ１．ＥＳ２は何れもＣＰＵ（図示
しない）から供給される。

また、アンド回路１６は誤り訂正用処理回路１１が１パ
ケツト中の３２バイト目までのデータを誤り訂正後デー
タ記憶用メモリ１３に書き込むための書込４８号を発生
するためのものである。したがって、後述するように３
３バイト目以降のデータの書き込みが禁止される。

そのため、このアンド回路１６には書き込みイネーブル
信号ＷＥの他に、３３ビツト目を境にして状態が変化す
る本例ではアドレス信号Ａ５が供給されている。゛さて、誤り訂正用処理回路１１は、１６パケツトの誤り
訂正前データが誤り訂正前データ記憶用メモリ１２から
読み出され、誤り訂正された後、誤り訂正後データ記憶
用メモリ１３に書き込まれる。

その際、読み出しも書き込みもｌパケット６４バイト単
位で行なわれる。

読み出すデータは、誤り訂正前であるので、２７２ビツ
トすなわち３４バイトであって、６４バイト単位でよい
。しかし、誤り訂正後に必要なデータは、１９０ビツト
すなわち２４バイトであるから、３２バイトの領域があ
れば十分である。

そこで、誤り訂正用処理口Ｉｌｌから誤り訂正後データ
記憶用メモリ１３に接続するアドレス信号線はＡ５　（
２５＝３２）以降１桁ずつずらして結線される。

このときのメモリ・マツプを第３図及び第４図に示す。

第３図は誤り訂正用処理回路１１から見たメモリ・マツ
プであり、第４図Ａ、Ｂはメモリ１２．１３から見たメ
モリ・マツプである。

誤り訂正後データ記憶用メモリ１３に接続する１１１２
１８号線をＡ５以降１桁ずつずらしたことにより、第４
図Ｂに示すように、誤り訂正後データ記憶用メモリ１３
は、見掛は上１パケットが３２バイト構成となり、メモ
リ容量がメモリ１２の半分となる。

とろこで、第３図に示すように、誤り訂正後データ記憶
用メモリ１３を誤り訂正用処理回路１１から見たときの
１パケツトは６４バイトであるから、このままでは誤り
訂正用処理回路１１が３３バイト目以降の書き込みを行
った場合、誤り訂正後データ３ｃ！億用メモリ１３の前
のデータの上に重複して書き込んでしまう恐れがある。

事実、誤り訂正後のデータに誤りがある場合、すなわち
、誤り訂正しきれなかった場合にｔよ、誤り訂正用処理
回路１１は誤り訂正後データ記憶用メモリ１３に誤り訂
正前のデータを書き込むように動作するので、３４バイ
ト（≧３３バイト）のデータを８き込んでしまう。

そこで、上述したようにアドレス信号線Ａ５と書き込み
イネーブル信号ＷＥとの論理積を取り、この信号を誤り
訂正後データ記憶用メモリ１３への＠き込みイネーブル
１３号とすることで、３３バイト目以降のデータの書き
込みを禁止している。

上述では、メモリ１３のメモリ容量をメモリ１２のそれ
に比べて１／２となるようにしたが、アンド回路１６に
供給されるアドレス信号線の桁をずらすことによって、
メモリ容量を１７２以上削減できるから、データの処理
目的に応じて使用するアドレス線を選択すればよい。

［発明の効果Ｊ以上説明したように、この発明の構成によれば、短縮化
差集合巡回符号を用いた誤り訂正回路において、誤り訂
正後のデータを見掛は上、１パケツト３２バイトとする
ことができる。

したがって、誤り訂正後データ記憶用メモリのメモリ容
量を半分以下に削減できる。

また、１度に処理しなければならないパケット数が増え
れば、本発明のメモリ制御方式は、さらにその効果が大
きくなる。

【図面の簡単な説明】

第１図はこの発明に係るメモリ制御方式を実現するため
のブロック図、第２図１土この発明の一例を示すブロッ
ク図、第３図は誤り訂正処理回路側から見たメモリ・マ
ツプ、第４図はメモリ側から見たメモリ・マツプ、第５
図は従来技術のブロック図、第６図は従来技術のメモリ
・マツプ、第７図は３２パケット処理時のメモリ構成図
である。１１・・・誤り訂正処理回路１２・・・誤り訂正前のデータ記憶用メモリ１３・・・
誤り訂正後のデータ記憶用メモリＡＯ〜ＡＩＯ・・・アドレス信号線

Claims

【特許請求の範囲】

（１）短縮化差集合巡回符号を用いた誤り訂正回路にお
いて、誤り訂正前のデータ記憶用メモリと、誤り訂正後のデータ記憶用メモリと、誤り訂正前のデータ記憶用メモリに記憶されたデータの
誤りを訂正処理する誤り訂正処理回路を有し、誤り訂正処理回路より上記双方のメモリに対し共通にア
ドレスが制御されると共に、誤り訂正後のデータ記憶用メモリに対しては、所定アド
レスビット以降ビットシフトして制御されるようになさ
れ、このビットシフトにより誤り訂正後のデータ記憶用メモ
リのメモリ容量を、誤り訂正前のデータ記憶用メモリの
それに対し１／２以下とするようにしたことを特徴とす
るメモリ制御方式。