JPS6189740A - シリアルデ−タ送受信装置 - Google Patents
シリアルデ−タ送受信装置Info
- Publication number
- JPS6189740A JPS6189740A JP59210685A JP21068584A JPS6189740A JP S6189740 A JPS6189740 A JP S6189740A JP 59210685 A JP59210685 A JP 59210685A JP 21068584 A JP21068584 A JP 21068584A JP S6189740 A JPS6189740 A JP S6189740A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- display
- data
- buffer circuit
- reception
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Mobile Radio Communication Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ぶ゛ニア７ Ｆｆ：’ｙ； −一夕送受信装置に関し、
さらに詳しくは、ディジクル信号、特に、ＳＰＬ
。
さらに詳しくは、ディジクル信号、特に、ＳＰＬ
。
（Ｓｐｌｉｔ ｐｈ’ａｓｅ ）形式とＮＲＺ （Ｎ’
ｏｎ Ｒｅｔｕｒｎ ｔ。
ｏｎ Ｒｅｔｕｒｎ ｔ。
Ｚｅｒｏ）形式を含む固定パターンの信号に対する送受
信、表示および修正などを行う処理回路に特徴を有する
シリアルデータ送受信装置に関するものである。本発明
の装置は移動無線通信用のディジタル信号の送受信装置
として適する。
信、表示および修正などを行う処理回路に特徴を有する
シリアルデータ送受信装置に関するものである。本発明
の装置は移動無線通信用のディジタル信号の送受信装置
として適する。
従来のシリアルデータ送受信データは、受信信号の比較
照合、任意のパターン信号の送信、装置の簡単化などに
重点を置いて設計されるために、装置内での信号形式は
すべてＮ ＲＺ （Ｎｏｎ ｒｅｔｕｒｎｔｏ ｚｅ
ｒｏ）形式で処理されている。このため、受信したディ
ジタル符号の「１」および「０」のＮＲＺ情報を必要な
情報として理解できるようにするためには、新たにＳ
Ｐ Ｌ （Ｓｐｌｉｔ ｐｈａｓｅ ）形式に変換して
組み立るという処理が必要である。また、たとえば制御
信号の修正などのように、受信信号の一部の情報を修正
する必要が生ずるような場合も多く考えられるが、従来
の装置では、その都度、チェックピントを計算して変更
を行わなければならない。
照合、任意のパターン信号の送信、装置の簡単化などに
重点を置いて設計されるために、装置内での信号形式は
すべてＮ ＲＺ （Ｎｏｎ ｒｅｔｕｒｎｔｏ ｚｅ
ｒｏ）形式で処理されている。このため、受信したディ
ジタル符号の「１」および「０」のＮＲＺ情報を必要な
情報として理解できるようにするためには、新たにＳ
Ｐ Ｌ （Ｓｐｌｉｔ ｐｈａｓｅ ）形式に変換して
組み立るという処理が必要である。また、たとえば制御
信号の修正などのように、受信信号の一部の情報を修正
する必要が生ずるような場合も多く考えられるが、従来
の装置では、その都度、チェックピントを計算して変更
を行わなければならない。
このため、従来の送受信装置がデバッグに要す−る時間
は、ＳＰＬ形式とＮＲＺ形式とを含むディジタル信号を
受信した後に、この受信信号の内容を理解したり、修正
したりするためにチェックビットの計算等を行わなけれ
ばならないので、著しく多いものになっている。
は、ＳＰＬ形式とＮＲＺ形式とを含むディジタル信号を
受信した後に、この受信信号の内容を理解したり、修正
したりするためにチェックビットの計算等を行わなけれ
ばならないので、著しく多いものになっている。
さらに、「１」および「０」のパターンを情報として理
解できるようにするためにＳＰＬ／ＮＲＺ変換を行った
り、チェックビットを計算して付加したりするというこ
とで、信頼性も劣る欠点があお。 ′ 本発明は、上述した従来技術の欠点を除去するものであ
り、ＳＰＬ形式とＮＲＺ形式で構成されるディジタル信
号の送受信、表示、およびその信号の修正とチェックビ
ットの付加を適性に行えるよ□うにして、装置がデバッ
グに要する時間を短縮するとともに、装置の信頼性を向
上できるディジｉルリシリアルデータ送受信装置を提供
することを□目的とする。
解できるようにするためにＳＰＬ／ＮＲＺ変換を行った
り、チェックビットを計算して付加したりするというこ
とで、信頼性も劣る欠点があお。 ′ 本発明は、上述した従来技術の欠点を除去するものであ
り、ＳＰＬ形式とＮＲＺ形式で構成されるディジタル信
号の送受信、表示、およびその信号の修正とチェックビ
ットの付加を適性に行えるよ□うにして、装置がデバッ
グに要する時間を短縮するとともに、装置の信頼性を向
上できるディジｉルリシリアルデータ送受信装置を提供
することを□目的とする。
本発明は、外部装置から入力される規定速度によるディ
ジタル１）号を検出するとともにこのディジクル信号に
同期を取９て゛自動□病に位相補正を行うタイミング回
路と、読出し専用メモリからの固定パターンの選択およ
び各信号の設定、修正機能を有ザるとともにこれらのデ
ータを記憶する操作部と、上記操作部のデータと受信シ
気データ□を比較照合する受信部と、上記受信部で受信
した信号を書き込む受信バッファ回路と、上記固定パタ
ーンのデータ中の修正可能な３１）Ｌ形式の任意の情報
ビットをＮＲＺ形式に変門しパリ逆にＮＲ’Ｚ形式をＳ
ＰＬ形式に変換したりするＳＰＬ／ＮＲＺ変換回路と、
データの情報ビットを変更した場合に自動的にチェック
ビットの計算を行い付加する機能を有する０９０回路と
、上記受信バッファ回路からのディジタル信号や上記固
定パターンのデータや上記操作部からの修正データを書
き込む表示・修正バッファ回路と、この表示・修正バッ
ファ回路の記憶内容の表示を行う表示回路と、上記受信
バッファ回路のデータおよびＮＲＺ形式に変−さ゛れた
修正データを送信するために記憶する送信バッファ回路
と、上記送信バッファ回路の読出し出力を外部装置へ送
信する出力回路とを備えたことを特徴とする。
ジタル１）号を検出するとともにこのディジクル信号に
同期を取９て゛自動□病に位相補正を行うタイミング回
路と、読出し専用メモリからの固定パターンの選択およ
び各信号の設定、修正機能を有ザるとともにこれらのデ
ータを記憶する操作部と、上記操作部のデータと受信シ
気データ□を比較照合する受信部と、上記受信部で受信
した信号を書き込む受信バッファ回路と、上記固定パタ
ーンのデータ中の修正可能な３１）Ｌ形式の任意の情報
ビットをＮＲＺ形式に変門しパリ逆にＮＲ’Ｚ形式をＳ
ＰＬ形式に変換したりするＳＰＬ／ＮＲＺ変換回路と、
データの情報ビットを変更した場合に自動的にチェック
ビットの計算を行い付加する機能を有する０９０回路と
、上記受信バッファ回路からのディジタル信号や上記固
定パターンのデータや上記操作部からの修正データを書
き込む表示・修正バッファ回路と、この表示・修正バッ
ファ回路の記憶内容の表示を行う表示回路と、上記受信
バッファ回路のデータおよびＮＲＺ形式に変−さ゛れた
修正データを送信するために記憶する送信バッファ回路
と、上記送信バッファ回路の読出し出力を外部装置へ送
信する出力回路とを備えたことを特徴とする。
ゝ 〔作 用〕
本発明の装置では、任意のパターンのシリアルデー多に
ついて送受信データとの比較を行い、ＳＰＬ形式とＮＲ
Ｚ形式とで構成された固定パターンのシリアルデー多に
対して自動的にチェックビットの生成または付加を行う
とともに、上記シリアルデータの内容が直接的に識別可
能な表示および修Ｗを行えるようにする。
ついて送受信データとの比較を行い、ＳＰＬ形式とＮＲ
Ｚ形式とで構成された固定パターンのシリアルデー多に
対して自動的にチェックビットの生成または付加を行う
とともに、上記シリアルデータの内容が直接的に識別可
能な表示および修Ｗを行えるようにする。
以下、本発明の一実施例を図面の簡単な説明する。
図は本発明実施例装置のブロック構成図である。
図において、外部装置から送られてきたディジタル・シ
リアルデータば入力端子１）、線路２１を介して受信回
路２に入力する。この受信回路２にはそれぞれ線路２２
．２３を介してタイミング回路１と操作部３から信号が
入力するとともに、線路２４を介して受信バッファ回路
４に受信信号送出される。
リアルデータば入力端子１）、線路２１を介して受信回
路２に入力する。この受信回路２にはそれぞれ線路２２
．２３を介してタイミング回路１と操作部３から信号が
入力するとともに、線路２４を介して受信バッファ回路
４に受信信号送出される。
受信バッファ回路４は記１．ａシた受信信号を線路２６
を介して表示・修正バッファ回路７に送るとともに、線
路２８を介してＳ Ｐ Ｌ／ＮＲＺ変換回路５にも送る
。ＳＰＩ、／ＮＲＺ変換回路の変換出力は線路２９を介
してＣＲＣ回路６へ送られる。このＣＲＣ回路には線路
３１を介して操作部３からも信号が入力しており、その
出力は線路３０を介して表示・修正バッファ回路７に送
られる。表示・修正バッファ回路７は線路２５．３９を
介して操作部３と信号の授受を行い、その記１ａデータ
を線路３２を介してＳ Ｐ Ｌ／ＮＲＺ変換回路５に、
線路２７を介して表示回路８に、線路３８を介して送信
バッファ回路９にそれぞれ送る。送信バッファ回路９に
はまた線路３４を介してＳＰＬ／ＮＲＺ変換回路５から
信号が入力しており、その記憶データを線路３６を介し
て送信回路１０に送る。この送信回路１０からは線路３
７、出力端子１２を介して外部装置にディジタル・シリ
アルデータが送信される。
を介して表示・修正バッファ回路７に送るとともに、線
路２８を介してＳ Ｐ Ｌ／ＮＲＺ変換回路５にも送る
。ＳＰＩ、／ＮＲＺ変換回路の変換出力は線路２９を介
してＣＲＣ回路６へ送られる。このＣＲＣ回路には線路
３１を介して操作部３からも信号が入力しており、その
出力は線路３０を介して表示・修正バッファ回路７に送
られる。表示・修正バッファ回路７は線路２５．３９を
介して操作部３と信号の授受を行い、その記１ａデータ
を線路３２を介してＳ Ｐ Ｌ／ＮＲＺ変換回路５に、
線路２７を介して表示回路８に、線路３８を介して送信
バッファ回路９にそれぞれ送る。送信バッファ回路９に
はまた線路３４を介してＳＰＬ／ＮＲＺ変換回路５から
信号が入力しており、その記憶データを線路３６を介し
て送信回路１０に送る。この送信回路１０からは線路３
７、出力端子１２を介して外部装置にディジタル・シリ
アルデータが送信される。
上記の装置を構成する各回路の作用は次のとおりである
。
。
タイミング回路１：規定速度によるディジタル・シリア
ルデータが入力されると、信号の始点を識別し、信号と
同期したクロックを生成すると同時に自動的に位相補正
を行う。
ルデータが入力されると、信号の始点を識別し、信号と
同期したクロックを生成すると同時に自動的に位相補正
を行う。
受信回路２：二つのシリアル・シフト・レジスタを有し
、受信開始のトリガで起動されて、操作部３により設定
された受信したいデータと入力端子１）からの受信デー
タとがそれぞれのシリアル・シフト・レジスタにロード
され、双方のレジスタに収納されたデータの先頭ビット
から順次に比較照合がなされる。
、受信開始のトリガで起動されて、操作部３により設定
された受信したいデータと入力端子１）からの受信デー
タとがそれぞれのシリアル・シフト・レジスタにロード
され、双方のレジスタに収納されたデータの先頭ビット
から順次に比較照合がなされる。
操作部３：固定パターンデータが記憶されたＲＯＭ（読
出し専用メモリ）を有し、このＲＯＭからのデータの選
択読出しを行い、さらに読め出した固定パターンデータ
を変更するときにはデータの修正データの記憶を行う。
出し専用メモリ）を有し、このＲＯＭからのデータの選
択読出しを行い、さらに読め出した固定パターンデータ
を変更するときにはデータの修正データの記憶を行う。
また、受信回路２で受信したい信号の設定とその記憶、
あるいは送信したい信号の設定、修正、記憶を行う。
あるいは送信したい信号の設定、修正、記憶を行う。
受信バッファ回路４：受信回路２で受信された信号を４
ビット単位で順次記憶する。
ビット単位で順次記憶する。
ＳＰＬ／ＮＲＺ変換回路５：ＮＲＺ形式とＳＰＬ形式と
で構成されたＲＯＭの読出しデータや修正データなどを
送信するために、ＳＰＬ形式からＮＲＺ形式に変換する
とともに、受信バッファ回路４のＮＲＺ形式の受信デー
タを表示回路８上に理解できる形式で表示するために情
報ビットをＮＲＺ形式からＳＰＬ形式に変換する。
で構成されたＲＯＭの読出しデータや修正データなどを
送信するために、ＳＰＬ形式からＮＲＺ形式に変換する
とともに、受信バッファ回路４のＮＲＺ形式の受信デー
タを表示回路８上に理解できる形式で表示するために情
報ビットをＮＲＺ形式からＳＰＬ形式に変換する。
ＣＲＣ回路６：ＳＰＬ／ＮＲＺ変換回路５により変換さ
れた情報ビットおよび操作部３からの修正ビットなどに
対してｎ次の原始多項式を用いた除算回路で剰余を計算
し、チェックビットを生成、付加する。
れた情報ビットおよび操作部３からの修正ビットなどに
対してｎ次の原始多項式を用いた除算回路で剰余を計算
し、チェックビットを生成、付加する。
表示・修正バッファ回路７：受信バッファ回路４からの
ディジタル信号、Ｓ Ｐ Ｌ／ＮＲＺ変換回路５で変換
された変換データ、あるいは操作部３からの固定パター
ンデータや修正データなどを記憶する。
ディジタル信号、Ｓ Ｐ Ｌ／ＮＲＺ変換回路５で変換
された変換データ、あるいは操作部３からの固定パター
ンデータや修正データなどを記憶する。
表示回路８：データの内容を識別できるように１６進表
示の数字表示器で構成され、データを時系列に表示する
。
示の数字表示器で構成され、データを時系列に表示する
。
送信バッファ回路９：受信バッファ回路４で受信された
ディジタル信号を送信する場合、およびＲＯＭデータや
修正データを元のＮＲＺ形式のデータに戻し送信する場
合などにこれらのデータを記憶する。
ディジタル信号を送信する場合、およびＲＯＭデータや
修正データを元のＮＲＺ形式のデータに戻し送信する場
合などにこれらのデータを記憶する。
送信回路１０：送信バッファ回路９に記憶されたデータ
を規定の速度で外部装置へ送信するとともに、出力に同
期したクロックを発生する。
を規定の速度で外部装置へ送信するとともに、出力に同
期したクロックを発生する。
次に、上記のように構成された装置の動作を説明する。
まず、受信方法について説明すると、受信したい任意の
データを操作部３で設定し、このデータを線路２３で受
信回路２へ、また線路２５で表示・修正バッファ回路７
へ知らせる。入力端子１）から線路２１を介して受信回
路２に入力したディジタル信号はタイミング回路１から
の同期クロックによるタイミングで受信される。受信回
路２ではこの受信信号と操作部３による設定データとの
比較照合が行われる。この比較照合は、信号の始点を識
別するため１ビツトを受信する毎に過去に受信した２７
２ビットについて操作部３で設定したデータと一致する
か否かを調べ、それが希望の信号であるか否かを識別す
るものである。受信されたデータは線路２４で受信バッ
ファ回路４へ伝達され、さらに線路２６で表示・修正バ
ッファ回路７へ伝達される。表示・修正バッファ回路７
は前記の設定データと受信データを線路２７で表示回路
８へ知らせる。
データを操作部３で設定し、このデータを線路２３で受
信回路２へ、また線路２５で表示・修正バッファ回路７
へ知らせる。入力端子１）から線路２１を介して受信回
路２に入力したディジタル信号はタイミング回路１から
の同期クロックによるタイミングで受信される。受信回
路２ではこの受信信号と操作部３による設定データとの
比較照合が行われる。この比較照合は、信号の始点を識
別するため１ビツトを受信する毎に過去に受信した２７
２ビットについて操作部３で設定したデータと一致する
か否かを調べ、それが希望の信号であるか否かを識別す
るものである。受信されたデータは線路２４で受信バッ
ファ回路４へ伝達され、さらに線路２６で表示・修正バ
ッファ回路７へ伝達される。表示・修正バッファ回路７
は前記の設定データと受信データを線路２７で表示回路
８へ知らせる。
表示回路８は、受信回路２でのデータの比較照合の結果
が不一致であるときには受信したデータを時系列的に順
次に更新されるように連続表示し、結果が一致であると
きには連続表示を停止して、以後は受信データを静止的
に表示する。
が不一致であるときには受信したデータを時系列的に順
次に更新されるように連続表示し、結果が一致であると
きには連続表示を停止して、以後は受信データを静止的
に表示する。
次に、操作部３によりＲＯＭから固定パターンデータを
読み出し、この読み出したデータの情報ビットの修正を
行う場合について説明する。この場合には、読み出した
ＲＯＭデータを操作部３で修正する。このようにＳＰＬ
形式とＮＲＺ形式を含む固定パターンのディジタル信号
を修正するときには、情報ビットあるいはチェックビッ
トの部分だけを変更できるように、ディジタル信号の他
の部分はマスクして修正を行う。次に修正ＲＯＭデータ
を線路３１でＣＲＣ回路６へ知らせ、修正データに対す
るチェックビットを生成し付加する。
読み出し、この読み出したデータの情報ビットの修正を
行う場合について説明する。この場合には、読み出した
ＲＯＭデータを操作部３で修正する。このようにＳＰＬ
形式とＮＲＺ形式を含む固定パターンのディジタル信号
を修正するときには、情報ビットあるいはチェックビッ
トの部分だけを変更できるように、ディジタル信号の他
の部分はマスクして修正を行う。次に修正ＲＯＭデータ
を線路３１でＣＲＣ回路６へ知らせ、修正データに対す
るチェックビットを生成し付加する。
このようにして作成されたデータは線路３ｏで表示・修
正バッファ回路７へ送られ、この回路７がら線路２７で
表示回路８へ送られるとともに、線路３９で操作部３へ
、さらに線路２３で受信回路２へ送られる。
正バッファ回路７へ送られ、この回路７がら線路２７で
表示回路８へ送られるとともに、線路３９で操作部３へ
、さらに線路２３で受信回路２へ送られる。
送信方法について説明すると、これは、操作部３により
任意のデータを設定して送信する場合と、ＲＯＭから特
定のＲＯＭデータを読み出して修正した後に送信する場
合との二つに分類される。
任意のデータを設定して送信する場合と、ＲＯＭから特
定のＲＯＭデータを読み出して修正した後に送信する場
合との二つに分類される。
前者の場合には、任意の送信データを操作部３□により
設定した後に、この送信データを線路２５を介して表示
・修正バッファ回路７に送り、この表示・修正バッファ
回路７から線路２７を介して表示回路８に送って表示を
行うとともに、線路３８を介して送信バッファ回路９に
送る。
設定した後に、この送信データを線路２５を介して表示
・修正バッファ回路７に送り、この表示・修正バッファ
回路７から線路２７を介して表示回路８に送って表示を
行うとともに、線路３８を介して送信バッファ回路９に
送る。
後者の場合には、操作部３によりＲＯＭデータの選択読
出し・修正を行った後に、その修正データを線路２５で
表示・修正バッファ回□路７へ送る。
出し・修正を行った後に、その修正データを線路２５で
表示・修正バッファ回□路７へ送る。
この修正データはさらに線路３２を介してＳＰＬ／ＮＲ
Ｚ変換回路５へ送られ、この回路５により情報ビットの
ＳＰＬ （２ビツトのデータをもって論理１ビツトを構
成するもので「０１」の２ビツトで論理「１」を表わし
、「１０口で論理「０」を表わす。）をＮＲＺ （１ビ
ツト対応データ）に変換する。この変換データは、線路
３４で送信バッファ回路９へ送られ、さらに線路３６で
送信回路１ｏへ伝達され、規定のデータ速度で出力端子
１２から外部装置へ送信される。
Ｚ変換回路５へ送られ、この回路５により情報ビットの
ＳＰＬ （２ビツトのデータをもって論理１ビツトを構
成するもので「０１」の２ビツトで論理「１」を表わし
、「１０口で論理「０」を表わす。）をＮＲＺ （１ビ
ツト対応データ）に変換する。この変換データは、線路
３４で送信バッファ回路９へ送られ、さらに線路３６で
送信回路１ｏへ伝達され、規定のデータ速度で出力端子
１２から外部装置へ送信される。
以上に説明したように、本発明は、ＳＰＬ形式とＮＲＺ
形式を含んだディジタル信号の設定および修正に伴いチ
ェ７クビツトの自動生成が行われるようにＣＲＣ回路を
追加し、また修正や信号内容の識別および解読が容易に
なるように、ＳＰＬ／ＮＲＺ変換回路を設けたものであ
るから、制御信号でＳＰＬとＮＲＺ形式を含む信号の送
受信を行い、装置のデパックを行う場合などには、受信
信号の内容を容易に解読でき、さらにデータを修正する
ときのミスやチェックビットの誤りを減少できるのでデ
バッグ作業に要する時間を著しく短縮できる。
形式を含んだディジタル信号の設定および修正に伴いチ
ェ７クビツトの自動生成が行われるようにＣＲＣ回路を
追加し、また修正や信号内容の識別および解読が容易に
なるように、ＳＰＬ／ＮＲＺ変換回路を設けたものであ
るから、制御信号でＳＰＬとＮＲＺ形式を含む信号の送
受信を行い、装置のデパックを行う場合などには、受信
信号の内容を容易に解読でき、さらにデータを修正する
ときのミスやチェックビットの誤りを減少できるのでデ
バッグ作業に要する時間を著しく短縮できる。
図は本発明によるシリアルデータ送受信装置実施例のブ
ロック構成図。 １・・・タイミング回路、２・・・受信回路、３・・・
操作部、４・・・受信バッファ回路、５・・・ＳＰＬ／
ＮＲＺ変換回路、６・・・ＣＲＣ回路、７・・・表示・
修正バッファ回路、８・・・送信バッファ回路、１０・
・・送信回路。
ロック構成図。 １・・・タイミング回路、２・・・受信回路、３・・・
操作部、４・・・受信バッファ回路、５・・・ＳＰＬ／
ＮＲＺ変換回路、６・・・ＣＲＣ回路、７・・・表示・
修正バッファ回路、８・・・送信バッファ回路、１０・
・・送信回路。
Claims (1)
- （１）受信を希望するディジタル信号の設定、修正、記
憶、および送信するディジタル信号の設定、修正、記憶
を行う操作部と、 外部装置から入力されたディジタル信号と上記操作部で
設定され受信を希望するディジタル信号とを比較照合す
る受信部と、 上記受信部で受信された信号を記憶する受信バッファ回
路と、 この受信バッファ回路の記憶情報が導かれ、上記操作部
との間で情報の授受を行うことができる表示・修正バッ
ファ回路と、 上記受信バッファ回路および上記表示・修正バッファ回
路からその記憶情報をそれぞれ受けとり、その記憶情報
をＳＰＬ形式とＮＲＺ形式との間で相互に変換する変換
回路と、 この変換回路からの変換信号が導かれ、この変換信号に
対してチェックビットの計算および付加を行い、このチ
ェックビットが付加された変換信号を上記表示・修正バ
ッファ回路に送るＣＲＣ回路と、 上記表示・修正バッファ回路の記憶情報が導かれ、上記
受信部での比較照合結果が不一致のときには受信した信
号の時系列的な連続表示を行い、比較照合結果が一致の
ときには連続表示を停止する表示回路と、 上記表示・修正バッファ回路の記憶情報および上記変換
回路からの変換信号が導かれる送信バッファ回路と、 この送信バッファ回路の記憶情報を外部装置へ送信する
送信回路と を備えたことを特徴とするシリアルデータ送受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59210685A JPS6189740A (ja) | 1984-10-08 | 1984-10-08 | シリアルデ−タ送受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59210685A JPS6189740A (ja) | 1984-10-08 | 1984-10-08 | シリアルデ−タ送受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6189740A true JPS6189740A (ja) | 1986-05-07 |
Family
ID=16593407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59210685A Pending JPS6189740A (ja) | 1984-10-08 | 1984-10-08 | シリアルデ−タ送受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6189740A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007114695A (ja) * | 2005-10-24 | 2007-05-10 | Seiko Epson Corp | 表示装置及び表示方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827450A (ja) * | 1981-08-10 | 1983-02-18 | Mitsubishi Electric Corp | デ−タ伝送装置の試験装置 |
| JPS5834656A (ja) * | 1981-08-25 | 1983-03-01 | Fujitsu Ltd | 符号変換方式 |
-
1984
- 1984-10-08 JP JP59210685A patent/JPS6189740A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827450A (ja) * | 1981-08-10 | 1983-02-18 | Mitsubishi Electric Corp | デ−タ伝送装置の試験装置 |
| JPS5834656A (ja) * | 1981-08-25 | 1983-03-01 | Fujitsu Ltd | 符号変換方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007114695A (ja) * | 2005-10-24 | 2007-05-10 | Seiko Epson Corp | 表示装置及び表示方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5810236A (ja) | インタ−フエイス回路 | |
| JPS5947905B2 (ja) | 共通伝送路を用いた情報の伝送方法 | |
| JP2005354310A (ja) | データ送信装置、データ受信装置、データ送信方法およびデータ受信方法 | |
| KR910001071B1 (ko) | 차 집합 순환 코우드를 사용하는 텔레텍스트 시스템의 오차정정 시스템 | |
| JPS6189740A (ja) | シリアルデ−タ送受信装置 | |
| GB1477614A (en) | Transmitting station and receiving station for operating with a systematic recurrent code | |
| JPH10222464A (ja) | 同期式直列データ転送装置 | |
| JPS60241150A (ja) | デ−タ転送装置 | |
| US5463645A (en) | System for detecting non-coincidence of codes | |
| JPS62116019A (ja) | 符号化および復号処理のためのディジタル共用回路 | |
| JPH02262747A (ja) | データ通信方法 | |
| JPS61292434A (ja) | バツフアメモリ | |
| JPS63254829A (ja) | 誤り訂正装置 | |
| JP2968036B2 (ja) | シリアルデータ転送方法および装置 | |
| JPH021650A (ja) | データ伝送方式 | |
| JPS63197151A (ja) | シリアルデ−タ転送方式 | |
| JPH06343048A (ja) | データ通信制御装置 | |
| KR900000489B1 (ko) | 텔레텍스트 시스템의 오차 정정 시스템 | |
| JPH10294720A (ja) | 信号伝送回路及び信号伝送方法 | |
| JPH0897791A (ja) | 信号検出回路及びフレーム同期回路 | |
| JPS5941618B2 (ja) | 同期クロツク発生回路 | |
| JPH0155788B2 (ja) | ||
| JPS60227522A (ja) | 符号誤り訂正復号回路 | |
| JPS6165680A (ja) | 誤り訂正回路 | |
| JPH0365705A (ja) | プログラマブルコントローラのリンクシステム |