JPH0879093A - 巡回符号誤り訂正方法及び装置 - Google Patents
巡回符号誤り訂正方法及び装置Info
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- JPH0879093A JPH0879093A JP23407694A JP23407694A JPH0879093A JP H0879093 A JPH0879093 A JP H0879093A JP 23407694 A JP23407694 A JP 23407694A JP 23407694 A JP23407694 A JP 23407694A JP H0879093 A JPH0879093 A JP H0879093A
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Abstract
(57)【要約】
【目的】 本発明は、所望のクロック数以内に訂正処理
を完了する上で、シフトレジスタおよびデコーダの数を
最小限に押さえ、簡易な回路で実現できる巡回符号誤り
訂正方法及び装置を提供することを目的とする。 【構成】 本発明は全符号語が入力される生成多項式に
基づいた帰還型シフトレジスタと、この帰還型シフトレ
ジスタと並列に接続されて前記全符号語が入力され、か
つ複数段数が直列接続される複数ビットのシフトレジス
タと、この直列接続される複数のシフトレジスタの間に
それぞれ設けられる複数の加算手段と、この複数の加算
手段と前記帰還型シフトレジスタとの間にそれぞれ設け
られ誤り訂正信号をそれぞれの加算手段に出力するデコ
ーダと、を具備して誤り訂正をシフトレジスタ単位に、
符号語長より少ないクロック数で行うことを特徴とす
る。
を完了する上で、シフトレジスタおよびデコーダの数を
最小限に押さえ、簡易な回路で実現できる巡回符号誤り
訂正方法及び装置を提供することを目的とする。 【構成】 本発明は全符号語が入力される生成多項式に
基づいた帰還型シフトレジスタと、この帰還型シフトレ
ジスタと並列に接続されて前記全符号語が入力され、か
つ複数段数が直列接続される複数ビットのシフトレジス
タと、この直列接続される複数のシフトレジスタの間に
それぞれ設けられる複数の加算手段と、この複数の加算
手段と前記帰還型シフトレジスタとの間にそれぞれ設け
られ誤り訂正信号をそれぞれの加算手段に出力するデコ
ーダと、を具備して誤り訂正をシフトレジスタ単位に、
符号語長より少ないクロック数で行うことを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は巡回符号誤り訂正方法及
び装置に関する。
び装置に関する。
【０００２】
【従来技術】Ｂ−ＩＳＤＮ（Ｂｒｏａｄｂａｎｄ Ａｓ
ｐｅｃｔｓ ｏｆ Ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉ
ｃｅｓ Ｄｉｇｉｔａｌ Ｎｅｔｗｏｒｋ；広帯域サー
ビス総合ディジタル網）に用いられる通信方式であるＡ
ＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ
Ｍｏｄｅ；非同期転送モード）は、音声、画像情報を含
むデータをセルと呼ばれる一定のサイズのブロックとし
て、宛先を含むヘッダを付与して当該データを高速で伝
送する方式である。このＡＴＭでデータの伝送に使用さ
れるセルは、ヘッダ５バイト、情報フィールド４８バイ
トの計５３バイトで構成される。ＡＴＭでは、この５３
バイトのセルが隙間なく連続的に伝送される。このよう
なセルを構成するデータのうち、情報フィールドは、最
後尾１０ビットが４８バイトの情報フィールド領域の誤
り検出や誤り訂正をするためのＣＲＣ（Ｃｙｃｌｉｃ
Ｒｅｄｕｎｄａｎｃｙ Ｃｏｄｅ；巡回冗長符号）とな
っている場合がある。このＣＲＣは１ビット誤り訂正お
よび複数ビット誤り検出機能を持っている。
ｐｅｃｔｓ ｏｆ Ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉ
ｃｅｓ Ｄｉｇｉｔａｌ Ｎｅｔｗｏｒｋ；広帯域サー
ビス総合ディジタル網）に用いられる通信方式であるＡ
ＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ
Ｍｏｄｅ；非同期転送モード）は、音声、画像情報を含
むデータをセルと呼ばれる一定のサイズのブロックとし
て、宛先を含むヘッダを付与して当該データを高速で伝
送する方式である。このＡＴＭでデータの伝送に使用さ
れるセルは、ヘッダ５バイト、情報フィールド４８バイ
トの計５３バイトで構成される。ＡＴＭでは、この５３
バイトのセルが隙間なく連続的に伝送される。このよう
なセルを構成するデータのうち、情報フィールドは、最
後尾１０ビットが４８バイトの情報フィールド領域の誤
り検出や誤り訂正をするためのＣＲＣ（Ｃｙｃｌｉｃ
Ｒｅｄｕｎｄａｎｃｙ Ｃｏｄｅ；巡回冗長符号）とな
っている場合がある。このＣＲＣは１ビット誤り訂正お
よび複数ビット誤り検出機能を持っている。
【０００３】次に、従来の一般的なＣＲＣ誤り訂正／検
出回路を図２に示し、その誤り訂正／検出手順について
説明する。まず、図２に示したＣＲＣ誤り訂正／検出回
路の回路構成は、生成多項式に基づいた帰還型シフトレ
ジスタＦＳＲと、この帰還型シフトレジスタＦＳＲと並
列に符号語長と同じ長さのシフトレジスタＳＲ１０１が
接続されている。またシフトレジスタＳＲ１０１の後段
にはシフトレジスタＳＲ１０２が接続される。このシフ
トレジスタＳＲ１０２は符号語長と同じ長さのシフトレ
ジスタである。シフトレジスタＳＲ１０１の出力は帰還
型シフトレジスタＦＳＲからの誤り訂正信号Ｒと排他的
論理和で加算されシフトレジスタＳＲ１０２の入力とな
る。
出回路を図２に示し、その誤り訂正／検出手順について
説明する。まず、図２に示したＣＲＣ誤り訂正／検出回
路の回路構成は、生成多項式に基づいた帰還型シフトレ
ジスタＦＳＲと、この帰還型シフトレジスタＦＳＲと並
列に符号語長と同じ長さのシフトレジスタＳＲ１０１が
接続されている。またシフトレジスタＳＲ１０１の後段
にはシフトレジスタＳＲ１０２が接続される。このシフ
トレジスタＳＲ１０２は符号語長と同じ長さのシフトレ
ジスタである。シフトレジスタＳＲ１０１の出力は帰還
型シフトレジスタＦＳＲからの誤り訂正信号Ｒと排他的
論理和で加算されシフトレジスタＳＲ１０２の入力とな
る。
【０００４】ＣＲＣによる誤り検出／訂正の方法は、ま
ず帰還型シフトレジスタＦＳＲとシフトレジスタＳＲ１
０１に全符号語が入力される。このとき帰還型シフトレ
ジスタＦＳＲの全てのレジスタ出力がゼロにならなかっ
た場合に誤りが存在すると判定される。誤りの存在が検
出されると、誤り訂正処理に移る。誤り訂正は、誤り検
出後、帰還型シフトレジスタＦＳＲの入力をゼロとして
入力を断ち、最大で符号語長と同じ数だけ帰還型シフト
レジスタＦＳＲ、シフトレジスタＳＲ１０１、シフトレ
ジスタＳＲ１０２をシフトする。このとき、生成多項式
Ｇ（Ｘ）、符号長をｎとするとＸn-1 / Ｇ（Ｘ）の剰余
に当たるパターンが帰還型シフトレジスタＦＳＲの各出
力に現われた場合にシフトレジスタＳＲ１０１のシフト
レジスタ出力を反転させる。誤り訂正はどのビットが誤
っているかによって、どの時点で訂正が行なわれるかが
変わるため、最大で符号語長と同じ数だけシフトした時
点で誤り訂正が完了する。このとき、シフトレジスタＳ
Ｒ１０２に訂正後の符号が格納されることになる。
ず帰還型シフトレジスタＦＳＲとシフトレジスタＳＲ１
０１に全符号語が入力される。このとき帰還型シフトレ
ジスタＦＳＲの全てのレジスタ出力がゼロにならなかっ
た場合に誤りが存在すると判定される。誤りの存在が検
出されると、誤り訂正処理に移る。誤り訂正は、誤り検
出後、帰還型シフトレジスタＦＳＲの入力をゼロとして
入力を断ち、最大で符号語長と同じ数だけ帰還型シフト
レジスタＦＳＲ、シフトレジスタＳＲ１０１、シフトレ
ジスタＳＲ１０２をシフトする。このとき、生成多項式
Ｇ（Ｘ）、符号長をｎとするとＸn-1 / Ｇ（Ｘ）の剰余
に当たるパターンが帰還型シフトレジスタＦＳＲの各出
力に現われた場合にシフトレジスタＳＲ１０１のシフト
レジスタ出力を反転させる。誤り訂正はどのビットが誤
っているかによって、どの時点で訂正が行なわれるかが
変わるため、最大で符号語長と同じ数だけシフトした時
点で誤り訂正が完了する。このとき、シフトレジスタＳ
Ｒ１０２に訂正後の符号が格納されることになる。
【０００５】また、複数ビットの誤りがある場合には、
上記と同様に符号語長シフトしてもＸn-1 / Ｇ（Ｘ）の
剰余パターンは現われず、符号語長分だけシフトしては
じめて複数ビットの誤りが存在し訂正不可能であること
が判明する。このときＡＴＭでは訂正不可能な誤りのあ
る符号は破棄するため、その符号が利用できることが判
明するまで符号を保持する必要がある。そのため、シフ
トレジスタＳＲ１０１の後段にシフトレジスタＳＲ１０
２を接続しておく必要が生じる。
上記と同様に符号語長シフトしてもＸn-1 / Ｇ（Ｘ）の
剰余パターンは現われず、符号語長分だけシフトしては
じめて複数ビットの誤りが存在し訂正不可能であること
が判明する。このときＡＴＭでは訂正不可能な誤りのあ
る符号は破棄するため、その符号が利用できることが判
明するまで符号を保持する必要がある。そのため、シフ
トレジスタＳＲ１０１の後段にシフトレジスタＳＲ１０
２を接続しておく必要が生じる。
【０００６】図２に示したＣＲＣ誤り訂正／検出回路を
ＡＴＭの情報フィールドに対するＣＲＣ誤り検査／訂正
回路に適用しようとすると、図３に示すような構成とな
る。図３において、符号語長は４８バイト即ち３８４ビ
ットである。また、ＣＲＣ検査多項式はＸ10＋Ｘ9 ＋Ｘ
5 ＋Ｘ4 ＋Ｘ＋１である。したがって、誤り訂正信号Ｒ
はＸ383 /(Ｘ10＋Ｘ9 ＋Ｘ5 ＋Ｘ4 ＋Ｘ＋１）の剰余、
Ｘ8 ＋Ｘ7 ＋Ｘ6 ＋Ｘ5 ＋Ｘ4 ＋Ｘ＋１のパターンが各
レジスタ出力に現われたときのみ１となる信号である。
１０ビット帰還型シフトレジスタＦＳＲは誤り検出処理
のために情報フィールドが入力される前に一旦クリアさ
れなければならない。したがって、誤り訂正処理は次の
情報フィールドが入力される前に完了しなければならな
い。セルは連続して入力されてくるので、セルヘッダ５
バイト、すなわち４０ビットの間に誤り訂正が完了しな
ければならないことになる。しかしながら、図３に示す
回路では、誤り訂正が完了するのに符号語長分の３８４
クロックが必要となるため、この回路で誤り訂正処理を
行うには同じ回路を２系統並列に接続するなどの方法が
必要となり、シフトレジスタの数を多くしたり、制御が
複雑になるなどの欠点がある。
ＡＴＭの情報フィールドに対するＣＲＣ誤り検査／訂正
回路に適用しようとすると、図３に示すような構成とな
る。図３において、符号語長は４８バイト即ち３８４ビ
ットである。また、ＣＲＣ検査多項式はＸ10＋Ｘ9 ＋Ｘ
5 ＋Ｘ4 ＋Ｘ＋１である。したがって、誤り訂正信号Ｒ
はＸ383 /(Ｘ10＋Ｘ9 ＋Ｘ5 ＋Ｘ4 ＋Ｘ＋１）の剰余、
Ｘ8 ＋Ｘ7 ＋Ｘ6 ＋Ｘ5 ＋Ｘ4 ＋Ｘ＋１のパターンが各
レジスタ出力に現われたときのみ１となる信号である。
１０ビット帰還型シフトレジスタＦＳＲは誤り検出処理
のために情報フィールドが入力される前に一旦クリアさ
れなければならない。したがって、誤り訂正処理は次の
情報フィールドが入力される前に完了しなければならな
い。セルは連続して入力されてくるので、セルヘッダ５
バイト、すなわち４０ビットの間に誤り訂正が完了しな
ければならないことになる。しかしながら、図３に示す
回路では、誤り訂正が完了するのに符号語長分の３８４
クロックが必要となるため、この回路で誤り訂正処理を
行うには同じ回路を２系統並列に接続するなどの方法が
必要となり、シフトレジスタの数を多くしたり、制御が
複雑になるなどの欠点がある。
【０００７】図４に示す構成図は、図３を改善した構成
を示す構成図である。図４を参照するに、情報フィール
ドの中のいずれかの１ビットが誤りであった場合、１０
ビット帰還型シフトレジスタＦＳＲの各レジスタ出力
は、特定のパターンとなって現われる。したがって、図
４に示すようにこれらのパターンをすべてデコーダで実
現すれば１クロックで誤り訂正が可能となる。これらの
パターンをテーブルとしてメモリに保持しておき、１０
ビット帰還型シフトレジスタＦＳＲの出力と比較するこ
とで各ビットの訂正を行う方法が一般的である。しかし
ながら、この図４に示す回路構成では、デコーダの数が
膨大となり、記憶容量の大きなメモリが必要となること
が問題となる。
を示す構成図である。図４を参照するに、情報フィール
ドの中のいずれかの１ビットが誤りであった場合、１０
ビット帰還型シフトレジスタＦＳＲの各レジスタ出力
は、特定のパターンとなって現われる。したがって、図
４に示すようにこれらのパターンをすべてデコーダで実
現すれば１クロックで誤り訂正が可能となる。これらの
パターンをテーブルとしてメモリに保持しておき、１０
ビット帰還型シフトレジスタＦＳＲの出力と比較するこ
とで各ビットの訂正を行う方法が一般的である。しかし
ながら、この図４に示す回路構成では、デコーダの数が
膨大となり、記憶容量の大きなメモリが必要となること
が問題となる。
【０００８】
【発明の目的】本発明は上述したような従来の巡回符号
誤り訂正方法及び装置の問題を解決するためになされた
ものであって、所望のクロック数以内に訂正処理を完了
する上で、シフトレジスタおよびデコーダの数を最小限
に押さえ、簡易な回路で実現できる巡回符号誤り訂正方
法及び装置を提供することを目的とする。
誤り訂正方法及び装置の問題を解決するためになされた
ものであって、所望のクロック数以内に訂正処理を完了
する上で、シフトレジスタおよびデコーダの数を最小限
に押さえ、簡易な回路で実現できる巡回符号誤り訂正方
法及び装置を提供することを目的とする。
【０００９】
【発明の概要】上述の目的を達成するため本発明の巡回
符号誤り訂正方法は、複数段数が直列接続される複数ビ
ットのシフトレジスタ単位に誤り訂正を行うことによ
り、入力される全符号語の符号語長のビット数より少な
いクロック数で訂正処理を完了するように構成する。ま
た、第２の発明の巡回符号誤り訂正方法及び装置は、全
符号語が入力される生成多項式に基づいた帰還型シフト
レジスタと、この帰還型シフトレジスタと並列に接続さ
れて前記全符号語が入力され、かつ直列接続される段数
ＭのＮ（Ｎ＞Ｍ）ビットのシフトレジスタと、この直列
接続されるＭ段のシフトレジスタの間にそれぞれ設けら
れる（Ｍ−１）個の加算手段と、この（Ｍ−１）個の加
算手段と前記帰還型シフトレジスタとの間にそれぞれ設
けられ誤り訂正信号をそれぞれの加算手段に出力する
（Ｍ−１）個のデコーダとを具備して誤り訂正をシフト
レジスタ単位に、符号語長ｎより少ないクロック数で行
うように構成する。また、第３の発明の巡回符号誤り訂
正装置は、請求項２記載の加算手段が排他的論理和であ
ることを特徴とする。
符号誤り訂正方法は、複数段数が直列接続される複数ビ
ットのシフトレジスタ単位に誤り訂正を行うことによ
り、入力される全符号語の符号語長のビット数より少な
いクロック数で訂正処理を完了するように構成する。ま
た、第２の発明の巡回符号誤り訂正方法及び装置は、全
符号語が入力される生成多項式に基づいた帰還型シフト
レジスタと、この帰還型シフトレジスタと並列に接続さ
れて前記全符号語が入力され、かつ直列接続される段数
ＭのＮ（Ｎ＞Ｍ）ビットのシフトレジスタと、この直列
接続されるＭ段のシフトレジスタの間にそれぞれ設けら
れる（Ｍ−１）個の加算手段と、この（Ｍ−１）個の加
算手段と前記帰還型シフトレジスタとの間にそれぞれ設
けられ誤り訂正信号をそれぞれの加算手段に出力する
（Ｍ−１）個のデコーダとを具備して誤り訂正をシフト
レジスタ単位に、符号語長ｎより少ないクロック数で行
うように構成する。また、第３の発明の巡回符号誤り訂
正装置は、請求項２記載の加算手段が排他的論理和であ
ることを特徴とする。
【００１０】
【実施例】以下、本発明を図面に示した実施例に基づい
て詳細に説明する。図１は、本発明の巡回符号誤り訂正
方法を適用した巡回符号誤り訂正装置の一実施例を示す
構成図である。図１を参照するに、生成多項式に基づい
た１０ビット帰還型シフトレジスタＦＳＲと３２ビット
のシフトレジスタＳＲが並列に接続され全符号語が入力
される。このシフトレジスタＳＲは、１３段が直列接続
される。この直列接続される１３段のシフトレジスタＳ
Ｒの間には１２個の加算手段としての排他的論理和回路
Ｅｘがそれぞれ設けられる。例えば、シフトレジスタＳ
Ｒ１とシフトレジスタＳＲ２との間に排他的論理和回路
Ｅｘ１が設けられ、シフトレジスタＳＲ２とシフトレジ
スタＳＲ３との間に排他的論理和回路Ｅｘ２が設けられ
る。この１２個の排他的論理和回路Ｅｘ１〜Ｅｘ１２と
前記帰還型シフトレジスタＦＳＲとの間には、１２個の
デコーダＤＥＣ１〜ＤＥＣ１２がそれぞれ設けられ、誤
り訂正信号Ｒ１〜Ｒ１２をそれぞれが接続される排他的
論理和回路Ｅｘ１〜Ｅｘ１２にそれぞれ出力する。
て詳細に説明する。図１は、本発明の巡回符号誤り訂正
方法を適用した巡回符号誤り訂正装置の一実施例を示す
構成図である。図１を参照するに、生成多項式に基づい
た１０ビット帰還型シフトレジスタＦＳＲと３２ビット
のシフトレジスタＳＲが並列に接続され全符号語が入力
される。このシフトレジスタＳＲは、１３段が直列接続
される。この直列接続される１３段のシフトレジスタＳ
Ｒの間には１２個の加算手段としての排他的論理和回路
Ｅｘがそれぞれ設けられる。例えば、シフトレジスタＳ
Ｒ１とシフトレジスタＳＲ２との間に排他的論理和回路
Ｅｘ１が設けられ、シフトレジスタＳＲ２とシフトレジ
スタＳＲ３との間に排他的論理和回路Ｅｘ２が設けられ
る。この１２個の排他的論理和回路Ｅｘ１〜Ｅｘ１２と
前記帰還型シフトレジスタＦＳＲとの間には、１２個の
デコーダＤＥＣ１〜ＤＥＣ１２がそれぞれ設けられ、誤
り訂正信号Ｒ１〜Ｒ１２をそれぞれが接続される排他的
論理和回路Ｅｘ１〜Ｅｘ１２にそれぞれ出力する。
【００１１】次に、本実施例の作用を説明する。本実施
例では、誤り訂正をシフトレジスタＳＲ単位に、符号語
長３８４ビットより少ない値のクロック数、すなわち３
８４クロックで行う。すなわち、図１において、誤り訂
正前（誤り検出直後）はシフトレジスタＳＲ１〜ＳＲ１
２に情報フィールドが格納される。誤り訂正は３２クロ
ックの間に処理され、シフトレジスタＳＲ２〜ＳＲ１３
に誤り訂正後のデータが格納される。誤り訂正信号Ｒｎ
（ｎ＝１〜１２）はそれぞれ、Ｘ(32n-1) / Ｇ（Ｘ）の
剰余パターンが１０ビット帰還型シフトレジスタＦＳＲ
に現われた場合に１となる信号である。具体的な剰余パ
ターンは以下のようになる。右側の値が上位ビットであ
る。 Ｒ1 ：００１１１０１０１０ Ｒ2 ：１００１０１００００ Ｒ3 ：１００１００１０００ Ｒ4 ：１１１０１０１１０１ Ｒ5 ：０００１０１１１０１ Ｒ6 ：１１０００００１１１ Ｒ7 ：１１０１０１０１１１ Ｒ8 ：０１０１１０１０１０ Ｒ9 ：１１１１１０１１１１ Ｒ10：１０１００１０１１０ Ｒ11：１１０１１１０１１０ Ｒ12：１１００１１１１１０ 上述したように、本実施例はシフトレジスタの数を減ら
しつつ、４０クロック以内の処理ができる点で、図３に
示した従来の方式より優れている。また、図４に示した
従来の方式と比較してもデコーダの数を大幅に削減する
ことができ、回路規模を小さくすることができる。尚、
本実施例では３２ビットシフトレジスタを用いたが、本
発明はこれに限らず、４０ビット以内のシフトレジスタ
を適宜、複数段用いることで実現が可能であるまた、一
般的に符号語長よりも少ないクロック数で誤り訂正処理
を完了する必要がある場合に、所望のクロック数以内の
複数ビットのシフトレジスタを複数段用いることで実現
が可能である。本実施例は、ＡＴＭセルの情報フィール
ドのＣＲＣ誤り訂正処理において、所望のクロック数
（４０クロック）以内に訂正処理を完了する上で、シフ
トレジスタおよびデコーダの数を最小限に押さえ、簡易
な回路で実現できる点で優れている。また、一般的なＣ
ＲＣ誤り訂正処理においても、符号語長よりも短い、所
望とするクロック数以内に訂正処理を完了しなければな
らない場合に有効な方式である。
例では、誤り訂正をシフトレジスタＳＲ単位に、符号語
長３８４ビットより少ない値のクロック数、すなわち３
８４クロックで行う。すなわち、図１において、誤り訂
正前（誤り検出直後）はシフトレジスタＳＲ１〜ＳＲ１
２に情報フィールドが格納される。誤り訂正は３２クロ
ックの間に処理され、シフトレジスタＳＲ２〜ＳＲ１３
に誤り訂正後のデータが格納される。誤り訂正信号Ｒｎ
（ｎ＝１〜１２）はそれぞれ、Ｘ(32n-1) / Ｇ（Ｘ）の
剰余パターンが１０ビット帰還型シフトレジスタＦＳＲ
に現われた場合に１となる信号である。具体的な剰余パ
ターンは以下のようになる。右側の値が上位ビットであ
る。 Ｒ1 ：００１１１０１０１０ Ｒ2 ：１００１０１００００ Ｒ3 ：１００１００１０００ Ｒ4 ：１１１０１０１１０１ Ｒ5 ：０００１０１１１０１ Ｒ6 ：１１０００００１１１ Ｒ7 ：１１０１０１０１１１ Ｒ8 ：０１０１１０１０１０ Ｒ9 ：１１１１１０１１１１ Ｒ10：１０１００１０１１０ Ｒ11：１１０１１１０１１０ Ｒ12：１１００１１１１１０ 上述したように、本実施例はシフトレジスタの数を減ら
しつつ、４０クロック以内の処理ができる点で、図３に
示した従来の方式より優れている。また、図４に示した
従来の方式と比較してもデコーダの数を大幅に削減する
ことができ、回路規模を小さくすることができる。尚、
本実施例では３２ビットシフトレジスタを用いたが、本
発明はこれに限らず、４０ビット以内のシフトレジスタ
を適宜、複数段用いることで実現が可能であるまた、一
般的に符号語長よりも少ないクロック数で誤り訂正処理
を完了する必要がある場合に、所望のクロック数以内の
複数ビットのシフトレジスタを複数段用いることで実現
が可能である。本実施例は、ＡＴＭセルの情報フィール
ドのＣＲＣ誤り訂正処理において、所望のクロック数
（４０クロック）以内に訂正処理を完了する上で、シフ
トレジスタおよびデコーダの数を最小限に押さえ、簡易
な回路で実現できる点で優れている。また、一般的なＣ
ＲＣ誤り訂正処理においても、符号語長よりも短い、所
望とするクロック数以内に訂正処理を完了しなければな
らない場合に有効な方式である。
【００１２】
【発明の効果】本発明は以上説明したように構成し且つ
動作するので、所望のクロック数以内に訂正処理を完了
する上で、シフトレジスタおよびデコーダの数を最小限
に押さえ、簡易な回路で実現できる点で著しい効果を奏
する。
動作するので、所望のクロック数以内に訂正処理を完了
する上で、シフトレジスタおよびデコーダの数を最小限
に押さえ、簡易な回路で実現できる点で著しい効果を奏
する。
【図面の簡単な説明】
【図１】本発明の巡回符号誤り訂正装置の一実施例を示
す構成図。
す構成図。
【図２】従来の一般的なＣＲＣ誤り訂正／検出回路の構
成を示した構成図。
成を示した構成図。
【図３】図２に示した回路をＡＴＭの情報フィールドに
対するＣＲＣ誤り訂正／検出回路に適用した場合の構成
を示した構成図。
対するＣＲＣ誤り訂正／検出回路に適用した場合の構成
を示した構成図。
【図４】図３に示した回路を改善したＣＲＣ誤り訂正／
検出回路に適用した場合の構成を示した構成図。
検出回路に適用した場合の構成を示した構成図。
ＳＲ シフトレジスタ ＤＥＣ デコーダ ＦＳＲ 帰還型シフトレジスタ Ｅｘ 排他的論理和回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１１月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【発明の概要】上述の目的を達成するため本発明の巡回
符号誤り訂正方法は、複数段数が直列接続される複数ビ
ットのシフトレジスタ単位に誤り訂正を行うことによ
り、入力される全符号語の符号語長のビット数より少な
いクロック数で訂正処理を完了するように構成する。ま
た、第２の発明の巡回符号誤り訂正方法及び装置は、全
符号語が入力される生成多項式に基づいた帰還型シフト
レジスタと、この帰還型シフトレジスタと並列に接続さ
れて前記全符号語が入力され、かつ直列接続される段数
ＭのＮ（Ｎ＞Ｍ）ビットのシフトレジスタと、この直列
接続されるＭ段のシフトレジスタの間にそれぞれ設けら
れる（Ｍ−１）個の加算手段と、この（Ｍ−１）個の加
算手段と前記帰還型シフトレジスタとの間にそれぞれ設
けられ誤り訂正信号をそれぞれの加算手段に出力する
（Ｍ−１）個のデコーダとを具備して誤り訂正をシフト
レジスタ単位に、符号語長ｎより少ないクロック数で行
うように構成する。
符号誤り訂正方法は、複数段数が直列接続される複数ビ
ットのシフトレジスタ単位に誤り訂正を行うことによ
り、入力される全符号語の符号語長のビット数より少な
いクロック数で訂正処理を完了するように構成する。ま
た、第２の発明の巡回符号誤り訂正方法及び装置は、全
符号語が入力される生成多項式に基づいた帰還型シフト
レジスタと、この帰還型シフトレジスタと並列に接続さ
れて前記全符号語が入力され、かつ直列接続される段数
ＭのＮ（Ｎ＞Ｍ）ビットのシフトレジスタと、この直列
接続されるＭ段のシフトレジスタの間にそれぞれ設けら
れる（Ｍ−１）個の加算手段と、この（Ｍ−１）個の加
算手段と前記帰還型シフトレジスタとの間にそれぞれ設
けられ誤り訂正信号をそれぞれの加算手段に出力する
（Ｍ−１）個のデコーダとを具備して誤り訂正をシフト
レジスタ単位に、符号語長ｎより少ないクロック数で行
うように構成する。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 3/00
Claims (3)
- 【請求項１】 複数段数が直列接続される複数ビットの
シフトレジスタ単位に誤り訂正を行うことにより、入力
される全符号語の符号語長のビット数より少ないクロッ
ク数で訂正処理を完了することを特徴とする巡回符号誤
り訂正方法。 - 【請求項２】 全符号語が入力される生成多項式に基づ
いた帰還型シフトレジスタと、 この帰還型シフトレジスタと並列に接続されて前記全符
号語が入力され、かつ複数段数が直列接続される複数ビ
ットのシフトレジスタと、 この直列接続される複数のシフトレジスタの間にそれぞ
れ設けられる複数の加算手段と、 この複数の加算手段と前記帰還型シフトレジスタとの間
にそれぞれ設けられ誤り訂正信号をそれぞれの加算手段
に出力するデコーダと、 を具備して誤り訂正をシフトレジスタ単位に、符号語長
より少ないクロック数で行うことを特徴とする巡回符号
誤り訂正装置。 - 【請求項３】 前記加算手段は排他的論理和であること
を特徴とする請求項２記載の巡回符号誤り訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23407694A JPH0879093A (ja) | 1994-09-02 | 1994-09-02 | 巡回符号誤り訂正方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23407694A JPH0879093A (ja) | 1994-09-02 | 1994-09-02 | 巡回符号誤り訂正方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0879093A true JPH0879093A (ja) | 1996-03-22 |
Family
ID=16965228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23407694A Pending JPH0879093A (ja) | 1994-09-02 | 1994-09-02 | 巡回符号誤り訂正方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0879093A (ja) |
-
1994
- 1994-09-02 JP JP23407694A patent/JPH0879093A/ja active Pending
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