JPS60250725A - サイクリツク冗長チエツク演算方法 - Google Patents
サイクリツク冗長チエツク演算方法Info
- Publication number
- JPS60250725A JPS60250725A JP59105658A JP10565884A JPS60250725A JP S60250725 A JPS60250725 A JP S60250725A JP 59105658 A JP59105658 A JP 59105658A JP 10565884 A JP10565884 A JP 10565884A JP S60250725 A JPS60250725 A JP S60250725A
- Authority
- JP
- Japan
- Prior art keywords
- data
- crc
- bit
- redundancy check
- cyclic redundancy
- Prior art date
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- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はサイクリック冗長チェック演算方法に関する。
技術の背景
サイクリック冗長チェック演算方法（以下、ＣＲＣ演算
方法とも称す）は、データエ２−の検出手法の１つとし
て広く利用されている。他の検出手法の１つであるパリ
ティ−Ｊｆｓツク方法に比べ、エラーを発見し易く特に
長ビツト列のデータに対するエラーチェックに有効であ
る。このＣＲＣにおいてはいわゆる生成多項式が導入さ
れ、この生成多項式とデータの各ビットとの間で排他的
論理。
方法とも称す）は、データエ２−の検出手法の１つとし
て広く利用されている。他の検出手法の１つであるパリ
ティ−Ｊｆｓツク方法に比べ、エラーを発見し易く特に
長ビツト列のデータに対するエラーチェックに有効であ
る。このＣＲＣにおいてはいわゆる生成多項式が導入さ
れ、この生成多項式とデータの各ビットとの間で排他的
論理。
和（ＥＯＲ）演算を行い、その結果をデータの末尾に冗
長ビットとして付加し受信側へ送出する。
長ビットとして付加し受信側へ送出する。
一方、受信側では送信されて来たデータに対し同様のＢ
ＯＲ演算を行い、その結果と、送信側から送信された結
果との一致をみる。一致していればデータエラーは含ま
れていないことになる。
ＯＲ演算を行い、その結果と、送信側から送信された結
果との一致をみる。一致していればデータエラーは含ま
れていないことになる。
ところで近年はＣＲＣのかけ方が複雑になシつつある。
つまり、データのビット列に対し単純にシリアルにＢＯ
几演算を施すことのみならず、あるビット列だけを特定
してＣＲＣをかけたいとか。
几演算を施すことのみならず、あるビット列だけを特定
してＣＲＣをかけたいとか。
、逆にあるビット列だけはＣＲＣをかけたくない等のシ
ステム運用上の諸要求に応える必要が生じている。本発
明は、このような諸要求に対処し易いＣＲＣ演算方法に
ついて言及する。
ステム運用上の諸要求に応える必要が生じている。本発
明は、このような諸要求に対処し易いＣＲＣ演算方法に
ついて言及する。
従来技術と問題点
複雑なＣＲＣ演算を行うにはハードウェアのみによる処
理のみでは対処し切れず、ＣＰＵ（中央処理装置）によ
るソフトウェア処理の助けを借シなければならない。従
来のソフトウェアによるＣＲＣ演算は、基本的には一般
的なハードウェアによる処理をそのままプログラム処理
に置き換えたものである。すなわち、ＣＲＣ演算の対象
となるデータを１ビツトずつシフトしながら、生成多項
式との間でＥＯＲ演算を行うというものである。
理のみでは対処し切れず、ＣＰＵ（中央処理装置）によ
るソフトウェア処理の助けを借シなければならない。従
来のソフトウェアによるＣＲＣ演算は、基本的には一般
的なハードウェアによる処理をそのままプログラム処理
に置き換えたものである。すなわち、ＣＲＣ演算の対象
となるデータを１ビツトずつシフトしながら、生成多項
式との間でＥＯＲ演算を行うというものである。
然しなから、この従来のＣＲＣ演算方法では上記のよう
にＣＢ、Ｃ演算対象のデータを１ビツトずつシフトしな
ければならないことから、必然的にＣ几Ｃ演算にかなシ
の時間を要し、高速のデータ処理が行えないという問題
がある。
にＣＢ、Ｃ演算対象のデータを１ビツトずつシフトしな
ければならないことから、必然的にＣ几Ｃ演算にかなシ
の時間を要し、高速のデータ処理が行えないという問題
がある。
発明の目的
従って本発明は上記問題点に鑑み、演算時間の短縮を図
ることのできるＣ ＲＣ演算方法を提供することを目的
とするものである。
ることのできるＣ ＲＣ演算方法を提供することを目的
とするものである。
発明の構成
上記目的を達成するために本発明は、ＣＲＣ演算の対象
となるデータを複数ビット単位で一時的に保持するデー
タ格納バッファと、複数ビットのビットパターン別に割
当てられたＣＲＣ生成多項式テーブルとを設け、前記複
数ビット単位のデータとこれに対応する該ＣＲＣ生成多
項式テーブル内のＣＲＣ生成多項式との間でＦＯＲ演算
を行うようにしたことを特徴とするものである。
となるデータを複数ビット単位で一時的に保持するデー
タ格納バッファと、複数ビットのビットパターン別に割
当てられたＣＲＣ生成多項式テーブルとを設け、前記複
数ビット単位のデータとこれに対応する該ＣＲＣ生成多
項式テーブル内のＣＲＣ生成多項式との間でＦＯＲ演算
を行うようにしたことを特徴とするものである。
発明の実施例
第１Ａおよび１Ｂ図は本発明に基づ（ＣＲＣ演算方法の
手順の一例を示すフローチャート、第２図は本発明にお
いて用いるＣＲＣ演算対象データ格納バッファの一例を
示す図、第３図は本発明において用いるメモリ内の作業
エリアを示す図、第４図は本発明において用いるＣＲＣ
生成多項式テーブルを示す図である。第１Ａおよび１Ｂ
図は８ビツトのマイクロプロセッサを周込て、生成多項
式Ｘ１６＋Ｘ１５Ｆ−Ｘ２＋１によるＣＲＣ演算を行う
場合のフローチャートである。本フローチャートのステ
ップ１で、ＣＲＣ演算すべき対象と表るデータの先頭３
バイトを抽出する。このＣＲＣ演算の対象となるデータ
は、ＣＲＣ演算対象格納バッファ２０（第２図）に一時
的に保持されている。この保持は各データを複数ビット
単位、列えばバイト単位に区分して行う。第２図では、
４バイトのＣＲＣ演算対象デー、ＪＤＡＴＡ十〇−ＤＡ
ＴＡ＋３の例を示す。各バイトは８ビツトからなり、左
端がＭＯＢ（Ｍｏｓｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉ
ｔ）、右端がＬＳＢ（Ｌｅａｓｔ ５１ｇｎ１ｆｉｃａ
ｎｔ Ｂｉｔ）でちる。
手順の一例を示すフローチャート、第２図は本発明にお
いて用いるＣＲＣ演算対象データ格納バッファの一例を
示す図、第３図は本発明において用いるメモリ内の作業
エリアを示す図、第４図は本発明において用いるＣＲＣ
生成多項式テーブルを示す図である。第１Ａおよび１Ｂ
図は８ビツトのマイクロプロセッサを周込て、生成多項
式Ｘ１６＋Ｘ１５Ｆ−Ｘ２＋１によるＣＲＣ演算を行う
場合のフローチャートである。本フローチャートのステ
ップ１で、ＣＲＣ演算すべき対象と表るデータの先頭３
バイトを抽出する。このＣＲＣ演算の対象となるデータ
は、ＣＲＣ演算対象格納バッファ２０（第２図）に一時
的に保持されている。この保持は各データを複数ビット
単位、列えばバイト単位に区分して行う。第２図では、
４バイトのＣＲＣ演算対象デー、ＪＤＡＴＡ十〇−ＤＡ
ＴＡ＋３の例を示す。各バイトは８ビツトからなり、左
端がＭＯＢ（Ｍｏｓｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉ
ｔ）、右端がＬＳＢ（Ｌｅａｓｔ ５１ｇｎ１ｆｉｃａ
ｎｔ Ｂｉｔ）でちる。
ステップ２では、先頭バイトのデータＤ Ａ Ｔ Ａ＋
０においてＭＳＢから見て最初の論理″１”が何ビット
目に現われるか調べる。第２図の例では、データＤＡＴ
Ａ十〇の第３ビツト目に、ＭＯＢよシ見て看初の′１”
がある。
０においてＭＳＢから見て最初の論理″１”が何ビット
目に現われるか調べる。第２図の例では、データＤＡＴ
Ａ十〇の第３ビツト目に、ＭＯＢよシ見て看初の′１”
がある。
ステップ３では、ステップ２の結果が第ｎビット目（ｎ
＝３）であるから、テーブルＴＡＢＬＨ・ｎを選択する
。このテーブルは第４図のｃＲｃ生成多項式テーブル４
０のことであシ、例えば 。
＝３）であるから、テーブルＴＡＢＬＨ・ｎを選択する
。このテーブルは第４図のｃＲｃ生成多項式テーブル４
０のことであシ、例えば 。
ＲＡＭ（几ａｎｄｏｍ ＡｃｃｅｓｓΔｉｅｍｏ ｒ
ｙ ）からなシ、８ビツトに対応させて８つのテーブル
群ＴＡＢＬＥ・１〜ＴＡＢＬＥ・８からなる。上記の例
ではｔテーブルＴＡＢＬＥ・３が選択される。
ｙ ）からなシ、８ビツトに対応させて８つのテーブル
群ＴＡＢＬＥ・１〜ＴＡＢＬＥ・８からなる。上記の例
ではｔテーブルＴＡＢＬＥ・３が選択される。
ステップ４では、先頭３バイトのデータＤＡＴＡ十〇〜
ＤＡＴ人＋２（第２図）と対応するテーブルＴＡＢＬＥ
Ｉ＋６内のＴＡＢＬＥ・３＋ｏ〜’ｒＡＢＬＥ・３＋２
との間で、バイト対応でＦＯＲ演算を行い、その演算結
果を作業エリアに格納する。この作業エリアは第３図に
示すメモリ３０であシ％ＲＡＭ４るいはレジスタにて構
成される。
ＤＡＴ人＋２（第２図）と対応するテーブルＴＡＢＬＥ
Ｉ＋６内のＴＡＢＬＥ・３＋ｏ〜’ｒＡＢＬＥ・３＋２
との間で、バイト対応でＦＯＲ演算を行い、その演算結
果を作業エリアに格納する。この作業エリアは第３図に
示すメモリ３０であシ％ＲＡＭ４るいはレジスタにて構
成される。
第３図の（ａ）に示す作業エリアＷＯＲＫ＋０〜ＷＯＲ
Ｋ＋２は、ＣＲＣ演算の実施前であるからエンプティー
（ａｌｌ ”０” ）である。今、ステップ４に則ｐｚ
ｏｎ演算を実行したので、その演算結果（第１回目）が
第６図（ｂ）に示す如く、作業エリアに格納される。
Ｋ＋２は、ＣＲＣ演算の実施前であるからエンプティー
（ａｌｌ ”０” ）である。今、ステップ４に則ｐｚ
ｏｎ演算を実行したので、その演算結果（第１回目）が
第６図（ｂ）に示す如く、作業エリアに格納される。
第１Ｂ図のフ四−チヤードにおけるステップ５では、第
６図（ｂ）の先頭バイトの作業エリアＷＯＲＫ十〇がａ
ｌｌ ０”か否か調べる。ａ１１″０′でなければ（Ｎ
ｏ）、ステップ６に至る。
６図（ｂ）の先頭バイトの作業エリアＷＯＲＫ十〇がａ
ｌｌ ０”か否か調べる。ａ１１″０′でなければ（Ｎ
ｏ）、ステップ６に至る。
ステップ６では、第３図（ｂ）の作業エリアＷＯＲＫ十
〇のＭ２Ｒから見て最初に論理″′１”が現われるのは
第何ビット目か調べる。第５図（ロ）の例では第２ビツ
ト目である。
〇のＭ２Ｒから見て最初に論理″′１”が現われるのは
第何ビット目か調べる。第５図（ロ）の例では第２ビツ
ト目である。
ステップ７では、その第２ビツト目の２に対応するテー
ブルＴＡＢＬＦＩ・２（第４図）を選択し、第３図（ｂ
）の３バイトの作業エリアＷＯ几に＋ｏ〜ＷＯＲＫ＋２
と６バイトのテーブル’ＴＡＢＬＥ−２＋Ｄ〜ＴＡＢＩ
、Ｅ・２＋２との間で、バイト対応でＥＯＲ演算を行い
、その演算結果で作業エリアＷＯＲＫ＋０−’ｖＶＯＲ
Ｋ＋２（第５図（７）（Ｃ） ） ｔＤ内容を書き洟え
る。すなわち、第５図（Ｃ）の内容は、第２回目の演算
結果である。以下、ステップ５→６→７→５→６→を繰
シ返す。ステップ５の結果がａｌｌ”Ｑ″となったとき
’ＹＥｉＳ）、ステップ８に至る。
ブルＴＡＢＬＦＩ・２（第４図）を選択し、第３図（ｂ
）の３バイトの作業エリアＷＯ几に＋ｏ〜ＷＯＲＫ＋２
と６バイトのテーブル’ＴＡＢＬＥ−２＋Ｄ〜ＴＡＢＩ
、Ｅ・２＋２との間で、バイト対応でＥＯＲ演算を行い
、その演算結果で作業エリアＷＯＲＫ＋０−’ｖＶＯＲ
Ｋ＋２（第５図（７）（Ｃ） ） ｔＤ内容を書き洟え
る。すなわち、第５図（Ｃ）の内容は、第２回目の演算
結果である。以下、ステップ５→６→７→５→６→を繰
シ返す。ステップ５の結果がａｌｌ”Ｑ″となったとき
’ＹＥｉＳ）、ステップ８に至る。
ステップ８では％Ｃ几Ｃ演算すべき３バイト分のデータ
のＥＯ几処理が終了したが否が監視する。
のＥＯ几処理が終了したが否が監視する。
終了していない場合は（Ｎｏ）、ステップ９に至る。
ステップ９では、第２図に示した２バイトの演算結果Ｗ
ＯＩＲＫ＋１およびＷＯＲＫ＋２と新たなバイトのデー
タＤＡＴＡ＋３とからなる３バイトのデータを対象とし
て、上述と同様のステップ２〜７を実行する。
ＯＩＲＫ＋１およびＷＯＲＫ＋２と新たなバイトのデー
タＤＡＴＡ＋３とからなる３バイトのデータを対象とし
て、上述と同様のステップ２〜７を実行する。
ステップ１０では、全データの処理が終了したときの作
業エリアにおけるＷＯＲＫ＋１およびＷＯＲＫ＋２の内
容（第６図（Ｃ））をもって請求めるＣＲＣ演算結果を
得る。
業エリアにおけるＷＯＲＫ＋１およびＷＯＲＫ＋２の内
容（第６図（Ｃ））をもって請求めるＣＲＣ演算結果を
得る。
上述の説明から明らかなように本発明ではＣＲＣ演算の
対象となるデータを１ビツトずつシフトして処理するの
ではなく、ＣＲＣ生成多項式のビットパターンを１ビツ
トずつシフトしてなる複数のテーブルを予め用意してお
き、対応する１つのテーブルを選択して、その選択され
たテーブルとデータの間で、複数ビット単位で（バイト
単位で）、一括してＦｌｉＯＲをとるようにしたもので
ある。従って、少なくとも１ピツト毎に同様の処理を繰
シ返し行う従来の方法に比べれば、処理時間はかなシ短
縮される。
対象となるデータを１ビツトずつシフトして処理するの
ではなく、ＣＲＣ生成多項式のビットパターンを１ビツ
トずつシフトしてなる複数のテーブルを予め用意してお
き、対応する１つのテーブルを選択して、その選択され
たテーブルとデータの間で、複数ビット単位で（バイト
単位で）、一括してＦｌｉＯＲをとるようにしたもので
ある。従って、少なくとも１ピツト毎に同様の処理を繰
シ返し行う従来の方法に比べれば、処理時間はかなシ短
縮される。
第５Ａおよび５Ｂ図は従来のＣＲＣ演算方法の手順の一
例を示すフローチャートであり、第６図は従来法で用い
るＣＲＣ演算結果格納エリアを示す図である。第５Ａお
よび５Ｂ図の７０−チャー−トにおいて、ステップ１で
は％ＣＲＣ演算結果格納エリアをエンプティー（ａｌｌ
″′０″にクリア）にする（第６図（ａ））。ステップ
２ではビットポインタを先頭ビットにセットする。ここ
に先頭ビットとはデータ（第２図のＤＡＴＡに同じ）の
Ｍ２Ｒのことでちる。又、ビットポイントは、１ビツト
ずつのデータシフトを行う際に各ビットの指定を行う。
例を示すフローチャートであり、第６図は従来法で用い
るＣＲＣ演算結果格納エリアを示す図である。第５Ａお
よび５Ｂ図の７０−チャー−トにおいて、ステップ１で
は％ＣＲＣ演算結果格納エリアをエンプティー（ａｌｌ
″′０″にクリア）にする（第６図（ａ））。ステップ
２ではビットポインタを先頭ビットにセットする。ここ
に先頭ビットとはデータ（第２図のＤＡＴＡに同じ）の
Ｍ２Ｒのことでちる。又、ビットポイントは、１ビツト
ずつのデータシフトを行う際に各ビットの指定を行う。
要するに、従来の手法ではステップ２〜５を、データの
全ビットに亘りそれぞれ繰シ返さなければならず、相当
の時間を費やすことは明白である。
全ビットに亘りそれぞれ繰シ返さなければならず、相当
の時間を費やすことは明白である。
第７図は本発゛明のＣ几Ｃ演算方法を実施するためのハ
ードウェアの一例を示すブロック図である。
ードウェアの一例を示すブロック図である。
本図において％Ｌｓｘｙ１ｔ、１入カデータＤｉｎを取
り込みことで直列／並列変換する。例えば８ビツトの並
列データはバス７２に乗せられる。バス７２には８ビツ
トのマイクロプロセッサ（ＭＰＵ）７３が接続し４ＭＰ
Ｕ７３はＲ，０Ｍ７４に格納されたＣＲＣ演算用プログ
ラムに従って動作する。
り込みことで直列／並列変換する。例えば８ビツトの並
列データはバス７２に乗せられる。バス７２には８ビツ
トのマイクロプロセッサ（ＭＰＵ）７３が接続し４ＭＰ
Ｕ７３はＲ，０Ｍ７４に格納されたＣＲＣ演算用プログ
ラムに従って動作する。
ＲＡＭ７５は第２図〜第４図に示す各メモリエリアを含
む。Ｄｏｕｔは、ＣＲ，Ｃ演算結果を末尾に有する出力
データである。
む。Ｄｏｕｔは、ＣＲ，Ｃ演算結果を末尾に有する出力
データである。
発明の詳細
な説明したように本発明によれば、従来に比して一層高
速にＣＲＣ演算を行うことができる。
速にＣＲＣ演算を行うことができる。
第１人および１Ｂ図は本発明に基づ＜ＣＲＣ演算方法の
手順の一例を示すフローチャート、第２図は本発明にお
いて用いるＣＲＣ演算対象データ格納バッファの一例を
示す図、第３図は本発明において用いるメモリ内の作業
エリアを示す図、第４図は本発明において用いるＣＲＣ
生成多項式テーブルを示す図％ ’Ｊｌ Ｓ Ａおよび
５Ｂ図は従来のＣＲＣ演算方法の手順の一例を示すフロ
ーチャート、第６図は従来法で用いるＣＲＣ演算結果格
納エリアを示寸Ｉ留 笛７図は本発明のＣＢ、Ｃ演算方
法を笑施するためのハードウェアの一例を示すブロック
図である。 ２０・・・ＣＲＣ演算対象格納バッファ、３ｏ・・・メ
モリ、 ４ｏ・・・ＣＲＣ生成多項式テーブル。 特許出願人 富士通株式会社 特許出願代理人 弁理士 背 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之 ＋ Ｉ πｌ 第２図 及 第３図 （ａ） 第４図 却 第５Ａ図 第５Ｂ図 矢１ 第６図 （ＣＩ） 第７図 ３ 手続補正書 昭和６０年 ９月 ｑ日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５９年 特許願 第１０５６５８号２、発明の名称 サイクリック冗長チェック演算方法 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 （外３ 名） ５、補正の対象 明細書の「発明の詳細な説明」の欄 ６、補正の内容 明細書の「発明の詳細な説明」の欄を次のとおり補正し
ます。 ［７１第５頁第１２行目〜１３行目 「”１″が」と「何ビット目」の間にｒＬＳＢ側から数
えてｊを挿入しま丁。 イ１ 第７頁第２行目〜３行目
手順の一例を示すフローチャート、第２図は本発明にお
いて用いるＣＲＣ演算対象データ格納バッファの一例を
示す図、第３図は本発明において用いるメモリ内の作業
エリアを示す図、第４図は本発明において用いるＣＲＣ
生成多項式テーブルを示す図％ ’Ｊｌ Ｓ Ａおよび
５Ｂ図は従来のＣＲＣ演算方法の手順の一例を示すフロ
ーチャート、第６図は従来法で用いるＣＲＣ演算結果格
納エリアを示寸Ｉ留 笛７図は本発明のＣＢ、Ｃ演算方
法を笑施するためのハードウェアの一例を示すブロック
図である。 ２０・・・ＣＲＣ演算対象格納バッファ、３ｏ・・・メ
モリ、 ４ｏ・・・ＣＲＣ生成多項式テーブル。 特許出願人 富士通株式会社 特許出願代理人 弁理士 背 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之 ＋ Ｉ πｌ 第２図 及 第３図 （ａ） 第４図 却 第５Ａ図 第５Ｂ図 矢１ 第６図 （ＣＩ） 第７図 ３ 手続補正書 昭和６０年 ９月 ｑ日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５９年 特許願 第１０５６５８号２、発明の名称 サイクリック冗長チェック演算方法 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 （外３ 名） ５、補正の対象 明細書の「発明の詳細な説明」の欄 ６、補正の内容 明細書の「発明の詳細な説明」の欄を次のとおり補正し
ます。 ［７１第５頁第１２行目〜１３行目 「”１″が」と「何ビット目」の間にｒＬＳＢ側から数
えてｊを挿入しま丁。 イ１ 第７頁第２行目〜３行目
Claims (1)
- １、 サイクリック冗長チェック生成多項式に相当する
ビットパターンを相互に１ビツトずつシフトしてなる複
数のビットパターンの群をテーブルとして予め準備して
おき、各々が複数ビット単位で構成される、サイクリッ
ク冗長チェック演算すべきデータを順次域シ出し、取シ
出された該データと当該データに対応する１の前記テー
ブル内のビットパターンとの間で排他的論理和演算を実
行することを特徴とするサイクリック冗長チェック演算
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105658A JPS60250725A (ja) | 1984-05-26 | 1984-05-26 | サイクリツク冗長チエツク演算方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105658A JPS60250725A (ja) | 1984-05-26 | 1984-05-26 | サイクリツク冗長チエツク演算方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60250725A true JPS60250725A (ja) | 1985-12-11 |
| JPH0224417B2 JPH0224417B2 (ja) | 1990-05-29 |
Family
ID=14413538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105658A Granted JPS60250725A (ja) | 1984-05-26 | 1984-05-26 | サイクリツク冗長チエツク演算方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60250725A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6340416A (ja) * | 1986-07-21 | 1988-02-20 | ジ−メンス・アクチエンゲゼルシヤフト | 巡回２進符号を用いてのデ−タブロツクガ−ド情報の形成による、直列デ−タビツト列伝送におけるデ−タガ−ド方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137053A (ja) * | 1982-02-08 | 1983-08-15 | Nec Corp | 符号化回路 |
| JPS58206254A (ja) * | 1982-05-27 | 1983-12-01 | Nec Corp | 誤り検出符号生成／検査方式 |
-
1984
- 1984-05-26 JP JP59105658A patent/JPS60250725A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137053A (ja) * | 1982-02-08 | 1983-08-15 | Nec Corp | 符号化回路 |
| JPS58206254A (ja) * | 1982-05-27 | 1983-12-01 | Nec Corp | 誤り検出符号生成／検査方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6340416A (ja) * | 1986-07-21 | 1988-02-20 | ジ−メンス・アクチエンゲゼルシヤフト | 巡回２進符号を用いてのデ−タブロツクガ−ド情報の形成による、直列デ−タビツト列伝送におけるデ−タガ−ド方法 |
| JPH043134B2 (ja) * | 1986-07-21 | 1992-01-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0224417B2 (ja) | 1990-05-29 |
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