JPH0224417B2 - - Google Patents
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- Publication number
- JPH0224417B2 JPH0224417B2 JP59105658A JP10565884A JPH0224417B2 JP H0224417 B2 JPH0224417 B2 JP H0224417B2 JP 59105658 A JP59105658 A JP 59105658A JP 10565884 A JP10565884 A JP 10565884A JP H0224417 B2 JPH0224417 B2 JP H0224417B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- crc
- crc calculation
- work
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- 238000004364 calculation method Methods 0.000 claims description 40
- 125000004122 cyclic group Chemical group 0.000 claims description 5
- 238000000034 method Methods 0.000 description 7
- 239000012536 storage buffer Substances 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000013500 data storage Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明はサイクリツク冗長チエツク演算方法に
関する。
関する。
技術の背景
サイクリツク冗長チエツク演算方法（以下、
CRC演算方法とも称す）は、データエラーの検
出手法の１つとして広く利用されている。他の検
出手法の１つであるパリテイーチエツク方法に比
べエラーを発見し易く特に長ビツト列のデータに
対するエラーチエツクに有効である。このCRC
においてはいわゆる生成多項式が導入され、この
生成多項式とデータの各ビツトとの間で排他的論
理和（EOR）演算を行い、その結果をデータの
末尾に冗長ビツトとして付加し受信側へ送出す
る。一方、受信側では送信されて来たたデータに
対し同様のEOR演算を行い、その結果と、送信
側から送信された結果との一致をみる。一致して
いればデータエラーは含まれていないことにな
る。
CRC演算方法とも称す）は、データエラーの検
出手法の１つとして広く利用されている。他の検
出手法の１つであるパリテイーチエツク方法に比
べエラーを発見し易く特に長ビツト列のデータに
対するエラーチエツクに有効である。このCRC
においてはいわゆる生成多項式が導入され、この
生成多項式とデータの各ビツトとの間で排他的論
理和（EOR）演算を行い、その結果をデータの
末尾に冗長ビツトとして付加し受信側へ送出す
る。一方、受信側では送信されて来たたデータに
対し同様のEOR演算を行い、その結果と、送信
側から送信された結果との一致をみる。一致して
いればデータエラーは含まれていないことにな
る。
ところで近年はCRCのかけ方が複雑になりつ
つある。つまり、データのビツト列に対し単純に
シリアルにEOR演算を施すことのみならず、あ
るビツト列だけを特定してCRCをかけたいとか、
逆にあるビツト列だけはCRCをかけたくない等
のシステム運用上の諸要求に応える必要が生じて
いる。本発明は、このような諸要求に対処し易い
CRC演算方法について言及する。
つある。つまり、データのビツト列に対し単純に
シリアルにEOR演算を施すことのみならず、あ
るビツト列だけを特定してCRCをかけたいとか、
逆にあるビツト列だけはCRCをかけたくない等
のシステム運用上の諸要求に応える必要が生じて
いる。本発明は、このような諸要求に対処し易い
CRC演算方法について言及する。
従来技術と問題点
複雑なCRC演算を行うにはハードウエアのみ
による処理のみでは対処し切れず、CPU（中央処
理装置）によるソフトウエア処理の助けを借りな
ければならない。従来のソフトウエアによる
CRC演算は、基本的には一般的なハードウエア
による処理をそのままプログラム処理に置き換え
たものである。すなわち、CRC演算の対象とな
るデータを１ビツトずつシフトしながら、生成多
項式との間でEOR演算を行うというものである。
然しながら、この従来のCRC演算方法では上記
のようにCRC演算対象のデータを１ビツトずつ
シフトしなければならないことから、必然的に
CRC演算にかなりの時間を要し、高速のデータ
処理が行えないという問題がある。
による処理のみでは対処し切れず、CPU（中央処
理装置）によるソフトウエア処理の助けを借りな
ければならない。従来のソフトウエアによる
CRC演算は、基本的には一般的なハードウエア
による処理をそのままプログラム処理に置き換え
たものである。すなわち、CRC演算の対象とな
るデータを１ビツトずつシフトしながら、生成多
項式との間でEOR演算を行うというものである。
然しながら、この従来のCRC演算方法では上記
のようにCRC演算対象のデータを１ビツトずつ
シフトしなければならないことから、必然的に
CRC演算にかなりの時間を要し、高速のデータ
処理が行えないという問題がある。
発明の目的
従つて本発明は上記問題点に鑑み、演算時間の
短縮を図ることのできるCRC演算方法を提供す
ることを目的とするものである。
短縮を図ることのできるCRC演算方法を提供す
ることを目的とするものである。
発明の構成
上記目的を達成するために本発明は、CRC演
算の対象となるデータを複数ビツト単位で一時的
に保持するデータ格納バツフアと、複数ビツトの
ビツトパターン別に割当てられたCRC生成多項
式テーブルとを設け、前記複数ビツト単位のデー
タとこれに対応する該CRC生成多項式テーブル
内のCRC生成多項式との間でEOR演算を行うよ
うにしたことを特徴とするものである。
算の対象となるデータを複数ビツト単位で一時的
に保持するデータ格納バツフアと、複数ビツトの
ビツトパターン別に割当てられたCRC生成多項
式テーブルとを設け、前記複数ビツト単位のデー
タとこれに対応する該CRC生成多項式テーブル
内のCRC生成多項式との間でEOR演算を行うよ
うにしたことを特徴とするものである。
発明の実施例
第１Ａおよび１Ｂ図は本発明に基づくCRC演
算方法の手順の一例を示すフローチヤート、第２
図は本発明において用いるCRC演算対象データ
格納バツフアの一例を示す図、第３図は本発明に
おいて用いるメモリ内の作業エリアを示す図、第
４図は本発明において用いるCRC生成多項式テ
ーブルを示す図である。第１Ａおよび１Ｂ図は８
ビツトのマイクロプロセツサを用いて、生成多項
式X16＋X15＋X2＋１によるCRC演算を行う場合
のフローチヤートである。本フローチヤートのス
テツプ１で、CRC演算すべき対象となるデータ
の先頭３バイトを抽出する。このCRC演算の対
象となるデータは、CRC演算対象格納バツフア
２０（第２図）に一時的に保持されている。この
保持は各データを複数ビツト単位、例えばバイト
単位に区分して行う。第２図では、４バイトの
CRC演算対象データDATA＋０〜DATA＋３の
例を示す。各バイトは８ビツトからなり、左端が
MSB（Most Significant Bit）、右端がLSB
（Least Significant Bit）である。
算方法の手順の一例を示すフローチヤート、第２
図は本発明において用いるCRC演算対象データ
格納バツフアの一例を示す図、第３図は本発明に
おいて用いるメモリ内の作業エリアを示す図、第
４図は本発明において用いるCRC生成多項式テ
ーブルを示す図である。第１Ａおよび１Ｂ図は８
ビツトのマイクロプロセツサを用いて、生成多項
式X16＋X15＋X2＋１によるCRC演算を行う場合
のフローチヤートである。本フローチヤートのス
テツプ１で、CRC演算すべき対象となるデータ
の先頭３バイトを抽出する。このCRC演算の対
象となるデータは、CRC演算対象格納バツフア
２０（第２図）に一時的に保持されている。この
保持は各データを複数ビツト単位、例えばバイト
単位に区分して行う。第２図では、４バイトの
CRC演算対象データDATA＋０〜DATA＋３の
例を示す。各バイトは８ビツトからなり、左端が
MSB（Most Significant Bit）、右端がLSB
（Least Significant Bit）である。
ステツプ２では、先頭バイトのデータDATA
＋０においてMSBから見て最初の論理“１”が
LSB側から数えて何ビツト目に現われるか調べ
る。第２図の例では、データDATA＋０の第３
ビツト目に、MSBより見て最初の“１”がある。
＋０においてMSBから見て最初の論理“１”が
LSB側から数えて何ビツト目に現われるか調べ
る。第２図の例では、データDATA＋０の第３
ビツト目に、MSBより見て最初の“１”がある。
ステツプ３では、ステツプ２の結果が第ｎビツ
ト目（ｎ＝３）であるから、テーブルTABLE・
ｎを選択する。このテーブルは第４図のCRC生
成多項式テーブル４０のことであり、例えば
RAM（Random Access Meemory）からなり、
８ビツトに対応させて８つのテーブル群
TABLE・１〜TABLE・８からなる。上記の例
では、テーブルTABLE・３が選択される。
ト目（ｎ＝３）であるから、テーブルTABLE・
ｎを選択する。このテーブルは第４図のCRC生
成多項式テーブル４０のことであり、例えば
RAM（Random Access Meemory）からなり、
８ビツトに対応させて８つのテーブル群
TABLE・１〜TABLE・８からなる。上記の例
では、テーブルTABLE・３が選択される。
ステツプ４では、先頭３バイトのデータ
DATA＋０〜DATA＋２（第２図）と対応するテ
ーブルTABLE・３内のTABLE・３＋０〜
TABLE・３＋２との間で、バイト対応でEOR演
算を行い、その演算結果を作業エリアに格納す
る。この作業エリアは第３図に示すメモリ３０で
あり、RAMあるいはレジスタにて構成される。
第３図のａに示す作業エリアWORK＋０〜
WORK＋２は、CRC演算の実施前であるからエ
ンプテイー（all“０”）である。今、ステツプ４
に則りEOR演算を実行したので、その演算結果
（第１回目）が第３図ｂに示す如く、作業エリア
に格納される。
DATA＋０〜DATA＋２（第２図）と対応するテ
ーブルTABLE・３内のTABLE・３＋０〜
TABLE・３＋２との間で、バイト対応でEOR演
算を行い、その演算結果を作業エリアに格納す
る。この作業エリアは第３図に示すメモリ３０で
あり、RAMあるいはレジスタにて構成される。
第３図のａに示す作業エリアWORK＋０〜
WORK＋２は、CRC演算の実施前であるからエ
ンプテイー（all“０”）である。今、ステツプ４
に則りEOR演算を実行したので、その演算結果
（第１回目）が第３図ｂに示す如く、作業エリア
に格納される。
第１Ｂ図のフローチヤートにおけるステツプ５
では、第３図ｂの先頭バイトの作業エリア
WORK＋０がall“０”か否か調べる。all“０”で
なければ（NO）、ステツプ６に至る。
では、第３図ｂの先頭バイトの作業エリア
WORK＋０がall“０”か否か調べる。all“０”で
なければ（NO）、ステツプ６に至る。
ステツプ６では、第３図ｂの作業エリア
WORK＋０のMSBから見て最初に論理“１”が
現われるのはLSB側から数えて第何ビツト目か
調べる。第３図ｂの例では第２ビツト目である。
WORK＋０のMSBから見て最初に論理“１”が
現われるのはLSB側から数えて第何ビツト目か
調べる。第３図ｂの例では第２ビツト目である。
ステツプ７では、その第２ビツト目の２に対応
するテーブルTABLE・２（第４図）を選択し、
第３図ｂの３バイトの作業エリアWORK＋０〜
WORK＋２と３バイトのテーブルTABLE・２
＋０〜TABLE・２＋２との間で、バイト対応で
EOR演算を行い、その演算結果で作業エリア
WORK＋０〜WORK＋２（第３図のｃ）の内容
を書き換える。すなわち、第３図ｃの内容は、第
２回目の演算結果である。以下、ステツプ５→６
→７→５→６を繰り返す。ステツプ５の結果が
all“０”となつたとき（YES）、ステツプ８に至
る。
するテーブルTABLE・２（第４図）を選択し、
第３図ｂの３バイトの作業エリアWORK＋０〜
WORK＋２と３バイトのテーブルTABLE・２
＋０〜TABLE・２＋２との間で、バイト対応で
EOR演算を行い、その演算結果で作業エリア
WORK＋０〜WORK＋２（第３図のｃ）の内容
を書き換える。すなわち、第３図ｃの内容は、第
２回目の演算結果である。以下、ステツプ５→６
→７→５→６を繰り返す。ステツプ５の結果が
all“０”となつたとき（YES）、ステツプ８に至
る。
ステツプ８では、CRC演算すべき３バイト分
のデータのEOR処理が終了したか否かを監視す
る。終了していない場合は（NO）、ステツプ９
に至る。
のデータのEOR処理が終了したか否かを監視す
る。終了していない場合は（NO）、ステツプ９
に至る。
ステツプ９では、第１図に示した２バイトの演
算結果WORK＋１およびWORK＋２と新たなバ
イトのデータDATA＋３とからなる３バイトの
データを対象として、上述と同様のステツプ２〜
７を実行する。
算結果WORK＋１およびWORK＋２と新たなバ
イトのデータDATA＋３とからなる３バイトの
データを対象として、上述と同様のステツプ２〜
７を実行する。
ステツプ10では、全データの処理が終了したと
きの作業エリアにおけるWORK＋１および
WORK＋２の内容（第３図ｃ）をもつて、求め
るCRC演算結果を得る。
きの作業エリアにおけるWORK＋１および
WORK＋２の内容（第３図ｃ）をもつて、求め
るCRC演算結果を得る。
上述の説明から明らかなように本発明では
CRC演算の対象となるデータを１ビツトずつシ
フトして処理するのではなく、CRC生成多項式
のビツトパターンを１ビツトずつシフトしてなる
複数のテーブルを予め用意しておき、対応する１
つのテーブルを選択して、その選択されたテーブ
ルとデータの間で、複数ビツト単位で（バイト単
位で）、一括してEORをとるようにしたものであ
る。従つて、少なくとも１ビツト毎に同様の処理
を繰り返し行う従来の方法に比べれば、処理時間
はかなり短縮される。
CRC演算の対象となるデータを１ビツトずつシ
フトして処理するのではなく、CRC生成多項式
のビツトパターンを１ビツトずつシフトしてなる
複数のテーブルを予め用意しておき、対応する１
つのテーブルを選択して、その選択されたテーブ
ルとデータの間で、複数ビツト単位で（バイト単
位で）、一括してEORをとるようにしたものであ
る。従つて、少なくとも１ビツト毎に同様の処理
を繰り返し行う従来の方法に比べれば、処理時間
はかなり短縮される。
第５Ａおよび５Ｂ図は従来のCRC演算方法の
手順の一例を示すフローチヤートであり、第６図
は従来法で用いるCRC演算結果格納エリアを示
す図である。第５Ａおよび５Ｂ図のフローチヤー
トにおいて、ステツプ１では、CRC演算結果格
納エリアをエンプテイー（all“０”にクリア）に
する（第６図ａ）。ステツプ２ではビツトポイン
タを先頭ビツトにセツトする。ここに先頭ビツト
とはデータ（第２図のDATAに同じ）のMSBの
ことである。又、ビツトポイントは、１ビツトず
つのデータシフトを行う際に各ビツトの指定を行
う。要するに、従来の手法ではステツプ２〜５
を、データの全ビツトに亘りそれぞれ繰り返さな
ければならず、相当の時間を費やすことは明白で
ある。
手順の一例を示すフローチヤートであり、第６図
は従来法で用いるCRC演算結果格納エリアを示
す図である。第５Ａおよび５Ｂ図のフローチヤー
トにおいて、ステツプ１では、CRC演算結果格
納エリアをエンプテイー（all“０”にクリア）に
する（第６図ａ）。ステツプ２ではビツトポイン
タを先頭ビツトにセツトする。ここに先頭ビツト
とはデータ（第２図のDATAに同じ）のMSBの
ことである。又、ビツトポイントは、１ビツトず
つのデータシフトを行う際に各ビツトの指定を行
う。要するに、従来の手法ではステツプ２〜５
を、データの全ビツトに亘りそれぞれ繰り返さな
ければならず、相当の時間を費やすことは明白で
ある。
第７図は本発明のCRC演算方法を実施するた
めのハードウエアの一例を示すブロツク図であ
る。本図において、LSI７１は入力データDioを取
り込みここで直列／並列変換する。例えば８ビツ
トの並列データはバス７２に乗せられる。バス７
２には８ビツトのマイクロプロセツサ（MPU）
７３が接続し、MPU７３はROM７４に格納さ
れたCRC演算用プログラムに従つて動作する。
RAM７５は第２図〜第４図に示す各メモリエリ
アを含む。Dputは、CRC演算結果を末尾に有する
出力データである。
めのハードウエアの一例を示すブロツク図であ
る。本図において、LSI７１は入力データDioを取
り込みここで直列／並列変換する。例えば８ビツ
トの並列データはバス７２に乗せられる。バス７
２には８ビツトのマイクロプロセツサ（MPU）
７３が接続し、MPU７３はROM７４に格納さ
れたCRC演算用プログラムに従つて動作する。
RAM７５は第２図〜第４図に示す各メモリエリ
アを含む。Dputは、CRC演算結果を末尾に有する
出力データである。
発明の効果
以上説明したように本発明によれば、従来に比
して一層高速にCRC演算を行うことができる。
して一層高速にCRC演算を行うことができる。
第１Ａおよび１Ｂ図は本発明に基づくCRC演
算方法の手順の一例を示すフローチヤート、第２
図は本発明において用いるCRC演算対象データ
格納バツフアの一例を示す図、第３図は本発明に
おいて用いるメモリ内の作業エリアを示す図、第
４図は本発明において用いるCRC生成多項式テ
ーブルを示す図、第５Ａおよび５Ｂ図は従来の
CRC演算方法の手順の一例を示すフローチヤー
ト、第６図は従来法で用いるCRC演算結果格納
エリアを示す図、第７図は本発明のCRC演算方
法を実施するためのハードウエアの一例を示すブ
ロツク図である。 ２０……CRC演算対象格納バツフア、３０…
…メモリ、４０……CRC生成多項式テーブル。
算方法の手順の一例を示すフローチヤート、第２
図は本発明において用いるCRC演算対象データ
格納バツフアの一例を示す図、第３図は本発明に
おいて用いるメモリ内の作業エリアを示す図、第
４図は本発明において用いるCRC生成多項式テ
ーブルを示す図、第５Ａおよび５Ｂ図は従来の
CRC演算方法の手順の一例を示すフローチヤー
ト、第６図は従来法で用いるCRC演算結果格納
エリアを示す図、第７図は本発明のCRC演算方
法を実施するためのハードウエアの一例を示すブ
ロツク図である。 ２０……CRC演算対象格納バツフア、３０…
…メモリ、４０……CRC生成多項式テーブル。
Claims (1)
- １ サイクリツク冗長チエツク生成多項式に相当
するビツトパターンを相互に１ビツトずつシフト
してなる複数のビツトパターンの群をテーブルと
して予め準備しておき、各々が複数ビツト単位で
構成される、サイクリツク冗長チエツク演算すべ
きデータを順次取り出し、取り出された該データ
と当該データに対応する１の前記テーブル内のビ
ツトパターンとの間で排他的論理和演算を実行す
ることを特徴とするサイクリツク冗長チエツク演
算方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105658A JPS60250725A (ja) | 1984-05-26 | 1984-05-26 | サイクリツク冗長チエツク演算方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105658A JPS60250725A (ja) | 1984-05-26 | 1984-05-26 | サイクリツク冗長チエツク演算方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60250725A JPS60250725A (ja) | 1985-12-11 |
| JPH0224417B2 true JPH0224417B2 (ja) | 1990-05-29 |
Family
ID=14413538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105658A Granted JPS60250725A (ja) | 1984-05-26 | 1984-05-26 | サイクリツク冗長チエツク演算方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60250725A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0254140B1 (de) * | 1986-07-21 | 1991-04-17 | Siemens Aktiengesellschaft | Verfahren zum Bilden von Datenblocksicherungsinformationen für serielle Datenbitfolgen mittels zyklischer Binärcodes |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137053A (ja) * | 1982-02-08 | 1983-08-15 | Nec Corp | 符号化回路 |
| JPS58206254A (ja) * | 1982-05-27 | 1983-12-01 | Nec Corp | 誤り検出符号生成／検査方式 |
-
1984
- 1984-05-26 JP JP59105658A patent/JPS60250725A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137053A (ja) * | 1982-02-08 | 1983-08-15 | Nec Corp | 符号化回路 |
| JPS58206254A (ja) * | 1982-05-27 | 1983-12-01 | Nec Corp | 誤り検出符号生成／検査方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60250725A (ja) | 1985-12-11 |
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