JPH07212246A - 高速ｃｒｃチェック方式 - Google Patents
高速ｃｒｃチェック方式Info
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- JPH07212246A JPH07212246A JP6002939A JP293994A JPH07212246A JP H07212246 A JPH07212246 A JP H07212246A JP 6002939 A JP6002939 A JP 6002939A JP 293994 A JP293994 A JP 293994A JP H07212246 A JPH07212246 A JP H07212246A
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- JP
- Japan
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- crc
- data
- byte
- input data
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- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】ＣＲＣコードの生成とＣＲＣチェックとを行う
ＣＲＣチェック方式に関し、ＣＲＣ演算を小さい回路規
模で高速に行えるようにすることを目的とする。 【構成】入力データに対して生成多項式によってＣＲＣ
演算を行ってこの入力データに対するＣＲＣコードの生
成とＣＲＣチェックとを行うＣＲＣチェック方式におい
て、ＣＲＣ演算を実行する処理手段１０１と、前バイト
におけるＣＲＣ演算結果と現バイトの入力データとをア
ドレスとして現バイトのＣＲＣ演算結果を格納する記憶
手段１０２とを設ける。そして、複数バイトからなる入
力データに対して、処理手段１０１が、バイトごとに上
記アドレスによって記憶手段１０２を参照してＣＲＣ演
算結果を求める処理を、入力データを構成する各バイト
に対して順次実行することによって、最終的にこの入力
データに対するＣＲＣ演算結果を求める。
ＣＲＣチェック方式に関し、ＣＲＣ演算を小さい回路規
模で高速に行えるようにすることを目的とする。 【構成】入力データに対して生成多項式によってＣＲＣ
演算を行ってこの入力データに対するＣＲＣコードの生
成とＣＲＣチェックとを行うＣＲＣチェック方式におい
て、ＣＲＣ演算を実行する処理手段１０１と、前バイト
におけるＣＲＣ演算結果と現バイトの入力データとをア
ドレスとして現バイトのＣＲＣ演算結果を格納する記憶
手段１０２とを設ける。そして、複数バイトからなる入
力データに対して、処理手段１０１が、バイトごとに上
記アドレスによって記憶手段１０２を参照してＣＲＣ演
算結果を求める処理を、入力データを構成する各バイト
に対して順次実行することによって、最終的にこの入力
データに対するＣＲＣ演算結果を求める。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＲＣ（Cyclic Redun
dancy Check ）によって誤り検出を行う方式に関し、特
にＣＲＣコードの生成とチェックをソフトウェアによっ
て高速に行うことができるようにした、高速ＣＲＣチェ
ック方式に関するものである。
dancy Check ）によって誤り検出を行う方式に関し、特
にＣＲＣコードの生成とチェックをソフトウェアによっ
て高速に行うことができるようにした、高速ＣＲＣチェ
ック方式に関するものである。
【０００２】ディジタル通信においては、伝送時に発生
するデータの誤りを検出するために、ＣＲＣチェック方
式が広く用いられているが、この場合の送信側における
ＣＲＣコードの生成と受信側におけるＣＲＣチェックと
を行うために必要な回路規模を縮小するとともに、処理
負荷を軽減して高速処理が可能になるようにすることが
求められている。
するデータの誤りを検出するために、ＣＲＣチェック方
式が広く用いられているが、この場合の送信側における
ＣＲＣコードの生成と受信側におけるＣＲＣチェックと
を行うために必要な回路規模を縮小するとともに、処理
負荷を軽減して高速処理が可能になるようにすることが
求められている。
【０００３】
【従来の技術】従来のＣＲＣチェック方式においては、
送信側におけるＣＲＣチェックコードの付加や、受信側
におけるＣＲＣチェックのための演算は、一般にハード
ウェアによって行われていた。
送信側におけるＣＲＣチェックコードの付加や、受信側
におけるＣＲＣチェックのための演算は、一般にハード
ウェアによって行われていた。
【０００４】図８は、ＣＲＣ演算回路の構成を例示した
ものであって、（ａ）は回路構成を示し、（ｂ）は入力
データを例示したものである。図８は、生成多項式（Ｘ
6 ＋Ｘ4 ＋Ｘ3 ＋１）によるＣＲＣコード生成の場合を
示し、（ａ）において、１１，１２，１３，１４，１
５，１６はフリップフロップ（ＦＦ）、１７，１８，１
９は排他的論理和（ＥＸ−ＯＲ）回路である。また、
(1) は入力データ、(2) はＥＸ−ＯＲ回路１９の出力、
(3),(4),(5) はそれぞれＦＦ１１，１２，１３の出力、
(6) はＥＸ−ＯＲ回路１７の出力、(7) はＦＦ１４の出
力、(8) はＥＸ−ＯＲ回路１８の出力、(9),(10)はそれ
ぞれＦＦ１５，１６の出力である。（10) はＣＲＣ演算
結果である。このようなＣＲＣ演算回路によって、
（ｂ）において、第１バイト〜第３バイトに示された入
力データＰ＝Ｘ23＋Ｘ21＋Ｘ18＋Ｘ17＋Ｘ 14＋Ｘ13＋Ｘ
12＋ｘ11＋ｘ10＋ｘ6 ＋ｘ4 ＋ｘ3 ＋１（＝Ａ６７Ｃ５
９）に対して、＊で示す１バイトのＣＲＣデータが生成
される。
ものであって、（ａ）は回路構成を示し、（ｂ）は入力
データを例示したものである。図８は、生成多項式（Ｘ
6 ＋Ｘ4 ＋Ｘ3 ＋１）によるＣＲＣコード生成の場合を
示し、（ａ）において、１１，１２，１３，１４，１
５，１６はフリップフロップ（ＦＦ）、１７，１８，１
９は排他的論理和（ＥＸ−ＯＲ）回路である。また、
(1) は入力データ、(2) はＥＸ−ＯＲ回路１９の出力、
(3),(4),(5) はそれぞれＦＦ１１，１２，１３の出力、
(6) はＥＸ−ＯＲ回路１７の出力、(7) はＦＦ１４の出
力、(8) はＥＸ−ＯＲ回路１８の出力、(9),(10)はそれ
ぞれＦＦ１５，１６の出力である。（10) はＣＲＣ演算
結果である。このようなＣＲＣ演算回路によって、
（ｂ）において、第１バイト〜第３バイトに示された入
力データＰ＝Ｘ23＋Ｘ21＋Ｘ18＋Ｘ17＋Ｘ 14＋Ｘ13＋Ｘ
12＋ｘ11＋ｘ10＋ｘ6 ＋ｘ4 ＋ｘ3 ＋１（＝Ａ６７Ｃ５
９）に対して、＊で示す１バイトのＣＲＣデータが生成
される。
【０００５】図８において、クロックに応じて、各ＦＦ
１１，１２，１３，１４，１５，１６のデータを順次シ
フトするとともに、ＥＸ−ＯＲ回路１７において、ＦＦ
１３の出力(5) とＥＸ−ＯＲ回路１９の出力(2) との排
他的論理和の演算を行い、ＥＸ−ＯＲ回路１８におい
て、ＦＦ１４の出力(7) とＥＸ−ＯＲ回路１９の出力
(2) との排他的論理和の演算を行い、ＥＸ−ＯＲ回路１
９において、ＦＦ１６の出力(10)とＥＸ−ＯＲ回路１９
の出力(2) との排他的論理和の演算を行うことによっ
て、生成多項式（Ｘ6 ＋Ｘ4 ＋Ｘ3 ＋１）による、ＣＲ
Ｃ符号生成の演算が行われる。
１１，１２，１３，１４，１５，１６のデータを順次シ
フトするとともに、ＥＸ−ＯＲ回路１７において、ＦＦ
１３の出力(5) とＥＸ−ＯＲ回路１９の出力(2) との排
他的論理和の演算を行い、ＥＸ−ＯＲ回路１８におい
て、ＦＦ１４の出力(7) とＥＸ−ＯＲ回路１９の出力
(2) との排他的論理和の演算を行い、ＥＸ−ＯＲ回路１
９において、ＦＦ１６の出力(10)とＥＸ−ＯＲ回路１９
の出力(2) との排他的論理和の演算を行うことによっ
て、生成多項式（Ｘ6 ＋Ｘ4 ＋Ｘ3 ＋１）による、ＣＲ
Ｃ符号生成の演算が行われる。
【０００６】図９は、従来のＣＲＣ演算方式を例示した
ものであって、伝送すべきデータＰ＝Ｘ23＋Ｘ21＋Ｘ18
＋Ｘ17＋Ｘ14＋Ｘ13＋Ｘ12＋ｘ11＋ｘ10＋ｘ6 ＋ｘ4 ＋
ｘ3＋１，生成多項式Ｇ＝ｘ6 ＋ｘ4 ＋ｘ3 ＋１，デー
タＰに生成多項式の最高次の項ｘ6 を乗じたデータＰＸ
＝Ｘ6 （Ｘ23＋Ｘ21＋Ｘ18＋Ｘ17＋Ｘ14＋Ｘ13＋Ｘ12＋
ｘ11＋ｘ10＋ｘ6 ＋ｘ4 ＋ｘ3 ＋１）＝Ｘ29＋Ｘ27＋Ｘ
24＋Ｘ23＋Ｘ20＋Ｘ19＋Ｘ18＋ｘ17＋ｘ16＋ｘ12＋ｘ10
＋ｘ9 ＋Ｘ6 の場合に、図８のＣＲＣ演算回路において
行われる演算を示している。
ものであって、伝送すべきデータＰ＝Ｘ23＋Ｘ21＋Ｘ18
＋Ｘ17＋Ｘ14＋Ｘ13＋Ｘ12＋ｘ11＋ｘ10＋ｘ6 ＋ｘ4 ＋
ｘ3＋１，生成多項式Ｇ＝ｘ6 ＋ｘ4 ＋ｘ3 ＋１，デー
タＰに生成多項式の最高次の項ｘ6 を乗じたデータＰＸ
＝Ｘ6 （Ｘ23＋Ｘ21＋Ｘ18＋Ｘ17＋Ｘ14＋Ｘ13＋Ｘ12＋
ｘ11＋ｘ10＋ｘ6 ＋ｘ4 ＋ｘ3 ＋１）＝Ｘ29＋Ｘ27＋Ｘ
24＋Ｘ23＋Ｘ20＋Ｘ19＋Ｘ18＋ｘ17＋ｘ16＋ｘ12＋ｘ10
＋ｘ9 ＋Ｘ6 の場合に、図８のＣＲＣ演算回路において
行われる演算を示している。
【０００７】演算結果の剰余ｘ3 ＋ｘ2 ＋ｘ＝００１１
１０＝０Ｅは求めるＣＲＣ符号であり、ＰＸ＋０Ｅが送
信信号として、受信側に送られる。
１０＝０Ｅは求めるＣＲＣ符号であり、ＰＸ＋０Ｅが送
信信号として、受信側に送られる。
【０００８】また、ＣＰＵ（Central Processing Unit
：中央処理装置）を有する装置では、ソフトウェアに
よる演算によって同様の計算を行うことによって、送信
側のＣＲＣチェックコードの付加や、受信側におけるＣ
ＲＣチェックを行う方式がとられている。
：中央処理装置）を有する装置では、ソフトウェアに
よる演算によって同様の計算を行うことによって、送信
側のＣＲＣチェックコードの付加や、受信側におけるＣ
ＲＣチェックを行う方式がとられている。
【０００９】
【発明が解決しようとする課題】ハードウェアによって
ＣＲＣ演算を行う場合、送信側におけるＣＲＣチェック
コード付加回路や、受信側におけるＣＲＣチェック回路
の構成が複雑であって回路規模が大きく、そのため、実
装上の困難を来す場合があった。
ＣＲＣ演算を行う場合、送信側におけるＣＲＣチェック
コード付加回路や、受信側におけるＣＲＣチェック回路
の構成が複雑であって回路規模が大きく、そのため、実
装上の困難を来す場合があった。
【００１０】またＣＰＵによってＣＲＣ演算を行う場合
は、ハードウェアによる場合と同様に、生成多項式に従
った１ビットづつの計算を行うため、処理の負担が大き
い上に処理時間を多く必要とした。
は、ハードウェアによる場合と同様に、生成多項式に従
った１ビットづつの計算を行うため、処理の負担が大き
い上に処理時間を多く必要とした。
【００１１】本発明は、このような従来技術の課題を解
決しようとするものであって、予め求められたＣＲＣ演
算結果を記憶するリードオンリーメモリ（ＲＯＭ）を参
照してＣＲＣ演算を行うことによって、ハードウェアに
よってＣＲＣ演算を行う従来の場合と比べて回路規模が
小さく、実装スペースを有効に利用することができ、ま
たＣＰＵを用いてＣＲＣ演算を行う従来の場合と比べて
処理の負担が軽くなるとともに、高速処理が可能な高速
ＣＲＣチェック方式を提供することを目的としている。
決しようとするものであって、予め求められたＣＲＣ演
算結果を記憶するリードオンリーメモリ（ＲＯＭ）を参
照してＣＲＣ演算を行うことによって、ハードウェアに
よってＣＲＣ演算を行う従来の場合と比べて回路規模が
小さく、実装スペースを有効に利用することができ、ま
たＣＰＵを用いてＣＲＣ演算を行う従来の場合と比べて
処理の負担が軽くなるとともに、高速処理が可能な高速
ＣＲＣチェック方式を提供することを目的としている。
【００１２】
【課題を解決するための手段】図１は、本発明の原理的
構成を示したものである。本発明の高速ＣＲＣチェック
方式は、入力データに対して生成多項式によってＣＲＣ
演算を行って該入力データに対するＣＲＣコードの生成
とＣＲＣチェックとを行うＣＲＣチェック方式におい
て、ＣＲＣ演算を実行する処理手段１０１と、前バイト
におけるＣＲＣ演算結果と現バイトの入力データとをア
ドレスとして現バイトのＣＲＣ演算結果を格納する記憶
手段１０２とを設ける。そして複数バイトからなる入力
データに対して、処理手段１０１が、バイトごとに上記
アドレスによって記憶手段１０２を参照してＣＲＣ演算
結果を求める処理を、入力データを構成する各バイトに
対して順次実行することによって、最終的にこの入力デ
ータに対するＣＲＣ演算結果を求めるものである。
構成を示したものである。本発明の高速ＣＲＣチェック
方式は、入力データに対して生成多項式によってＣＲＣ
演算を行って該入力データに対するＣＲＣコードの生成
とＣＲＣチェックとを行うＣＲＣチェック方式におい
て、ＣＲＣ演算を実行する処理手段１０１と、前バイト
におけるＣＲＣ演算結果と現バイトの入力データとをア
ドレスとして現バイトのＣＲＣ演算結果を格納する記憶
手段１０２とを設ける。そして複数バイトからなる入力
データに対して、処理手段１０１が、バイトごとに上記
アドレスによって記憶手段１０２を参照してＣＲＣ演算
結果を求める処理を、入力データを構成する各バイトに
対して順次実行することによって、最終的にこの入力デ
ータに対するＣＲＣ演算結果を求めるものである。
【００１３】
【作用】例えば、通信電文が３２バイトであって、３２
バイト目がＣＲＣチェックコードである通信システムに
おいて、生成多項式（Ｘ8 ＋Ｘ5 ＋１）でＣＲＣチェッ
クコードを生成する場合には、予め“００００ｈ”から
“ＦＦＦＦｈ”までのアドレスに、それぞれのアドレス
の値で生成多項式（Ｘ8 ＋Ｘ5 ＋１）によって計算した
値を入れたＲＯＭテーブルを用意しておく。
バイト目がＣＲＣチェックコードである通信システムに
おいて、生成多項式（Ｘ8 ＋Ｘ5 ＋１）でＣＲＣチェッ
クコードを生成する場合には、予め“００００ｈ”から
“ＦＦＦＦｈ”までのアドレスに、それぞれのアドレス
の値で生成多項式（Ｘ8 ＋Ｘ5 ＋１）によって計算した
値を入れたＲＯＭテーブルを用意しておく。
【００１４】次にＣＲＣチェックコードの初期値を“０
０ｈ”として、通信電文の第１バイトの値“ａａｈ”と
によって、アドレス“００ａａｈ”を作成し、そのアド
レス“００ａａｈ”の指すＲＯＭテーブルからデータ
“ｂｂｈ”を読みだす。
０ｈ”として、通信電文の第１バイトの値“ａａｈ”と
によって、アドレス“００ａａｈ”を作成し、そのアド
レス“００ａａｈ”の指すＲＯＭテーブルからデータ
“ｂｂｈ”を読みだす。
【００１５】次に、データ“ｂｂｈ”と通信電文の第２
バイトの値“ｃｃｈ”とによって、アドレス“ｂｂｃｃ
ｈ”を作成し、そのアドレス“ｂｂｃｃｈ”の指すＲＯ
Ｍテーブルからデータ“ｄｄｈ”を読みだす。
バイトの値“ｃｃｈ”とによって、アドレス“ｂｂｃｃ
ｈ”を作成し、そのアドレス“ｂｂｃｃｈ”の指すＲＯ
Ｍテーブルからデータ“ｄｄｈ”を読みだす。
【００１６】このような手順を繰り返して、３０バイト
目のデータから作られたアドレスの指すＲＯＭテーブル
から読みだされたＣＲＣチェックデータ“ｅｅｈ”と通
信電文の第３１バイトの値“ｆｆｈ”とによってアドレ
ス“ｅｅｆｆｈ”を作成し、そのアドレス“ｅｅｆｆ
ｈ”の指すＲＯＭテーブルからデータ“ｇｇｈ”を読み
だす。このデータ“ｇｇｈ”が、通信電文の３２バイト
目のＣＲＣチェックコードとなる。
目のデータから作られたアドレスの指すＲＯＭテーブル
から読みだされたＣＲＣチェックデータ“ｅｅｈ”と通
信電文の第３１バイトの値“ｆｆｈ”とによってアドレ
ス“ｅｅｆｆｈ”を作成し、そのアドレス“ｅｅｆｆ
ｈ”の指すＲＯＭテーブルからデータ“ｇｇｈ”を読み
だす。このデータ“ｇｇｈ”が、通信電文の３２バイト
目のＣＲＣチェックコードとなる。
【００１７】本発明の高速ＣＲＣチェック方式では、こ
のような方法によって、送信側ではＣＲＣチェックデー
タを作成し付加して送信し、受信側ではＣＲＣチェック
を行うことができ、装置規模の縮小と処理速度の向上と
を図ることが可能となる。
のような方法によって、送信側ではＣＲＣチェックデー
タを作成し付加して送信し、受信側ではＣＲＣチェック
を行うことができ、装置規模の縮小と処理速度の向上と
を図ることが可能となる。
【００１８】
【実施例】図２は、本発明の一実施例の構成を示したも
のであって、ＣＲＣの演算回路を示している。１はＣＰ
Ｕであって、各部を制御するとともに、ＣＲＣ演算を実
行する。２はＣＰＵ１のバスである。３はランダムアク
セスメモリ（ＲＡＭ）であって、ＣＰＵ１の使用するプ
ログラム等を格納する。４はＲＯＭであって、ＣＲＣ演
算結果のデータを格納している。５は入出力装置（Ｉ／
Ｏ）であって、装置に対するデータの入出力を行う。
のであって、ＣＲＣの演算回路を示している。１はＣＰ
Ｕであって、各部を制御するとともに、ＣＲＣ演算を実
行する。２はＣＰＵ１のバスである。３はランダムアク
セスメモリ（ＲＡＭ）であって、ＣＰＵ１の使用するプ
ログラム等を格納する。４はＲＯＭであって、ＣＲＣ演
算結果のデータを格納している。５は入出力装置（Ｉ／
Ｏ）であって、装置に対するデータの入出力を行う。
【００１９】いま、図２の装置において、ＣＲＣ演算を
行うべきデータ伝送のフレームが２５６ビット（３２バ
イト）であって、最終の６ビットがＣＲＣデータとなる
ものとする。ＣＲＣ検出の生成多項式は、（Ｘ6 ＋Ｘ4
＋Ｘ3 ＋１）である。受信側でのＣＲＣチェックは、１
ビットから２５０ビットまでを生成多項式（Ｘ6 ＋Ｘ 4
＋Ｘ3 ＋１）で算出し、その値と２５１ビットから２５
６ビットまでの６ビットと比較して、一致していればデ
ータ伝送が正常に行われたものとする。また送信側で
は、逆に、１ビットから２５０ビットまでのＣＲＣデー
タを生成多項式（Ｘ6 ＋Ｘ4 ＋Ｘ3 ＋１）で算出し、そ
の値を２５１ビットから２５６ビットに付加して送信す
る。
行うべきデータ伝送のフレームが２５６ビット（３２バ
イト）であって、最終の６ビットがＣＲＣデータとなる
ものとする。ＣＲＣ検出の生成多項式は、（Ｘ6 ＋Ｘ4
＋Ｘ3 ＋１）である。受信側でのＣＲＣチェックは、１
ビットから２５０ビットまでを生成多項式（Ｘ6 ＋Ｘ 4
＋Ｘ3 ＋１）で算出し、その値と２５１ビットから２５
６ビットまでの６ビットと比較して、一致していればデ
ータ伝送が正常に行われたものとする。また送信側で
は、逆に、１ビットから２５０ビットまでのＣＲＣデー
タを生成多項式（Ｘ6 ＋Ｘ4 ＋Ｘ3 ＋１）で算出し、そ
の値を２５１ビットから２５６ビットに付加して送信す
る。
【００２０】図２の装置において、ＣＲＣ演算は次の手
順によって行われる。 (1) ＣＲＣチェックデータは、予め計算した値を１６ｋ
バイト＋２５６バイトのデータとして、ＲＯＭテーブル
に持つものとする。
順によって行われる。 (1) ＣＲＣチェックデータは、予め計算した値を１６ｋ
バイト＋２５６バイトのデータとして、ＲＯＭテーブル
に持つものとする。
【００２１】(2) ＣＲＣチェックの方法は、１ビットか
ら２４８ビットまでの３１バイトについては、前回のＣ
ＲＣチェックデータ（初期値は“００”とする）と、受
信または送信データ１バイトでアドレスを作成し、その
アドレスによって、ＲＯＭテーブルを参照して、ＣＲＣ
チェックデータを選出する。
ら２４８ビットまでの３１バイトについては、前回のＣ
ＲＣチェックデータ（初期値は“００”とする）と、受
信または送信データ１バイトでアドレスを作成し、その
アドレスによって、ＲＯＭテーブルを参照して、ＣＲＣ
チェックデータを選出する。
【００２２】(3) ２４９ビットおよび２５０ビットに対
しては、２４９ビット，２５０ビットの入力データと、
その前の段階までに選出されたＣＲＣチェックデータと
でアドレスを作成して、そのアドレスによって、ＲＯＭ
テーブルを参照して、ＣＲＣチェックデータを選出す
る。
しては、２４９ビット，２５０ビットの入力データと、
その前の段階までに選出されたＣＲＣチェックデータと
でアドレスを作成して、そのアドレスによって、ＲＯＭ
テーブルを参照して、ＣＲＣチェックデータを選出す
る。
【００２３】図３は、１ビット〜２４８ビットに対する
８ビット単位のＣＲＣ計算テーブルを示したものであっ
て、８ビットのデータ中の上位２ビットをマスクした６
ビットのＣＲＣデータ（アドレス）と、８ビットの入力
データとによる１６ビットのアドレスに対応して、８ビ
ットのデータ中の上位２ビットをマスクした６ビットの
ＣＲＣデータ（データ）を格納したテーブルからなるこ
とが示されている。この場合のＣＲＣデータ格納エリア
は、２５６バイト×６４＝１６ｋバイトの容量となる。
８ビット単位のＣＲＣ計算テーブルを示したものであっ
て、８ビットのデータ中の上位２ビットをマスクした６
ビットのＣＲＣデータ（アドレス）と、８ビットの入力
データとによる１６ビットのアドレスに対応して、８ビ
ットのデータ中の上位２ビットをマスクした６ビットの
ＣＲＣデータ（データ）を格納したテーブルからなるこ
とが示されている。この場合のＣＲＣデータ格納エリア
は、２５６バイト×６４＝１６ｋバイトの容量となる。
【００２４】図４は、２４９ビット，２５０ビットに対
するＣＲＣ計算テーブルを示したものであって、２ビッ
トの入力データと６ビットのＣＲＣデータ（アドレス）
とによる８ビットのアドレスに対応して、８ビットのデ
ータ中の上位２ビットをマスクした６ビットのＣＲＣデ
ータ（データ）を格納したテーブルからなることが示さ
れている。この場合のチェックデータ格納エリアは、６
４バイト×４＝２５６バイトの容量となる。
するＣＲＣ計算テーブルを示したものであって、２ビッ
トの入力データと６ビットのＣＲＣデータ（アドレス）
とによる８ビットのアドレスに対応して、８ビットのデ
ータ中の上位２ビットをマスクした６ビットのＣＲＣデ
ータ（データ）を格納したテーブルからなることが示さ
れている。この場合のチェックデータ格納エリアは、６
４バイト×４＝２５６バイトの容量となる。
【００２５】図５は、ＣＲＣ処理の概要を示したもので
あって、（ａ）はフローチャートを示し、（ｂ）は演算
用アキュムレータの領域を示している。図示のように、
ＣＲＣデータの初期値を００ｈとしてカウンタを初期化
する。アキュムレータＡｃｃＢにおける下位アドレスと
しての受信データと、アキュムレータＡｃｃＡにおける
上位アドレスとしての上位２ビットを０に固定した前回
のＣＲＣデータとに基づく、アキュムレータＡｃｃＤの
上位２ビットを０に固定したＣＲＣデータアドレスをイ
ンデックスレジスタＩＸにおいて、テーブルからＣＲＣ
データを求める演算を３１バイト分繰り返して行ったの
ち、３２バイト目で、受信データの下位６ビットをマス
クした上位の２ビットと前回のＣＲＣデータとをオアし
たアドレスによって、ＣＲＣデータを読み取って処理を
終了する。
あって、（ａ）はフローチャートを示し、（ｂ）は演算
用アキュムレータの領域を示している。図示のように、
ＣＲＣデータの初期値を００ｈとしてカウンタを初期化
する。アキュムレータＡｃｃＢにおける下位アドレスと
しての受信データと、アキュムレータＡｃｃＡにおける
上位アドレスとしての上位２ビットを０に固定した前回
のＣＲＣデータとに基づく、アキュムレータＡｃｃＤの
上位２ビットを０に固定したＣＲＣデータアドレスをイ
ンデックスレジスタＩＸにおいて、テーブルからＣＲＣ
データを求める演算を３１バイト分繰り返して行ったの
ち、３２バイト目で、受信データの下位６ビットをマス
クした上位の２ビットと前回のＣＲＣデータとをオアし
たアドレスによって、ＣＲＣデータを読み取って処理を
終了する。
【００２６】この場合における各バイトの処理は、次の
ようにして行われる。 (1) 第１バイトの処理 受信データを下位アドレスに設定し、初期値０を上位ア
ドレスに設定することによって、予め作成されているＣ
ＲＣテーブルから、ＣＲＣデータを求める。
ようにして行われる。 (1) 第１バイトの処理 受信データを下位アドレスに設定し、初期値０を上位ア
ドレスに設定することによって、予め作成されているＣ
ＲＣテーブルから、ＣＲＣデータを求める。
【００２７】(2) 第２バイト〜第３１バイトの処理 受信データを下位アドレスに設定し、前回のＣＲＣテー
ブルの示すデータをＣＲＣデータとして上位アドレスに
設定して、予め作成されているＣＲＣテーブルから、Ｃ
ＲＣデータを求める。
ブルの示すデータをＣＲＣデータとして上位アドレスに
設定して、予め作成されているＣＲＣテーブルから、Ｃ
ＲＣデータを求める。
【００２８】(3) 第３２バイトの処理 チェックデータの算出 受信データの下位６ビットをマスクしてデータとし、前
回のＣＲＣテーブルの示すデータとオアをとって、チェ
ックテーブルのアドレスとする。
回のＣＲＣテーブルの示すデータとオアをとって、チェ
ックテーブルのアドレスとする。
【００２９】 判定 チェックテーブルから求められたチェックデータと、受
信データにおけるＣＲＣデータ（受信データの下位６ビ
ット）が同値であれば、受信データに誤りがない。一
方、同値でなければ誤りがあるのでデータを破棄する。
信データにおけるＣＲＣデータ（受信データの下位６ビ
ット）が同値であれば、受信データに誤りがない。一
方、同値でなければ誤りがあるのでデータを破棄する。
【００３０】図６は本発明方式によるＣＲＣ演算を例示
するものであって、（ａ）はＣＲＣ演算手順を示し、
（ｂ）は使用するＲＯＭテーブルの一部を示している。
するものであって、（ａ）はＣＲＣ演算手順を示し、
（ｂ）は使用するＲＯＭテーブルの一部を示している。
【００３１】受信データが、図８の場合と同じＰ＝Ｘ23
＋Ｘ21＋Ｘ18＋Ｘ17＋Ｘ14＋Ｘ13＋Ｘ12＋ｘ11＋ｘ10＋
ｘ6 ＋ｘ4 ＋ｘ3 ＋１であるとすると、１６進表示では
Ａ６７Ｃ ５９となる。最初、ＣＲＣデータの初期値を
００とし、これと受信データの第１バイトとから定まる
ＣＲＣアドレス００Ａ６によって、ＲＯＭテーブルを参
照して、ＣＲＣデータ２２を求める。
＋Ｘ21＋Ｘ18＋Ｘ17＋Ｘ14＋Ｘ13＋Ｘ12＋ｘ11＋ｘ10＋
ｘ6 ＋ｘ4 ＋ｘ3 ＋１であるとすると、１６進表示では
Ａ６７Ｃ ５９となる。最初、ＣＲＣデータの初期値を
００とし、これと受信データの第１バイトとから定まる
ＣＲＣアドレス００Ａ６によって、ＲＯＭテーブルを参
照して、ＣＲＣデータ２２を求める。
【００３２】次にＣＲＣデータ２２と、受信データの第
２バイト７Ｃとから定まるＣＲＣアドレス２２７Ｃによ
って、ＲＯＭテーブルを参照して、ＣＲＣデータ２Ａを
求める。
２バイト７Ｃとから定まるＣＲＣアドレス２２７Ｃによ
って、ＲＯＭテーブルを参照して、ＣＲＣデータ２Ａを
求める。
【００３３】さらにＣＲＣデータ２Ａと、受信データの
第３バイト５９とから定まるＣＲＣアドレス２Ａ５９に
よって、ＲＯＭテーブルを参照して、ＣＲＣデータ０Ｅ
を求める。ＣＲＣデータ０Ｅは、所要のＣＲＣコードで
ある。
第３バイト５９とから定まるＣＲＣアドレス２Ａ５９に
よって、ＲＯＭテーブルを参照して、ＣＲＣデータ０Ｅ
を求める。ＣＲＣデータ０Ｅは、所要のＣＲＣコードで
ある。
【００３４】図７は、ＣＲＣテーブルの作成方法を示し
たものであって、生成多項式ｘ6 ＋ｘ4 ＋ｘ3 ＋１によ
るＣＲＣ符号生成回路の動作を、ソフトウェアによって
シミュレーションして求める場合を示している。この場
合のＣＲＣ符号生成回路は図８に示されたものと同じで
あり、入力データは、１６ビット単位とし、００００
HEX 〜３ＦＦＦHEX までのテーブルを作成するものとす
る。
たものであって、生成多項式ｘ6 ＋ｘ4 ＋ｘ3 ＋１によ
るＣＲＣ符号生成回路の動作を、ソフトウェアによって
シミュレーションして求める場合を示している。この場
合のＣＲＣ符号生成回路は図８に示されたものと同じで
あり、入力データは、１６ビット単位とし、００００
HEX 〜３ＦＦＦHEX までのテーブルを作成するものとす
る。
【００３５】いま、１バイトのデータをｂ７〜ｂ０と
し、図８に示された回路において、(10)＝ｂ５,(9)＝ｂ
４,(7)＝ｂ３,(5)＝ｂ２,(4)＝ｂ１,(3)＝ｂ０とし、ｂ
５，ｂ４，ｂ３，ｂ２，ｂ１，ｂ０を０，０，０，０，
０，０（００HEX ）から１，１，１，１，１，１（３Ｆ
HEX ）まで変化させる。また入力データ（８ビット）
が、０，０，０，０，０，０，０，０（００HEX ）から
１，１，１，１，１，１，１，１（ＦＦHEX ）まで変化
するものとする。
し、図８に示された回路において、(10)＝ｂ５,(9)＝ｂ
４,(7)＝ｂ３,(5)＝ｂ２,(4)＝ｂ１,(3)＝ｂ０とし、ｂ
５，ｂ４，ｂ３，ｂ２，ｂ１，ｂ０を０，０，０，０，
０，０（００HEX ）から１，１，１，１，１，１（３Ｆ
HEX ）まで変化させる。また入力データ（８ビット）
が、０，０，０，０，０，０，０，０（００HEX ）から
１，１，１，１，１，１，１，１（ＦＦHEX ）まで変化
するものとする。
【００３６】最初、ｂ５，ｂ４，ｂ３，ｂ２，ｂ１，ｂ
０を００HEX とし、入力データの先頭ビットから１ビッ
トづつ入力して、図中に示すようにＣＲＣ演算を行い、
終了したとき、次のビットを入力して同様の演算を行
う。以下同様に繰り返して８ビットの処理を終了したと
き、ｂ５，ｂ４，ｂ３，ｂ２，ｂ１，ｂ０をインクリメ
ントして再び同じ演算を行う。
０を００HEX とし、入力データの先頭ビットから１ビッ
トづつ入力して、図中に示すようにＣＲＣ演算を行い、
終了したとき、次のビットを入力して同様の演算を行
う。以下同様に繰り返して８ビットの処理を終了したと
き、ｂ５，ｂ４，ｂ３，ｂ２，ｂ１，ｂ０をインクリメ
ントして再び同じ演算を行う。
【００３７】このようにして、ｂ５，ｂ４，ｂ３，ｂ
２，ｂ１，ｂ０を３ＦHEX まで処理したとき、演算を終
了することによって、演算結果として、ＣＲＣコードが
得られる。
２，ｂ１，ｂ０を３ＦHEX まで処理したとき、演算を終
了することによって、演算結果として、ＣＲＣコードが
得られる。
【００３８】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＲＣ演算結果を格納したＲＯＭテーブルを使用してソフ
トウェアによって演算を行うようにしたので、送信側に
おけるＣＲＣチェックコードの付加や、受信側における
ＣＲＣチェックの処理をハードウェアによって行う場合
と比較して、回路規模が縮小され、実装スペースの有効
利用が可能となる。
ＲＣ演算結果を格納したＲＯＭテーブルを使用してソフ
トウェアによって演算を行うようにしたので、送信側に
おけるＣＲＣチェックコードの付加や、受信側における
ＣＲＣチェックの処理をハードウェアによって行う場合
と比較して、回路規模が縮小され、実装スペースの有効
利用が可能となる。
【００３９】またＣＰＵを使用して、計算によって送信
側のＣＲＣチェックコードの付加や、受信側でのＣＲＣ
チェックを行う場合と比較して、処理負担を軽減するこ
とができ、高速処理を行うことが可能となる。
側のＣＲＣチェックコードの付加や、受信側でのＣＲＣ
チェックを行う場合と比較して、処理負担を軽減するこ
とができ、高速処理を行うことが可能となる。
【図１】本発明の原理的構成を示す図である。
【図２】本発明の一実施例の構成を示す図である。
【図３】１ビット〜２４８ビットに対する８ビット単位
のＣＲＣ計算テーブルを示す図である。
のＣＲＣ計算テーブルを示す図である。
【図４】２４９ビット，２５０ビットに対するＣＲＣ計
算テーブルを示す図である。
算テーブルを示す図である。
【図５】ＣＲＣ処理の概要を示す図である。
【図６】本発明方式によるＣＲＣ演算を例示するもので
あって、（ａ）はＣＲＣ演算手順を示し、（ｂ）は使用
するＲＯＭテーブルの一部を示す図である。
あって、（ａ）はＣＲＣ演算手順を示し、（ｂ）は使用
するＲＯＭテーブルの一部を示す図である。
【図７】ＣＲＣテーブルの作成方法を示す図である。
【図８】ＣＲＣ演算回路の構成を例示する図である。
【図９】従来のＣＲＣ演算方式を例示する図である。
１０１ 処理手段 １０２ 記憶手段
Claims (1)
- 【請求項１】 入力データに対して生成多項式によって
ＣＲＣ演算を行って該入力データに対するＣＲＣコード
の生成とＣＲＣチェックとを行うＣＲＣチェック方式に
おいて、 ＣＲＣ演算を実行する処理手段（１０１）と、 前バイトにおけるＣＲＣ演算結果と現バイトの入力デー
タとをアドレスとして現バイトのＣＲＣ演算結果を格納
する記憶手段（１０２）とを備え、 複数バイトからなる入力データに対して、前記処理手段
（１０１）が、バイトごとに前記アドレスによって記憶
手段（１０２）を参照してＣＲＣ演算結果を求める処理
を、該入力データを構成する各バイトに対して順次実行
することによって、最終的に該入力データに対するＣＲ
Ｃ演算結果を求めることを特徴とする高速ＣＲＣチェッ
ク方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6002939A JPH07212246A (ja) | 1994-01-17 | 1994-01-17 | 高速ｃｒｃチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6002939A JPH07212246A (ja) | 1994-01-17 | 1994-01-17 | 高速ｃｒｃチェック方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07212246A true JPH07212246A (ja) | 1995-08-11 |
Family
ID=11543334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6002939A Pending JPH07212246A (ja) | 1994-01-17 | 1994-01-17 | 高速ｃｒｃチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07212246A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003018141A (ja) * | 2001-06-14 | 2003-01-17 | Fms Audio Sdn Bhd | ラジオ・データ・システムの同期方法 |
-
1994
- 1994-01-17 JP JP6002939A patent/JPH07212246A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003018141A (ja) * | 2001-06-14 | 2003-01-17 | Fms Audio Sdn Bhd | ラジオ・データ・システムの同期方法 |
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