JP3499481B2 - データ乗算装置 - Google Patents
データ乗算装置Info
- Publication number
- JP3499481B2 JP3499481B2 JP34560999A JP34560999A JP3499481B2 JP 3499481 B2 JP3499481 B2 JP 3499481B2 JP 34560999 A JP34560999 A JP 34560999A JP 34560999 A JP34560999 A JP 34560999A JP 3499481 B2 JP3499481 B2 JP 3499481B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- bits
- output
- multiplier
- multiplication
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明は信号発生装置に利用
することができるデータ乗算装置に関する。
することができるデータ乗算装置に関する。
【０００２】
【従来の技術】従来から、例えば正弦波信号をデジタル
変換した波形データが格納された波形データＲＯＭから
波形データを読み出し、読み出した波形データに所定の
倍率を乗数として乗算し、予め定めたビット数の乗算出
力を得て、乗算出力をデジタル増幅器に供給して、デジ
タル増幅器の試験を行うための信号発生器がある。
変換した波形データが格納された波形データＲＯＭから
波形データを読み出し、読み出した波形データに所定の
倍率を乗数として乗算し、予め定めたビット数の乗算出
力を得て、乗算出力をデジタル増幅器に供給して、デジ
タル増幅器の試験を行うための信号発生器がある。
【０００３】所定の乗数を乗算するこの種の従来のデー
タ乗算装置は、図４に示すように、例えば正弦波信号を
１６ビットのデジタルデータに変換した波形データが格
納された波形データＲＯＭ１から、波形データが読み出
される。この読み出された波形データと波形データのレ
ベルを設定するための乗数データの設定器であるレベル
設定器６２から出力される１６ビットの乗数値との両者
を乗算器６３にて乗算し、乗算結果の上位側から１６ビ
ットを取り出し、それ以下のビットを切り捨てることに
よって乗算が行われている。各データは２の補数による
符号付き２進数表示である。
タ乗算装置は、図４に示すように、例えば正弦波信号を
１６ビットのデジタルデータに変換した波形データが格
納された波形データＲＯＭ１から、波形データが読み出
される。この読み出された波形データと波形データのレ
ベルを設定するための乗数データの設定器であるレベル
設定器６２から出力される１６ビットの乗数値との両者
を乗算器６３にて乗算し、乗算結果の上位側から１６ビ
ットを取り出し、それ以下のビットを切り捨てることに
よって乗算が行われている。各データは２の補数による
符号付き２進数表示である。
【０００４】ここで、例えば−９６ｄＢの入力において
もデジタル増幅器が正常に作用するかを試験したい場合
がある。このような場合に乗算装置によって、例えば、
８０００（Ｈ）の波形データ（０ｄＢの正弦波の負側最
大値）に０００１（Ｈ）すなわち−９６ｄＢの乗数を乗
算する。このときにおける乗算結果は００００８０００
（Ｈ）の３２ビットとなり、上位側１６ビットが取られ
て、００００（Ｈ）が乗算出力値として送出される。こ
こで（Ｈ）は１６進数であることを示す（以下、同
様）。
もデジタル増幅器が正常に作用するかを試験したい場合
がある。このような場合に乗算装置によって、例えば、
８０００（Ｈ）の波形データ（０ｄＢの正弦波の負側最
大値）に０００１（Ｈ）すなわち−９６ｄＢの乗数を乗
算する。このときにおける乗算結果は００００８０００
（Ｈ）の３２ビットとなり、上位側１６ビットが取られ
て、００００（Ｈ）が乗算出力値として送出される。こ
こで（Ｈ）は１６進数であることを示す（以下、同
様）。
【０００５】しかるに、この計算結果には１／２ビット
の誤差を生じ、本来０．５（１０進数）は四捨五入で１
でなければならないのに、０になってしまっている。し
たがって、出力波形信号レベルが−９６ｄＢの場合、す
なわち−９６ｄＢの入力でデジタル増幅器を試験したい
場合に、波形信号の最大値は０になってしまって、不都
合である。
の誤差を生じ、本来０．５（１０進数）は四捨五入で１
でなければならないのに、０になってしまっている。し
たがって、出力波形信号レベルが−９６ｄＢの場合、す
なわち−９６ｄＢの入力でデジタル増幅器を試験したい
場合に、波形信号の最大値は０になってしまって、不都
合である。
【０００６】ここで、上記において乗数が０００１
（Ｈ）となるのは次の演算による。８０００（Ｈ）を０
ｄＢとして計算すると、乗数−９６ｄＢは、 １０（−９６／２０）×８０００（Ｈ）＝１０（−９６／２０）×３２７６８ ＝０．００００１５８４９×３２７６８ ＝０．５１９３３７８０１ …（１） であって、四捨五入すると１となり、上記の乗数は００
０１（Ｈ）となる。
（Ｈ）となるのは次の演算による。８０００（Ｈ）を０
ｄＢとして計算すると、乗数−９６ｄＢは、 １０（−９６／２０）×８０００（Ｈ）＝１０（−９６／２０）×３２７６８ ＝０．００００１５８４９×３２７６８ ＝０．５１９３３７８０１ …（１） であって、四捨五入すると１となり、上記の乗数は００
０１（Ｈ）となる。
【０００７】７ＦＦＦ（Ｈ）（０ｄＢの正弦波の正側最
大値）に０００１（Ｈ）すなわち−９６ｄＢの乗数を乗
算する例の場合は、 ７ＦＦＦ（Ｈ）×０００１（Ｈ）＝００００７ＦＦＦ
（Ｈ） となり、乗算結果のＭＳＢ側１６ビットを取ると０００
０（Ｈ）になる。
大値）に０００１（Ｈ）すなわち−９６ｄＢの乗数を乗
算する例の場合は、 ７ＦＦＦ（Ｈ）×０００１（Ｈ）＝００００７ＦＦＦ
（Ｈ） となり、乗算結果のＭＳＢ側１６ビットを取ると０００
０（Ｈ）になる。
【０００８】ここで、上記において乗数が０００１
（Ｈ）になるのは次の演算による。７ＦＦＦ（Ｈ）を０
ｄＢとして計算すると、乗数−９６ｄＢは ７ＦＦＦ（Ｈ）×１０（−９６／２０）＝３２７６７×
１０（−９６／２０） ＝３２７６７×０．００００１５
８４９＝０．５１９３２１９５２ であって、四捨五入すると１となり、この場合も乗数は
０００１（Ｈ）となる。
（Ｈ）になるのは次の演算による。７ＦＦＦ（Ｈ）を０
ｄＢとして計算すると、乗数−９６ｄＢは ７ＦＦＦ（Ｈ）×１０（−９６／２０）＝３２７６７×
１０（−９６／２０） ＝３２７６７×０．００００１５
８４９＝０．５１９３２１９５２ であって、四捨五入すると１となり、この場合も乗数は
０００１（Ｈ）となる。
【０００９】
【発明が解決しようとする課題】上記したように、従来
のデータ乗算装置によるときは、四捨五入が行われない
ために、演算結果が不都合なものになるという問題点が
あった。
のデータ乗算装置によるときは、四捨五入が行われない
ために、演算結果が不都合なものになるという問題点が
あった。
【００１０】本発明は、簡単な構成で四捨五入を行った
乗算結果を得ることができる、信号発生装置に使用する
データ乗算装置を提供することを目的とする。
乗算結果を得ることができる、信号発生装置に使用する
データ乗算装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明にかかる請求項１
記載のデータ乗算装置は、信号発生装置に使用するデー
タ乗算装置であって、アナログ波形をデジタル変換した
２の補数による符号付き２進数表示の波形データが格納
された波形データＲＯＭと、サインビットを含み波形デ
ータＲＯＭに格納された波形データのビット数よりも少
なくとも１ビット多いビット数の乗数値が設定されるレ
ベル設定器と、波形データＲＯＭから読み出された波形
データとレベル設定器に設定された乗数値と乗算する乗
算器と、乗算器による乗算結果のサインビットに基づき
四捨五入をするためのデータが置数された第１および第
２レジスタと、乗算結果のサインビットに基づき第１ま
たは第２レジスタの置数を選択するセレクタとを備え、
セレクタからのデータを出力する加算データ設定回路
と、加算データ設定回路から出力されるデータを加算値
として乗算結果に加算する加算器とを備え、加算出力中
から上位所定ビット数の出力データを送出することを特
徴とする。
記載のデータ乗算装置は、信号発生装置に使用するデー
タ乗算装置であって、アナログ波形をデジタル変換した
２の補数による符号付き２進数表示の波形データが格納
された波形データＲＯＭと、サインビットを含み波形デ
ータＲＯＭに格納された波形データのビット数よりも少
なくとも１ビット多いビット数の乗数値が設定されるレ
ベル設定器と、波形データＲＯＭから読み出された波形
データとレベル設定器に設定された乗数値と乗算する乗
算器と、乗算器による乗算結果のサインビットに基づき
四捨五入をするためのデータが置数された第１および第
２レジスタと、乗算結果のサインビットに基づき第１ま
たは第２レジスタの置数を選択するセレクタとを備え、
セレクタからのデータを出力する加算データ設定回路
と、加算データ設定回路から出力されるデータを加算値
として乗算結果に加算する加算器とを備え、加算出力中
から上位所定ビット数の出力データを送出することを特
徴とする。
【００１２】本発明にかかる請求項１記載のデータ乗算
装置によれば、波形データＲＯＭから読み出された波形
データとレベル設定器に設定された乗数値とが乗算器に
よって乗算され、乗算器による乗算結果のサインビット
に基づき第１または第２レジスタの置数がセレクタによ
って選択されて、セレクタから出力される加算値が加算
器において乗算結果に加算されて、加算出力中の上位所
定ビット数の出力データが送出される。この出力には四
捨五入のための加算値が加算されていて、出力は四捨五
入されたデータとなっている。
装置によれば、波形データＲＯＭから読み出された波形
データとレベル設定器に設定された乗数値とが乗算器に
よって乗算され、乗算器による乗算結果のサインビット
に基づき第１または第２レジスタの置数がセレクタによ
って選択されて、セレクタから出力される加算値が加算
器において乗算結果に加算されて、加算出力中の上位所
定ビット数の出力データが送出される。この出力には四
捨五入のための加算値が加算されていて、出力は四捨五
入されたデータとなっている。
【００１３】本発明にかかる請求項２記載のデータ乗算
装置は、請求項１記載のデータ乗算装置において、加算
データ設定回路は、レベル設定器に波形データＲＯＭに
格納された波形データをそのまま出力させるための乗数
値が設定されているときセレクタからの出力に変わって
実質的に数値０の加算値を送出する手段を備えたことを
特徴とする。
装置は、請求項１記載のデータ乗算装置において、加算
データ設定回路は、レベル設定器に波形データＲＯＭに
格納された波形データをそのまま出力させるための乗数
値が設定されているときセレクタからの出力に変わって
実質的に数値０の加算値を送出する手段を備えたことを
特徴とする。
【００１４】本発明にかかる請求項２記載のデータ乗算
装置によれば、レベル設定器に波形データＲＯＭに格納
された波形データをそのまま出力させるための乗数値が
設定されているときには、実質的に数値０の加算値が加
算器によって加算されて、四捨五入が行われない。
装置によれば、レベル設定器に波形データＲＯＭに格納
された波形データをそのまま出力させるための乗数値が
設定されているときには、実質的に数値０の加算値が加
算器によって加算されて、四捨五入が行われない。
【００１５】本発明にかかる請求項３記載のデータ乗算
装置は、出力データのビット数が２４ビットと１６ビッ
トの何れかを選択可能な信号発生装置に使用するデータ
乗算装置であって、アナログ波形をデジタル変換した２
の補数による符号付き２進数表示の２４ビットの波形デ
ータが格納された波形データＲＯＭと、サインビットを
含み波形データＲＯＭに格納された波形データのビット
数よりも少なくとも１ビット多いビット数の乗数値が設
定されるレベル設定器と、波形データＲＯＭから読み出
された波形データとレベル設定器に設定された乗数値と
乗算する乗算器と、出力データのビット数が２４ビット
のとき乗算器による乗算結果のサインビットに基づき四
捨五入をするためのデータが置数された第１および第２
レジスタと、出力データのビット数が１６ビットのとき
乗算器による乗算結果のサインビットに基づき四捨五入
をするためのデータが置数された第３および第４レジス
タと、出力データのビット数が２４ビットのとき乗算結
果のサインビットに基づき第１または第２レジスタの置
数を選択する第１セレクタと、出力データのビット数が
１６ビットのとき乗算結果のサインビットに基づき第３
または第４レジスタの置数を選択する第２セレクタと、
出力データのビット数が２４ビットのとき第１セレクタ
からの出力を選択し、かつ出力データのビット数が１６
ビットのとき第２セレクタからの出力を選択する第３セ
レクタとを備え、第３セレクタからのデータを出力する
加算データ設定回路と、加算データ設定回路から出力さ
れるデータを加算値として乗算結果に加算する加算器と
を備え、２４ビットと１６ビットとの出力ビット数に基
づいて、加算出力中から所定の上位２４ビットまたは上
位１６ビットの出力データを送出することを特徴とす
る。
装置は、出力データのビット数が２４ビットと１６ビッ
トの何れかを選択可能な信号発生装置に使用するデータ
乗算装置であって、アナログ波形をデジタル変換した２
の補数による符号付き２進数表示の２４ビットの波形デ
ータが格納された波形データＲＯＭと、サインビットを
含み波形データＲＯＭに格納された波形データのビット
数よりも少なくとも１ビット多いビット数の乗数値が設
定されるレベル設定器と、波形データＲＯＭから読み出
された波形データとレベル設定器に設定された乗数値と
乗算する乗算器と、出力データのビット数が２４ビット
のとき乗算器による乗算結果のサインビットに基づき四
捨五入をするためのデータが置数された第１および第２
レジスタと、出力データのビット数が１６ビットのとき
乗算器による乗算結果のサインビットに基づき四捨五入
をするためのデータが置数された第３および第４レジス
タと、出力データのビット数が２４ビットのとき乗算結
果のサインビットに基づき第１または第２レジスタの置
数を選択する第１セレクタと、出力データのビット数が
１６ビットのとき乗算結果のサインビットに基づき第３
または第４レジスタの置数を選択する第２セレクタと、
出力データのビット数が２４ビットのとき第１セレクタ
からの出力を選択し、かつ出力データのビット数が１６
ビットのとき第２セレクタからの出力を選択する第３セ
レクタとを備え、第３セレクタからのデータを出力する
加算データ設定回路と、加算データ設定回路から出力さ
れるデータを加算値として乗算結果に加算する加算器と
を備え、２４ビットと１６ビットとの出力ビット数に基
づいて、加算出力中から所定の上位２４ビットまたは上
位１６ビットの出力データを送出することを特徴とす
る。
【００１６】本発明にかかる請求項３記載のデータ乗算
装置によれば、波形データＲＯＭから読み出された波形
データとレベル設定器に設定された乗数値とが乗算器に
よって乗算され、出力データのビット数が２４ビットの
ときには乗算器による乗算結果のサインビットに基づき
第１または第２レジスタの置数が第１セレクタによって
選択され、出力データのビット数が１６ビットのときに
は乗算器による乗算結果のサインビットに基づき第３ま
たは第４レジスタの置数が第２セレクタによって選択さ
れ、出力データのビット数に基づき第１または第２セレ
クタの出力が第３セレクタによって選択され、第３セレ
クタから出力される加算値が加算器において乗算結果に
加算されて、加算出力中の上位所定ビット数の出力デー
タが送出される。この出力には四捨五入のための加算値
が加算されていて、出力は四捨五入されたデータとなっ
ている。
装置によれば、波形データＲＯＭから読み出された波形
データとレベル設定器に設定された乗数値とが乗算器に
よって乗算され、出力データのビット数が２４ビットの
ときには乗算器による乗算結果のサインビットに基づき
第１または第２レジスタの置数が第１セレクタによって
選択され、出力データのビット数が１６ビットのときに
は乗算器による乗算結果のサインビットに基づき第３ま
たは第４レジスタの置数が第２セレクタによって選択さ
れ、出力データのビット数に基づき第１または第２セレ
クタの出力が第３セレクタによって選択され、第３セレ
クタから出力される加算値が加算器において乗算結果に
加算されて、加算出力中の上位所定ビット数の出力デー
タが送出される。この出力には四捨五入のための加算値
が加算されていて、出力は四捨五入されたデータとなっ
ている。
【００１７】本発明にかかる請求項４記載のデータ乗算
装置は、請求項３記載のデータ乗算装置において、加算
データ設定回路は、出力データのビット数が２４ビット
のときにレベル設定器に波形データＲＯＭに格納された
波形データをそのまま出力させるための乗数値が設定さ
れているとき、または出力ビット数が１６ビットのとき
であって乗算結果の所定の上位１６ビットが７ＦＦＦ
（Ｈ）または８０００（Ｈ）のとき第３セレクタからの
出力に変わって実質的に数値０の加算値を送出する手段
を備えたことを特徴とする。
装置は、請求項３記載のデータ乗算装置において、加算
データ設定回路は、出力データのビット数が２４ビット
のときにレベル設定器に波形データＲＯＭに格納された
波形データをそのまま出力させるための乗数値が設定さ
れているとき、または出力ビット数が１６ビットのとき
であって乗算結果の所定の上位１６ビットが７ＦＦＦ
（Ｈ）または８０００（Ｈ）のとき第３セレクタからの
出力に変わって実質的に数値０の加算値を送出する手段
を備えたことを特徴とする。
【００１８】本発明にかかる請求項４記載のデータ乗算
装置によれば、出力ビット数が２４ビットのときにレベ
ル設定器に波形データＲＯＭに格納された波形データを
そのまま出力させるための乗数値が設定されていると
き、出力ビット数が１６ビットのときであって乗算結果
の所定の上位１６ビットが７ＦＦＦ（Ｈ）または８００
０（Ｈ）のときは、波形データＲＯＭに格納されている
波形データをそのまま出力するときであって、実質的に
数値０の加算値が加算器によって加算されて、四捨五入
が行われない。
装置によれば、出力ビット数が２４ビットのときにレベ
ル設定器に波形データＲＯＭに格納された波形データを
そのまま出力させるための乗数値が設定されていると
き、出力ビット数が１６ビットのときであって乗算結果
の所定の上位１６ビットが７ＦＦＦ（Ｈ）または８００
０（Ｈ）のときは、波形データＲＯＭに格納されている
波形データをそのまま出力するときであって、実質的に
数値０の加算値が加算器によって加算されて、四捨五入
が行われない。
【００１９】
【発明の実施の形態】以下、本発明にかかるデータ乗算
装置を実施の形態によって説明する。
装置を実施の形態によって説明する。
【００２０】図１は本発明の実施の一形態にかかるデー
タ乗算装置の構成を示すブロック図である。
タ乗算装置の構成を示すブロック図である。
【００２１】本発明の実施の一形態にかかるデータ乗算
装置３１は、２４ビット出力の場合を例示している。
装置３１は、２４ビット出力の場合を例示している。
【００２２】本発明の実施の一形態にかかるデータ乗算
装置３１は、図１に示すように、例えば正弦波信号をデ
ジタル変換したサインビットを含む２４ビットの波形デ
ータが格納された波形データＲＯＭ１と、サインビット
（サインビットは常に０に設定されている）を含む、波
形データのレベルを設定するための２６ビットの乗数デ
ータが設定されるレベル設定器２と、波形データＲＯＭ
１から読み出された波形データとレベル設定器２から出
力される乗数データと乗算する乗算器３と、乗算器３に
よる乗算結果に四捨五入を行うための加算データ設定回
路５からの出力を加算数として加算する加算器４を備
え、加算器１４から上位２４ビットの出力を取り出す。
装置３１は、図１に示すように、例えば正弦波信号をデ
ジタル変換したサインビットを含む２４ビットの波形デ
ータが格納された波形データＲＯＭ１と、サインビット
（サインビットは常に０に設定されている）を含む、波
形データのレベルを設定するための２６ビットの乗数デ
ータが設定されるレベル設定器２と、波形データＲＯＭ
１から読み出された波形データとレベル設定器２から出
力される乗数データと乗算する乗算器３と、乗算器３に
よる乗算結果に四捨五入を行うための加算データ設定回
路５からの出力を加算数として加算する加算器４を備
え、加算器１４から上位２４ビットの出力を取り出す。
【００２３】さらに、加算データ設定回路５は、０００
０００３（Ｈ）が置数されたレジスタ６と、０００００
０１（Ｈ）が置数されたレジスタ７と、乗算結果のサイ
ンビットが０の場合にレジスタ６の置数を選択し、かつ
乗算結果のサインビットが１の場合にレジスタ７の置数
を選択するセレクタ８と、０００００００（Ｈ）が置数
されたレジスタ９と、レベル設定器２に設定された乗数
データが０ｄＢ（＝×１）でない場合にセレクタ８の出
力を選択し、かつ乗数データが０ｄＢの場合にレジスタ
９の置数を選択するセレクタ１０とを備えて、セレクタ
１０の出力を加算数として加算器４に供給して乗算結果
と加算する。
０００３（Ｈ）が置数されたレジスタ６と、０００００
０１（Ｈ）が置数されたレジスタ７と、乗算結果のサイ
ンビットが０の場合にレジスタ６の置数を選択し、かつ
乗算結果のサインビットが１の場合にレジスタ７の置数
を選択するセレクタ８と、０００００００（Ｈ）が置数
されたレジスタ９と、レベル設定器２に設定された乗数
データが０ｄＢ（＝×１）でない場合にセレクタ８の出
力を選択し、かつ乗数データが０ｄＢの場合にレジスタ
９の置数を選択するセレクタ１０とを備えて、セレクタ
１０の出力を加算数として加算器４に供給して乗算結果
と加算する。
【００２４】ここで、レジスタ９とセレクタ１０とを設
けて、乗数データが０ｄＢのときセレクタ１０を介して
レジスタ９の置数０００００００（Ｈ）を乗算器３から
出力される乗算出力と加算するのは、乗数データが０ｄ
Ｂの場合は波形データＲＯＭ１に格納されている波形デ
ータをそのまま出力する場合であり、四捨五入をする必
要がないためである。
けて、乗数データが０ｄＢのときセレクタ１０を介して
レジスタ９の置数０００００００（Ｈ）を乗算器３から
出力される乗算出力と加算するのは、乗数データが０ｄ
Ｂの場合は波形データＲＯＭ１に格納されている波形デ
ータをそのまま出力する場合であり、四捨五入をする必
要がないためである。
【００２５】乗算結果のサインビットに基づき選択され
るレジスタ６および７には、乗算結果の出力中の上位２
４ビットを１０進数で表したときに、最後の桁を四捨五
入するためのデータ００００００３（Ｈ）、０００００
０１（Ｈ）が置数してある。
るレジスタ６および７には、乗算結果の出力中の上位２
４ビットを１０進数で表したときに、最後の桁を四捨五
入するためのデータ００００００３（Ｈ）、０００００
０１（Ｈ）が置数してある。
【００２６】上記のように構成されたデータ乗算装置３
１において、波形データＲＯＭ１に格納された波形デー
タとレベル設定器２に設定された乗数データとが乗算器
３にて乗算されて、乗算出力の有効ビットが加算器４へ
送出され、加算器４においてデータ発生器５から出力さ
れた加算数と加算される。
１において、波形データＲＯＭ１に格納された波形デー
タとレベル設定器２に設定された乗数データとが乗算器
３にて乗算されて、乗算出力の有効ビットが加算器４へ
送出され、加算器４においてデータ発生器５から出力さ
れた加算数と加算される。
【００２７】ここで、波形データＲＯＭ１に格納された
波形データは２４ビットであって、例えば８０００００
（Ｈ）、レベル設定器２に設定された乗数データは２６
ビット（＝サインビット１＋有効ビット２５）であっ
て、例えば００００１０Ａ（Ｈ）、乗算器３による乗算
結果は５０ビットであって、例えば３ＦＦＦＦ７Ｂ００
００００（Ｈ）であり、その内のビット４７〜ビット２
２までの２６ビットＦＦＦＦ７Ｂ０（Ｈ）が有効ビット
として抽出されて加算器４に送出される。
波形データは２４ビットであって、例えば８０００００
（Ｈ）、レベル設定器２に設定された乗数データは２６
ビット（＝サインビット１＋有効ビット２５）であっ
て、例えば００００１０Ａ（Ｈ）、乗算器３による乗算
結果は５０ビットであって、例えば３ＦＦＦＦ７Ｂ００
００００（Ｈ）であり、その内のビット４７〜ビット２
２までの２６ビットＦＦＦＦ７Ｂ０（Ｈ）が有効ビット
として抽出されて加算器４に送出される。
【００２８】加算データ設定回路５から出力される加算
数は２６ビットであって、例えば０００７ＦＣ（Ｈ）、
加算器１４による加算結果は２６ビットであって、例え
ばＦＦＦＦＦＡＣ（Ｈ）であり、加算出力として上位２
４ビットのＦＦＦＦＦＡ（Ｈ）が抽出される。
数は２６ビットであって、例えば０００７ＦＣ（Ｈ）、
加算器１４による加算結果は２６ビットであって、例え
ばＦＦＦＦＦＡＣ（Ｈ）であり、加算出力として上位２
４ビットのＦＦＦＦＦＡ（Ｈ）が抽出される。
【００２９】ここで、乗数データは２８ビット中の下位
２６ビットであるが判りやすくするために２８ビットで
表した。有効ビット、加算数、加算結果を２８ビットで
表したのも判りやすくするためであって、実際は上位２
６ビットが演算に使用される。
２６ビットであるが判りやすくするために２８ビットで
表した。有効ビット、加算数、加算結果を２８ビットで
表したのも判りやすくするためであって、実際は上位２
６ビットが演算に使用される。
【００３０】次に加算データ設定回路５から出力される
加算数について説明する。乗算結果が１０進数で０．５
になる乗数データは、次の（２）式で求まる。
加算数について説明する。乗算結果が１０進数で０．５
になる乗数データは、次の（２）式で求まる。
【００３１】
２０×ｌｏｇ（０．５／８０００００（Ｈ））
＝２０×ｌｏｇ（０．５／８３８８６０８）
＝−１４４．４９ｄＢ …（２）
したがって、乗数データ（レベルｄＢ）が−１４４．４
ｄＢのとき四捨五入後の値が０００００１（Ｈ）および
ＦＦＦＦＦ（Ｈ）となり、−１４４．５ｄＢのとき四捨
五入後の値が００００００（Ｈ）してとなるように四捨
五入のための加算数を決める必要がある。ここで、−１
４４．４９ｄＢに対して、−１４４．４ｄＢと−１４
４．５ｄＢとしたのはレベル設定器２による乗数データ
がｄＢ表示で小数点以下１桁までの設定を可能としたた
めである。
ｄＢのとき四捨五入後の値が０００００１（Ｈ）および
ＦＦＦＦＦ（Ｈ）となり、−１４４．５ｄＢのとき四捨
五入後の値が００００００（Ｈ）してとなるように四捨
五入のための加算数を決める必要がある。ここで、−１
４４．４９ｄＢに対して、−１４４．４ｄＢと−１４
４．５ｄＢとしたのはレベル設定器２による乗数データ
がｄＢ表示で小数点以下１桁までの設定を可能としたた
めである。
【００３２】したがって、波形データの最大値（７ＦＦ
ＦＦＦ（Ｈ））と最小値（８０００００（Ｈ））に対
し、乗数データが−１４４．４ｄＢのとき、乗算結果は
式（３）、式（４）に示すようになる。
ＦＦＦ（Ｈ））と最小値（８０００００（Ｈ））に対
し、乗数データが−１４４．４ｄＢのとき、乗算結果は
式（３）、式（４）に示すようになる。
【００３３】
７ＦＦＦＦＦ（Ｈ）×００００００１（Ｈ）
＝０００００００７ＦＦＦＦＦ（Ｈ） …（３）
８０００００（Ｈ）×００００００１（Ｈ）
＝３ＦＦＦＦＦＦ８０００００（Ｈ） …（４）
ここで、乗数データ００００００１（Ｈ）は−１４４．
４ｄＢのときの乗数データである。
４ｄＢのときの乗数データである。
【００３４】次に上位２４ビットを取ったときそれぞれ
０００００１（Ｈ）、ＦＦＦＦＦＦ（Ｈ）になる値を４
８ビットで表したときの最小値０００００１０００００
０（Ｈ）、ＦＦＦＦＦＦＦＦＦＦＦＦ（Ｈ）からそれぞ
れ式（３）、式（４）の値から上位４ビットを削除した
値を減算した値である下記の式（５）、式（６）の値に
基づく値が加算数となる。
０００００１（Ｈ）、ＦＦＦＦＦＦ（Ｈ）になる値を４
８ビットで表したときの最小値０００００１０００００
０（Ｈ）、ＦＦＦＦＦＦＦＦＦＦＦＦ（Ｈ）からそれぞ
れ式（３）、式（４）の値から上位４ビットを削除した
値を減算した値である下記の式（５）、式（６）の値に
基づく値が加算数となる。
【００３５】
０００００１００００００（Ｈ）−００００００７ＦＦＦＦＦ（Ｈ）
＝００００００８００００１（Ｈ） …（５）
ＦＦＦＦＦＦＦＦＦＦＦＦ（Ｈ）−ＦＦＦＦＦＦ８０００００（Ｈ）
＝００００００７ＦＦＦＦＦ（Ｈ） …（６）
となり、サインビットが０のときは加算数は０００００
０８００００１（Ｈ）以上、０００００１８００００１
（Ｈ）未満でなければならず、サインビットが１のとき
は加算数は００００００７ＦＦＦＦＦ（Ｈ）以下でなけ
ればならない。
０８００００１（Ｈ）以上、０００００１８００００１
（Ｈ）未満でなければならず、サインビットが１のとき
は加算数は００００００７ＦＦＦＦＦ（Ｈ）以下でなけ
ればならない。
【００３６】上記の値は４８ビットでの値であり、２６
ビットで条件を満たすためには、サインビットが０の場
合は、 ０００００１００００００（Ｈ）の上位２６ビット ００００ ００００ ００００ ００００ ００００ ０００１ ００（Ｂ） から００００００７ＦＦＦＦＦ（Ｈ）の上位２６ビット ００００ ００００ ００００ ００００ ００００ ００００ ０１（Ｂ） を減算した値 ００００ ００００ ００００ ００００ ００００ ００００ １１（Ｂ） となる。これを下位ビットから１６進数で示せば０００
０００３（Ｈ）となり、これがサインビット０の場合の
加算数となる。これがレジスタ６に置数されている。
ビットで条件を満たすためには、サインビットが０の場
合は、 ０００００１００００００（Ｈ）の上位２６ビット ００００ ００００ ００００ ００００ ００００ ０００１ ００（Ｂ） から００００００７ＦＦＦＦＦ（Ｈ）の上位２６ビット ００００ ００００ ００００ ００００ ００００ ００００ ０１（Ｂ） を減算した値 ００００ ００００ ００００ ００００ ００００ ００００ １１（Ｂ） となる。これを下位ビットから１６進数で示せば０００
０００３（Ｈ）となり、これがサインビット０の場合の
加算数となる。これがレジスタ６に置数されている。
【００３７】同様にサインビットが１の場合は、
ＦＦＦＦＦＦＦＦＦＦＦＦ（Ｈ）の上位２６ビット
１１１１ １１１１ １１１１ １１１１ １１１１ １１１１ １１（Ｂ）
からＦＦＦＦＦＦ８０００００（Ｈ）の上位２６ビット
１１１１ １１１１ １１１１ １１１１ １１１１ １１１１ １０（Ｂ）
を減算した値
００００ ００００ ００００ ００００ ００００ ００００ ０１（Ｂ）
となる。これを下位ビットから１６進数で示せば０００
０００１（Ｈ）となり、これがサインビット１の場合の
加算数となる。これがレジスタ７に置数されている。
０００１（Ｈ）となり、これがサインビット１の場合の
加算数となる。これがレジスタ７に置数されている。
【００３８】したがって、乗算結果のサインビットに基
づいてレジスタ６またはレジスタ７の置数がセレクタに
よって選択され、加算器４において乗算出力と加算さ
れ、加算出力の上位２４ビットが取り出されることによ
り四捨五入されたデータが得られる。また、乗算データ
が０ｄＢのときにはレジスタ９の置数が選択されて、乗
算結果のがそのまま上位２４ビットが出力される。
づいてレジスタ６またはレジスタ７の置数がセレクタに
よって選択され、加算器４において乗算出力と加算さ
れ、加算出力の上位２４ビットが取り出されることによ
り四捨五入されたデータが得られる。また、乗算データ
が０ｄＢのときにはレジスタ９の置数が選択されて、乗
算結果のがそのまま上位２４ビットが出力される。
【００３９】なお上記したデータ乗算装置３１におい
て、レベル設定器２にサインビットを含む２６ビットの
乗数データが設定される場合を例示したが、レベル設定
器２にサインビットを含む２５ビットの乗数データを設
定するようにしても差し支えない。
て、レベル設定器２にサインビットを含む２６ビットの
乗数データが設定される場合を例示したが、レベル設定
器２にサインビットを含む２５ビットの乗数データを設
定するようにしても差し支えない。
【００４０】次に本発明の実施の一形態にかかるデータ
乗算装置の第１変形例について説明する。
乗算装置の第１変形例について説明する。
【００４１】図２は本発明の実施の一形態にかかるデー
タ乗算装置の第１変形例の構成を示すブロック図であ
る。
タ乗算装置の第１変形例の構成を示すブロック図であ
る。
【００４２】本発明の実施の一形態にかかるデータ乗算
装置の第１変形例は、１６ビット出力の場合を例示して
いる。
装置の第１変形例は、１６ビット出力の場合を例示して
いる。
【００４３】本第１変形例のデータ乗算装置３２は、図
２に示すように、例えば正弦波信号をデジタル変換した
サインビットを含む１６ビットの波形データが格納され
た波形データＲＯＭ１１と、サインビット（サインビッ
トは常に０に設定されている）を含む、波形データのレ
ベルを設定するための１８ビットの乗数データが設定さ
れるレベル設定器１２と、波形データＲＯＭ１１から読
み出された波形データとレベル設定器１２から出力され
る乗数データと乗算する乗算器１３と、乗算器１３によ
る乗算結果に四捨五入を行うための加算データ設定回路
１５からの出力を加算数として加算する加算器１４を備
え、加算器１４から上位１６ビットの出力を取り出す。
２に示すように、例えば正弦波信号をデジタル変換した
サインビットを含む１６ビットの波形データが格納され
た波形データＲＯＭ１１と、サインビット（サインビッ
トは常に０に設定されている）を含む、波形データのレ
ベルを設定するための１８ビットの乗数データが設定さ
れるレベル設定器１２と、波形データＲＯＭ１１から読
み出された波形データとレベル設定器１２から出力され
る乗数データと乗算する乗算器１３と、乗算器１３によ
る乗算結果に四捨五入を行うための加算データ設定回路
１５からの出力を加算数として加算する加算器１４を備
え、加算器１４から上位１６ビットの出力を取り出す。
【００４４】さらに、加算データ設定回路１５は、００
００３（Ｈ）が置数されたレジスタ１６と、００００１
（Ｈ）が置数されたレジスタ１７と、乗算結果のサイン
ビットが０の場合にレジスタ１６の置数を選択し、かつ
乗算結果のサインビットが１の場合にレジスタ１７の置
数を選択するセレクタ１８と、００００００（Ｈ）が置
数されたレジスタ１９と、レベル設定器１２に設定され
た乗数データが０ｄＢ（＝×１）でない場合にセレクタ
１８の出力を選択し、かつ乗数データが０ｄＢの場合に
レジスタ１９の置数を選択するセレクタ２０とを備え
て、セレクタ２０の出力を加算数として加算器１４に供
給して乗算結果と加算する。
００３（Ｈ）が置数されたレジスタ１６と、００００１
（Ｈ）が置数されたレジスタ１７と、乗算結果のサイン
ビットが０の場合にレジスタ１６の置数を選択し、かつ
乗算結果のサインビットが１の場合にレジスタ１７の置
数を選択するセレクタ１８と、００００００（Ｈ）が置
数されたレジスタ１９と、レベル設定器１２に設定され
た乗数データが０ｄＢ（＝×１）でない場合にセレクタ
１８の出力を選択し、かつ乗数データが０ｄＢの場合に
レジスタ１９の置数を選択するセレクタ２０とを備え
て、セレクタ２０の出力を加算数として加算器１４に供
給して乗算結果と加算する。
【００４５】ここで、レジスタ１９とセレクタ２０とを
設けて、乗数データが０ｄＢのときセレクタ２０を介し
てレジスタ１９の置数００００００（Ｈ）を乗算器１３
から出力される乗算出力と加算するのは、乗数データが
０ｄＢの場合は波形データＲＯＭ１１に格納されている
波形データそのまま出力する場合であり、四捨五入をす
る必要がないためである。
設けて、乗数データが０ｄＢのときセレクタ２０を介し
てレジスタ１９の置数００００００（Ｈ）を乗算器１３
から出力される乗算出力と加算するのは、乗数データが
０ｄＢの場合は波形データＲＯＭ１１に格納されている
波形データそのまま出力する場合であり、四捨五入をす
る必要がないためである。
【００４６】乗算結果のサインビットに基づき選択され
るレジスタ１６および１７には、乗算結果の出力中の上
位１６ビットを１０進数で表したときに、最後の桁を四
捨五入するためのデータ００００３（Ｈ）、００００１
（Ｈ）が置数してある。
るレジスタ１６および１７には、乗算結果の出力中の上
位１６ビットを１０進数で表したときに、最後の桁を四
捨五入するためのデータ００００３（Ｈ）、００００１
（Ｈ）が置数してある。
【００４７】上記のように構成されたデータ乗算装置３
２において、波形データＲＯＭ１１に格納された波形デ
ータとレベル設定器１２に設定された乗数データとが乗
算器１３にて乗算されて、乗算出力の有効ビットが加算
器１４へ送出され、加算器１４においてデータ発生器１
５から出力された加算数と加算される。
２において、波形データＲＯＭ１１に格納された波形デ
ータとレベル設定器１２に設定された乗数データとが乗
算器１３にて乗算されて、乗算出力の有効ビットが加算
器１４へ送出され、加算器１４においてデータ発生器１
５から出力された加算数と加算される。
【００４８】上記したデータ乗算装置３２におけるレジ
スタ１６および１７に置数される値は、２４ビット出力
の場合と同様にして求められる。
スタ１６および１７に置数される値は、２４ビット出力
の場合と同様にして求められる。
【００４９】この結果、乗算結果のサインビットに基づ
いてレジスタ１６またはレジスタ１７の置数がセレクタ
１８によって選択され、加算器１４において乗算出力と
加算され、加算出力の上位１６ビットが取り出されるこ
とにより四捨五入されたデータが得られる。また、乗算
データが０ｄＢのときにはレジスタ１９の置数が選択さ
れて、乗算結果のがそのまま上位１６ビットが出力され
る。
いてレジスタ１６またはレジスタ１７の置数がセレクタ
１８によって選択され、加算器１４において乗算出力と
加算され、加算出力の上位１６ビットが取り出されるこ
とにより四捨五入されたデータが得られる。また、乗算
データが０ｄＢのときにはレジスタ１９の置数が選択さ
れて、乗算結果のがそのまま上位１６ビットが出力され
る。
【００５０】なお上記したデータ乗算装置３２におい
て、レベル設定器１２にサインビットを含む１８ビット
の乗数データが設定される場合を例示したが、レベル設
定器１２にサインビットを含む１７ビットの乗数データ
を設定するようにしても差し支えない。
て、レベル設定器１２にサインビットを含む１８ビット
の乗数データが設定される場合を例示したが、レベル設
定器１２にサインビットを含む１７ビットの乗数データ
を設定するようにしても差し支えない。
【００５１】次に、本発明の実施の一形態にかかるデー
タ乗算装置の第２変形例について説明する。
タ乗算装置の第２変形例について説明する。
【００５２】図３は本発明の実施の一形態にかかるデー
タ乗算装置の第２変形例の構成を示すブロック図であ
る。
タ乗算装置の第２変形例の構成を示すブロック図であ
る。
【００５３】本発明の実施の一形態にかかるデータ乗算
装置の第２変形例は、２４ビット出力と１６ビット出力
とを選択して出力可能にした場合を例示している。
装置の第２変形例は、２４ビット出力と１６ビット出力
とを選択して出力可能にした場合を例示している。
【００５４】本第２変形例のデータ乗算装置３３は、図
３に示すように、例えば正弦波信号をデジタル変換した
サインビットを含む２４ビットの波形データが格納され
た波形データＲＯＭ１と、サインビット（サインビット
は常に０に設定されている）を含む、波形データのレベ
ルを設定するための２６ビットの乗数データが設定され
るレベル設定器２と、波形データＲＯＭ１から読み出さ
れた波形データとレベル設定器２から出力される乗数デ
ータと乗算する乗算器３と、乗算器３による乗算結果に
四捨五入を行うための加算データ設定回路３０からの出
力を加算数として加算する加算器４と、加算器４の出力
中の上位２４ビット、上位１６ビットを選択して出力す
るセレクタ２９を備え、セレクタ２９から２４ビットの
出力、または１６ビットの出力を取り出す。
３に示すように、例えば正弦波信号をデジタル変換した
サインビットを含む２４ビットの波形データが格納され
た波形データＲＯＭ１と、サインビット（サインビット
は常に０に設定されている）を含む、波形データのレベ
ルを設定するための２６ビットの乗数データが設定され
るレベル設定器２と、波形データＲＯＭ１から読み出さ
れた波形データとレベル設定器２から出力される乗数デ
ータと乗算する乗算器３と、乗算器３による乗算結果に
四捨五入を行うための加算データ設定回路３０からの出
力を加算数として加算する加算器４と、加算器４の出力
中の上位２４ビット、上位１６ビットを選択して出力す
るセレクタ２９を備え、セレクタ２９から２４ビットの
出力、または１６ビットの出力を取り出す。
【００５５】加算データ設定回路３０は、００００００
３（Ｈ）が置数されたレジスタ６と、００００００１
（Ｈ）が置数されたレジスタ７と、乗算結果のサインビ
ットが０の場合にレジスタ６の置数を選択し、かつ乗算
結果のサインビットが１の場合にレジスタ７の置数を選
択するセレクタ８と、００００２００（Ｈ）が置数され
たレジスタ２２、００００１ＦＦ（Ｈ）が置数されたレ
ジスタ２３と、乗算結果のサインビットが０の場合にレ
ジスタ２２の置数を選択し、かつ乗算結果のサインビッ
トが１の場合にレジスタ２３の置数を選択するセレクタ
２４と、２４ビット出力選択のときはセレクタ８の出力
を選択し、かつ１６ビット出力選択のときはセレクタ２
４の出力を選択するセレクタ２５とを備えている。
３（Ｈ）が置数されたレジスタ６と、００００００１
（Ｈ）が置数されたレジスタ７と、乗算結果のサインビ
ットが０の場合にレジスタ６の置数を選択し、かつ乗算
結果のサインビットが１の場合にレジスタ７の置数を選
択するセレクタ８と、００００２００（Ｈ）が置数され
たレジスタ２２、００００１ＦＦ（Ｈ）が置数されたレ
ジスタ２３と、乗算結果のサインビットが０の場合にレ
ジスタ２２の置数を選択し、かつ乗算結果のサインビッ
トが１の場合にレジスタ２３の置数を選択するセレクタ
２４と、２４ビット出力選択のときはセレクタ８の出力
を選択し、かつ１６ビット出力選択のときはセレクタ２
４の出力を選択するセレクタ２５とを備えている。
【００５６】加算データ設定回路３０は、さらに、００
０００００（Ｈ）が置数されたレジスタ２６と、１６ビ
ット出力が選択されているときであって乗算器３から出
力される乗算結果の上位が８０００（Ｈ）または７ＦＦ
Ｆ（Ｈ）と一致したことを検出して出力を発生する比較
器２７と、比較器２７から出力が発生しているときか、
または２４ビット出力が選択されてかつレベル設定器２
において設定された乗算データが０ｄＢのときレジスタ
２６の置数を選択し、それ以外のときにはセレクタ２５
の出力を選択するセレクタ２８とを備えて、セレクタ２
８の出力を加算数として加算器４に供給して乗算結果と
加算する。
０００００（Ｈ）が置数されたレジスタ２６と、１６ビ
ット出力が選択されているときであって乗算器３から出
力される乗算結果の上位が８０００（Ｈ）または７ＦＦ
Ｆ（Ｈ）と一致したことを検出して出力を発生する比較
器２７と、比較器２７から出力が発生しているときか、
または２４ビット出力が選択されてかつレベル設定器２
において設定された乗算データが０ｄＢのときレジスタ
２６の置数を選択し、それ以外のときにはセレクタ２５
の出力を選択するセレクタ２８とを備えて、セレクタ２
８の出力を加算数として加算器４に供給して乗算結果と
加算する。
【００５７】ここで、比較器２７とレジスタ２６とセレ
クタ２８とを設けて、２４ビット出力が選択されかつ乗
数データが０ｄＢのときセレクタ２８を介してレジスタ
２６の置数０００００００（Ｈ）を乗算器３から出力さ
れる乗算結果と加算するのは、２４ビット出力が選択さ
れかつ乗数データが０ｄＢの場合は波形データＲＯＭ１
に格納されている波形データをそのまま出力する場合で
あり、四捨五入をする必要はなく、乗算出力をそのまま
出力させるためである。
クタ２８とを設けて、２４ビット出力が選択されかつ乗
数データが０ｄＢのときセレクタ２８を介してレジスタ
２６の置数０００００００（Ｈ）を乗算器３から出力さ
れる乗算結果と加算するのは、２４ビット出力が選択さ
れかつ乗数データが０ｄＢの場合は波形データＲＯＭ１
に格納されている波形データをそのまま出力する場合で
あり、四捨五入をする必要はなく、乗算出力をそのまま
出力させるためである。
【００５８】さらに、１６ビット出力が選択されている
ときであって乗算器３から出力される乗算結果の上位が
８０００（Ｈ）または７ＦＦＦ（Ｈ）と一致したときは
１６ビット出力の最大値または最小値の場合であって、
これを比較器２７で検出し、このときはレジスタ２６の
置数を選択するのは、１６ビット出力選択のときにおい
て乗算結果が１６ビット出力の最大値または最小値のと
きは四捨五入する必要はなく、乗算出力をそのまま出力
させるためである。
ときであって乗算器３から出力される乗算結果の上位が
８０００（Ｈ）または７ＦＦＦ（Ｈ）と一致したときは
１６ビット出力の最大値または最小値の場合であって、
これを比較器２７で検出し、このときはレジスタ２６の
置数を選択するのは、１６ビット出力選択のときにおい
て乗算結果が１６ビット出力の最大値または最小値のと
きは四捨五入する必要はなく、乗算出力をそのまま出力
させるためである。
【００５９】乗算結果のサインビットに基づき選択され
るレジスタ６および７には、乗算結果の出力中の上位２
４ビットを１０進数で表したときに、最後の桁を四捨五
入するためのデータ００００００３（Ｈ）、０００００
０１（Ｈ）が置数してある。これはデータ乗算装置３１
の場合と同様である。
るレジスタ６および７には、乗算結果の出力中の上位２
４ビットを１０進数で表したときに、最後の桁を四捨五
入するためのデータ００００００３（Ｈ）、０００００
０１（Ｈ）が置数してある。これはデータ乗算装置３１
の場合と同様である。
【００６０】乗算結果のサインビットに基づき選択され
るレジスタ２２および２３には、乗算結果の出力中の上
位１６ビットを１０進数で表したときに、最後の桁を四
捨五入するためのデータ００００２００（Ｈ）、０００
０１ＦＦ（Ｈ）が置数してある。この値は１６ビット出
力の場合であるデータ乗算装置３２の場合のレジスタ１
６および１７の置数とは異なっている。これは波形デー
タＲＯＭ１には２４ビットの波形データが格納されて２
４ビットの波形データに基づいて演算し、出力を１６ビ
ット出力としているためである。
るレジスタ２２および２３には、乗算結果の出力中の上
位１６ビットを１０進数で表したときに、最後の桁を四
捨五入するためのデータ００００２００（Ｈ）、０００
０１ＦＦ（Ｈ）が置数してある。この値は１６ビット出
力の場合であるデータ乗算装置３２の場合のレジスタ１
６および１７の置数とは異なっている。これは波形デー
タＲＯＭ１には２４ビットの波形データが格納されて２
４ビットの波形データに基づいて演算し、出力を１６ビ
ット出力としているためである。
【００６１】上記のように構成されたデータ乗算装置３
３において、波形データＲＯＭ１に格納された波形デー
タとレベル設定器２に設定された乗数データとが乗算器
３にて乗算されて、乗算出力の有効ビットが加算器４へ
送出され、加算器４においてデータ発生器５から出力さ
れた加算数と加算され、加算結果の上位２４ビットまた
は上位１６ビットが選択して出力される。
３において、波形データＲＯＭ１に格納された波形デー
タとレベル設定器２に設定された乗数データとが乗算器
３にて乗算されて、乗算出力の有効ビットが加算器４へ
送出され、加算器４においてデータ発生器５から出力さ
れた加算数と加算され、加算結果の上位２４ビットまた
は上位１６ビットが選択して出力される。
【００６２】次に、セレクタ２９において２４ビットの
出力が選択されたときに選択されるレジスタ６および７
の置数についてはデータ乗算装置３１の場合と同様であ
りその説明は省略する。セレクタ２９において１６ビッ
トの出力が選択されたときに選択されるレジスタ２２お
よび２３の置数ついて説明する。
出力が選択されたときに選択されるレジスタ６および７
の置数についてはデータ乗算装置３１の場合と同様であ
りその説明は省略する。セレクタ２９において１６ビッ
トの出力が選択されたときに選択されるレジスタ２２お
よび２３の置数ついて説明する。
【００６３】セレクタ２９において１６ビットの出力が
選択される場合においても、波形データＲＯＭ１に格納
された波形データは２４ビットであって、例えば８００
０００（Ｈ）、レベル設定器２に設定された乗数データ
は２６ビット（＝サインビット１＋有効ビット２５）で
あって、例えば００００１０Ａ（Ｈ）、乗算器３による
乗算結果は５０ビットであって、例えば３ＦＦＦＦ７Ｂ
００００００（Ｈ）であり、その内のビット４７〜ビッ
ト２２までの２６ビットＦＦＦＦ７Ｂ０（Ｈ）が有効ビ
ットとして抽出されて加算器４に送出される。
選択される場合においても、波形データＲＯＭ１に格納
された波形データは２４ビットであって、例えば８００
０００（Ｈ）、レベル設定器２に設定された乗数データ
は２６ビット（＝サインビット１＋有効ビット２５）で
あって、例えば００００１０Ａ（Ｈ）、乗算器３による
乗算結果は５０ビットであって、例えば３ＦＦＦＦ７Ｂ
００００００（Ｈ）であり、その内のビット４７〜ビッ
ト２２までの２６ビットＦＦＦＦ７Ｂ０（Ｈ）が有効ビ
ットとして抽出されて加算器４に送出される。
【００６４】加算データ設定回路５から出力される加算
数は２６ビットであって、例えば０００７ＦＣ（Ｈ）、
加算器１４による加算結果は２６ビットであって、例え
ばＦＦＦＦＦＡＣ（Ｈ）であり、加算出力として上位２
４ビットのＦＦＦＦＦＡ（Ｈ）が抽出される。
数は２６ビットであって、例えば０００７ＦＣ（Ｈ）、
加算器１４による加算結果は２６ビットであって、例え
ばＦＦＦＦＦＡＣ（Ｈ）であり、加算出力として上位２
４ビットのＦＦＦＦＦＡ（Ｈ）が抽出される。
【００６５】ここで、乗数データは２８ビット中の下位
２６ビットであるが判りやすくするために２８ビットで
表した。有効ビット、加算数、加算結果を２８ビットで
表したのも判りやすくするためであって、実際は上位２
６ビットが演算に使用される。
２６ビットであるが判りやすくするために２８ビットで
表した。有効ビット、加算数、加算結果を２８ビットで
表したのも判りやすくするためであって、実際は上位２
６ビットが演算に使用される。
【００６６】次にセレクタ２９において１６ビットの出
力データが選択されたときに加算データ設定回路３０か
ら出力される加算数、すなわち、レジスタ２２および２
３の置数について説明する。乗算結果が１０進数で０．
５になる乗数データは、次の（７）式で求まる。
力データが選択されたときに加算データ設定回路３０か
ら出力される加算数、すなわち、レジスタ２２および２
３の置数について説明する。乗算結果が１０進数で０．
５になる乗数データは、次の（７）式で求まる。
【００６７】
２０×ｌｏｇ（０．５／８０００（Ｈ））
＝２０×ｌｏｇ（０．５／３２７６８）
＝−９６．３３ｄＢ …（７）
したがって、乗数データ（レベルｄＢ）が−９６．３ｄ
Ｂのとき四捨五入後の値が０００１（Ｈ）およびＦＦＦ
Ｆ（Ｈ）となり、−９６．４ｄＢのとき四捨五入後の値
が００００（Ｈ）となるように四捨五入のための加算数
を求める必要がある。ここで、−９６．３３ｄＢに対し
て、−９６．３ｄＢと−９６．４ｄＢとしたのはレベル
設定器２による乗数データがｄＢ表示で小数点以下１桁
までの設定を可能としたためである。
Ｂのとき四捨五入後の値が０００１（Ｈ）およびＦＦＦ
Ｆ（Ｈ）となり、−９６．４ｄＢのとき四捨五入後の値
が００００（Ｈ）となるように四捨五入のための加算数
を求める必要がある。ここで、−９６．３３ｄＢに対し
て、−９６．３ｄＢと−９６．４ｄＢとしたのはレベル
設定器２による乗数データがｄＢ表示で小数点以下１桁
までの設定を可能としたためである。
【００６８】したがって、波形データの最大値（７ＦＦ
ＦＦＦ（Ｈ））と最小値（８０００００（Ｈ））に対
し、乗数データが−９６．３３ｄＢのとき、乗算結果は
式（８）、式（９）に示すようになる。
ＦＦＦ（Ｈ））と最小値（８０００００（Ｈ））に対
し、乗数データが−９６．３３ｄＢのとき、乗算結果は
式（８）、式（９）に示すようになる。
【００６９】
７ＦＦＦＦＦ（Ｈ）×００００１００（Ｈ）
＝０００００７ＦＦＦＦＦ００（Ｈ） …（８）
８０００００（Ｈ）×００００１００（Ｈ）
＝３ＦＦＦＦ８０００００００（Ｈ） …（９）
ここで、乗数データ００００１００（Ｈ）は−９６．３
３ｄＢのときの乗数データである。
３ｄＢのときの乗数データである。
【００７０】次に上位１６ビットを取ったときそれぞれ
０００１（Ｈ）、ＦＦＦＦ（Ｈ）になる値を４８ビット
で表したときの最小値０００１００００００００
（Ｈ）、ＦＦＦＦＦＦＦＦＦＦＦＦ（Ｈ）からそれぞれ
式（８）、式（９）の値から上位４ビットを削除した値
を減算した値である下記の式（１０）、式（１１）の値
に基づく値が加算数となる。
０００１（Ｈ）、ＦＦＦＦ（Ｈ）になる値を４８ビット
で表したときの最小値０００１００００００００
（Ｈ）、ＦＦＦＦＦＦＦＦＦＦＦＦ（Ｈ）からそれぞれ
式（８）、式（９）の値から上位４ビットを削除した値
を減算した値である下記の式（１０）、式（１１）の値
に基づく値が加算数となる。
【００７１】
０００１００００００００（Ｈ）−００００７ＦＦＦＦＦ００（Ｈ）
＝００００８００００１００（Ｈ） …（１０）
ＦＦＦＦＦＦＦＦＦＦＦＦ（Ｈ）−ＦＦＦＦ８０００００００（Ｈ）
＝００００７ＦＦＦＦＦＦＦ（Ｈ） …（１１）
となり、サインビットが０のときは加算数は００００８
００００１００（Ｈ）以上、０００１８００００１００
（Ｈ）未満でなければならず、サインビットが１のとき
は加算数は００００７ＦＦＦＦＦＦＦ（Ｈ）以下でなけ
ればならない。
００００１００（Ｈ）以上、０００１８００００１００
（Ｈ）未満でなければならず、サインビットが１のとき
は加算数は００００７ＦＦＦＦＦＦＦ（Ｈ）以下でなけ
ればならない。
【００７２】上記の値は４８ビットでの値であり、２６
ビットで条件を満たすためには、サインビットが０の場
合は、 ０００１００００００００（Ｈ）の上位２６ビット ００００ ００００ ００００ ０００１ ００００ ００００ ００（Ｂ） から００００７ＦＦＦＦＦＦＦ（Ｈ）の上位２６ビット ００００ ００００ ００００ ００００ ０１１１ １１１１ １１（Ｂ） を減算した値 ００００ ００００ ００００ ００００ １０００ ００００ ００（Ｂ） となる。これを下位ビットから１６進数で示せば０００
０２００（Ｈ）となり、これがサインビット０の場合の
加算数となる。これがレジスタ２２に置数されている。
ビットで条件を満たすためには、サインビットが０の場
合は、 ０００１００００００００（Ｈ）の上位２６ビット ００００ ００００ ００００ ０００１ ００００ ００００ ００（Ｂ） から００００７ＦＦＦＦＦＦＦ（Ｈ）の上位２６ビット ００００ ００００ ００００ ００００ ０１１１ １１１１ １１（Ｂ） を減算した値 ００００ ００００ ００００ ００００ １０００ ００００ ００（Ｂ） となる。これを下位ビットから１６進数で示せば０００
０２００（Ｈ）となり、これがサインビット０の場合の
加算数となる。これがレジスタ２２に置数されている。
【００７３】同様にサインビットが１の場合は、
ＦＦＦＦＦＦＦＦＦＦＦＦ（Ｈ）の上位２６ビット
１１１１ １１１１ １１１１ １１１１ １１１１ １１１１ １１（Ｂ）
からＦＦＦＦ８０００００００（Ｈ）の上位２６ビット
１１１１ １１１１ １１１１ １１１１ １１１１ １１１１ １１（Ｂ）
を減算した値
００００ ００００ ００００ ００００ ０１１１ １１１１ １１（Ｂ）
となる。これを下位ビットから１６進数で示せば０００
０１ＦＦ（Ｈ）となり、これがサインビット１の場合の
加算数となる。これがレジスタ２３に置数されている。
０１ＦＦ（Ｈ）となり、これがサインビット１の場合の
加算数となる。これがレジスタ２３に置数されている。
【００７４】したがって、セレクタ２９によって２４ビ
ットとの出力が選択され、かつレベル設定器２にて設定
された乗算データが０ｄＢでないときには、乗算器３の
乗算結果のサインビットに基づいてレジスタ６またはレ
ジスタ７の置数がセレクタ８によって選択され、セレク
タ２５および２８を介して加算器４に供給されて、加算
器４において乗算出力と加算され、加算出力の上位２４
ビットが取り出されることにより四捨五入されたデータ
が得られる。
ットとの出力が選択され、かつレベル設定器２にて設定
された乗算データが０ｄＢでないときには、乗算器３の
乗算結果のサインビットに基づいてレジスタ６またはレ
ジスタ７の置数がセレクタ８によって選択され、セレク
タ２５および２８を介して加算器４に供給されて、加算
器４において乗算出力と加算され、加算出力の上位２４
ビットが取り出されることにより四捨五入されたデータ
が得られる。
【００７５】また、セレクタ２９によって２４ビットと
の出力が選択され、かつレベル設定器２にて設定された
乗算データが０ｄＢのときにはレジスタ２６の置数がセ
レクタ２８によって選択されて加算器４に供給され、加
算器４において乗算出力と加算され、加算出力の上位２
４ビットが取り出されることにより、波形データＲＯＭ
１のデータがそのまま出力される。
の出力が選択され、かつレベル設定器２にて設定された
乗算データが０ｄＢのときにはレジスタ２６の置数がセ
レクタ２８によって選択されて加算器４に供給され、加
算器４において乗算出力と加算され、加算出力の上位２
４ビットが取り出されることにより、波形データＲＯＭ
１のデータがそのまま出力される。
【００７６】セレクタ２９によって１６ビットとの出力
が選択され、かつ比較器２７によって乗算器３の出力の
上位ビットが８０００（Ｈ）、または７ＦＦＦ（Ｈ）で
ないと検出されたときには、乗算器３の乗算結果のサイ
ンビットに基づいてレジスタ２２またはレジスタ２３の
置数がセレクタ２４によって選択され、セレクタ２５お
よび２８を介して加算器４に供給されて、加算器４にお
いて乗算出力と加算され、加算出力の上位１６ビットが
取り出されることにより四捨五入されたデータが得られ
る。
が選択され、かつ比較器２７によって乗算器３の出力の
上位ビットが８０００（Ｈ）、または７ＦＦＦ（Ｈ）で
ないと検出されたときには、乗算器３の乗算結果のサイ
ンビットに基づいてレジスタ２２またはレジスタ２３の
置数がセレクタ２４によって選択され、セレクタ２５お
よび２８を介して加算器４に供給されて、加算器４にお
いて乗算出力と加算され、加算出力の上位１６ビットが
取り出されることにより四捨五入されたデータが得られ
る。
【００７７】また、セレクタ２９によって１６ビットと
の出力が選択され、かつ比較器２７によって乗算器３の
出力の上位ビットが８０００（Ｈ）、または７ＦＦＦ
（Ｈ）であると検出されたときには、レジスタ２６の置
数がセレクタ２８によって選択されて加算器４に供給さ
れ、加算器４において乗算出力と加算され、加算出力の
上位１６ビットが取り出されることにより、波形データ
ＲＯＭ１のデータがそのまま出力される。
の出力が選択され、かつ比較器２７によって乗算器３の
出力の上位ビットが８０００（Ｈ）、または７ＦＦＦ
（Ｈ）であると検出されたときには、レジスタ２６の置
数がセレクタ２８によって選択されて加算器４に供給さ
れ、加算器４において乗算出力と加算され、加算出力の
上位１６ビットが取り出されることにより、波形データ
ＲＯＭ１のデータがそのまま出力される。
【００７８】なお上記したデータ乗算装置３３におい
て、レベル設定器２にサインビットを含む２６ビットの
乗数データが設定される場合を例示したが、レベル設定
器２にサインビットを含む２５ビットの乗数データを設
定するようにしても差し支えない。
て、レベル設定器２にサインビットを含む２６ビットの
乗数データが設定される場合を例示したが、レベル設定
器２にサインビットを含む２５ビットの乗数データを設
定するようにしても差し支えない。
【００７９】
【発明の効果】以上説明したように本発明にかかるデー
タ乗算装置によれば、簡単な構成で出力データが１６ビ
ットの場合および２４ビットの場合に四捨五入を行った
乗算結果を得ることができるという効果が得られる。ま
た、本発明にかかるデータ乗算装置によれば、切り捨て
た場合よりも正確な演算結果を得ることができる。ま
た、本発明にかかるデータ乗算装置において出力データ
として２４ビットと１６ビットを選択可能にしたとき
は、出力データに１６ビットが必要なときにおいても２
４ビットで乗算されるために、演算誤差を小さくするこ
とができる。
タ乗算装置によれば、簡単な構成で出力データが１６ビ
ットの場合および２４ビットの場合に四捨五入を行った
乗算結果を得ることができるという効果が得られる。ま
た、本発明にかかるデータ乗算装置によれば、切り捨て
た場合よりも正確な演算結果を得ることができる。ま
た、本発明にかかるデータ乗算装置において出力データ
として２４ビットと１６ビットを選択可能にしたとき
は、出力データに１６ビットが必要なときにおいても２
４ビットで乗算されるために、演算誤差を小さくするこ
とができる。
【図１】本発明の実施の一形態にかかるデータ乗算装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】本発明の実施の一形態にかかるデータ乗算装置
の第１変形例の構成を示すブロック図である。
の第１変形例の構成を示すブロック図である。
【図３】本発明の実施の一形態にかかるデータ乗算装置
の第２変形例の構成を示すブロック図である。
の第２変形例の構成を示すブロック図である。
【図４】従来のデータ乗算装置の構成を示すブロック図
である。
である。
１および１１ 波形データＲＯＭ
２および１２ レベル設定器
３および１３ 乗算器
４および１４ 加算器
５、１５および３０ 加算データ設定回路
６、７、９、１０、１６、１７、１９、２２、２３およ
び２６ レジスタ ８、１０、１８、２０、２４、２５および２８ セレク
タ ３１、３２および３３ データ乗算装置
び２６ レジスタ ８、１０、１８、２０、２４、２５および２８ セレク
タ ３１、３２および３３ データ乗算装置
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/38
G06F 7/00
Claims (4)
- 【請求項１】信号発生装置に使用するデータ乗算装置で
あって、 アナログ波形をデジタル変換した２の補数による符号付
き２進数表示の波形データが格納された波形データＲＯ
Ｍと、 サインビットを含み波形データＲＯＭに格納された波形
データのビット数よりも少なくとも１ビット多いビット
数の乗数値が設定されるレベル設定器と、 波形データＲＯＭから読み出された波形データとレベル
設定器に設定された乗数値と乗算する乗算器と、 乗算器による乗算結果のサインビットに基づき四捨五入
をするためのデータが置数された第１および第２レジス
タと、乗算結果のサインビットに基づき第１または第２
レジスタの置数を選択するセレクタとを備え、セレクタ
からのデータを出力する加算データ設定回路と、 加算データ設定回路から出力されるデータを加算値とし
て乗算結果に加算する加算器とを備え、加算出力中から
上位所定ビット数の出力データを送出することを特徴と
するデータ乗算装置。 - 【請求項２】請求項１記載のデータ乗算装置において、
加算データ設定回路は、レベル設定器に波形データＲＯ
Ｍに格納された波形データをそのまま出力させるための
乗数値が設定されているときセレクタからの出力に変わ
って実質的に数値０の加算値を送出する手段を備えたこ
とを特徴とするデータ乗算装置。 - 【請求項３】出力データのビット数が２４ビットと１６
ビットの何れかを選択可能な信号発生装置に使用するデ
ータ乗算装置であって、 アナログ波形をデジタル変換した２の補数による符号付
き２進数表示の２４ビットの波形データが格納された波
形データＲＯＭと、 サインビットを含み波形データＲＯＭに格納された波形
データのビット数よりも少なくとも１ビット多いビット
数の乗数値が設定されるレベル設定器と、 波形データＲＯＭから読み出された波形データとレベル
設定器に設定された乗数値と乗算する乗算器と、 出力データのビット数が２４ビットのとき乗算器による
乗算結果のサインビットに基づき四捨五入をするための
データが置数された第１および第２レジスタと、出力デ
ータのビット数が１６ビットのとき乗算器による乗算結
果のサインビットに基づき四捨五入をするためのデータ
が置数された第３および第４レジスタと、出力データの
ビット数が２４ビットのとき乗算結果のサインビットに
基づき第１または第２レジスタの置数を選択する第１セ
レクタと、出力データのビット数が１６ビットのとき乗
算結果のサインビットに基づき第３または第４レジスタ
の置数を選択する第２セレクタと、出力データのビット
数が２４ビットのとき第１セレクタからの出力を選択
し、かつ出力データのビット数が１６ビットのとき第２
セレクタからの出力を選択する第３セレクタとを備え、
第３セレクタからのデータを出力する加算データ設定回
路と、 加算データ設定回路から出力されるデータを加算値とし
て乗算結果に加算する加算器と を備え、２４ビットと１６ビットとの出力ビット数に基
づいて、加算出力中から所定の上位２４ビットまたは上
位１６ビットの出力データを送出することを特徴とする
データ乗算装置。 - 【請求項４】請求項３記載のデータ乗算装置において、
加算データ設定回路は、出力データのビット数が２４ビ
ットのときにレベル設定器に波形データＲＯＭに格納さ
れた波形データをそのまま出力させるための乗数値が設
定されているとき、または出力データのビット数が１６
ビットのときであって乗算結果の所定の上位１６ビット
が７ＦＦＦ（Ｈ）または８０００（Ｈ）のとき第３セレ
クタからの出力に変わって実質的に数値０の加算値を送
出する手段を備えたことを特徴とするデータ乗算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34560999A JP3499481B2 (ja) | 1999-12-06 | 1999-12-06 | データ乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34560999A JP3499481B2 (ja) | 1999-12-06 | 1999-12-06 | データ乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001166919A JP2001166919A (ja) | 2001-06-22 |
| JP3499481B2 true JP3499481B2 (ja) | 2004-02-23 |
Family
ID=18377762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34560999A Expired - Fee Related JP3499481B2 (ja) | 1999-12-06 | 1999-12-06 | データ乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3499481B2 (ja) |
-
1999
- 1999-12-06 JP JP34560999A patent/JP3499481B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001166919A (ja) | 2001-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1094401A1 (en) | Data calculating device | |
| JP3499481B2 (ja) | データ乗算装置 | |
| JPH0145078B2 (ja) | ||
| JPH0114610B2 (ja) | ||
| JPH0566921A (ja) | データシフト回路 | |
| US7558811B2 (en) | Electronic control apparatus and memory apparatus for electronic control apparatus | |
| JPH0746959Y2 (ja) | 音源装置 | |
| JP2803506B2 (ja) | 除算器 | |
| JP2822577B2 (ja) | 平方根演算装置 | |
| JPH09152870A (ja) | 電子楽器のデジタルフィルタ装置 | |
| JPH043556B2 (ja) | ||
| CN116865763A (zh) | 高线性度边沿斜波的产生装置及方法 | |
| JPH0782047B2 (ja) | 複素電気信号の位相角決定方法及び回路 | |
| US5412155A (en) | Envelope generator for electronic musical instrument | |
| JP2820701B2 (ja) | ２進数への変換方法 | |
| JP2713283B2 (ja) | データ処理装置 | |
| JP3078696B2 (ja) | 逆数演算装置 | |
| JP2600266B2 (ja) | アドレス生成装置 | |
| JPH07212246A (ja) | 高速ｃｒｃチェック方式 | |
| JP2008070408A (ja) | タッチレスポンス検出装置および電子楽器 | |
| JP2606580B2 (ja) | 数値データ演算方法 | |
| JP2578827B2 (ja) | 正規化乗算器 | |
| JPS6126135A (ja) | 浮動小数点デ−タ変換回路 | |
| JP2000081968A (ja) | 逆数演算装置 | |
| JP3551992B2 (ja) | 電子楽器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091205 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |