JPS6077244A - Ｃｒｃ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

産業上の利用分野 本発明は、二ｌンピュータ装置におけるデータ転送等に
使用して好適なＣＲＣ回路に関する。 背景技術とその問題点 二ｌンピエータ装置におけるデータ転送等のデジタル糸
において、データの品位を保つために様々な：Ｉ−ラー
検出、エラー打止法が考えられている。 それらの白しエラー検出とし゛ζ強力かつ容易に実施で
きるのがＣ＋ｔ　Ｃによるチェックである。 このようなＣＲＣ１ｒ！ｌ蕗としては、従来から（１）
専用のしＳｌによるロジックｄ１算（２）　リーＩ・オ
ンリーメモリによるａｔ　Ｗ［３１ＣＰ　Ｕ内部でのソ
フＩ−ウェア処理などの方法が提案され′ζいる。しか
しながらこれらの内、（１）の方法では一般にシリアル
データしか適用できず、また（２）の方法ではパラレル
データしか適用できないと共に、これら（１１、（２）
の方法ではいずれもＣＲＣの生成多項式の変史が困難で
ある。 また（２）のリードオンリーメモリの信頼性が商くない
。さらに（３）の方法では多大なｉｔ　Ｗのために演算
時間を多く必要とするなどの問題があった。 発明の目的 本発明はこのような点にかんがめ、簡単な構成でシリア
ル・パラレルの両データに適用でき、４１：成多項式の
変史がｒＩＪ能で、処理時間の短い回路を提案する４）
のである。 発明の概要 本発明は、コンピュータ装置のデータバスに接続される
人力部と、ト記コンピュータ装置のデ−夕転送の次の命
令期間ば上記データバスのビット数分のタイミングパル
スを発生ずる制御部と、上記人力ｆ？Ｂからのデータの
ＣＲＣを計算する演算部と、この演算部からの８１算結
果を上記データバスに出力する出力部とからなるＣＲＣ
ｌ路であって、これによれば簡単な構成でシリアル・パ
ラレルの両データに適用でき、々；成多項式の変更が弓
部で、処理時間も短い。 実施例 第１図は全体の構成をボす。図において（１］は例えば
Ｚ−８０のｃｐｕ、（２）はメモリ装置、（３）は人出
力（１０）回路であって、これらはデータバス（４）、
アドレスバス（５）、コントロールバス（６）にて互い
に結合されている。 ざらに（７）はＣＲＣ回路であっζ、ご１ントロールハ
ス（６）からの１０続出信号が読出端子（可屈）、１０
書込信号かりセント端子（ＲＥＳＥＴ　）　、チップセ
レクト信号がチップセレクト端子（Ｃ５）、メ丑り司込
信号がロード端子（ＬＬ’ｌ）、例えば４台１１ｚのク
ロック（ｉ号φがクロック端子（ＣＬ　Ｋ　）に供給さ
れると共に、データバス（４）と双方向で結合される。 またアドレスバス（５）からのＡ８＝ＡＦのアドレスが
判定回路（８１４７）　Ａ端子に（ハ給され、後述する
ＢＵＦＦ　Ｔ叶アドレスがＢ端子にイＪ（給され、Ａ　
−Ｈの判定出力がＣＲＣｌ路（７）のイ矛−フル端イ（
正「）に供給される。 また第２図はメモリーマツプの例を４マし、ＩＩＵＰＦ
ＴＯＰアドレス（例えばＰＯＯＯ）からＮバイトの範囲
がデータエリアとされ、その後にＣＲＣの上位８ビ・７
ト及びト荀８ビットを収容する２ハイドのエリアが設け
られる。なお」−述の判定回路（８）でイネーブル信号
を形成した場合、Ｎ＋２＜２５６ハイトとなる。 そして第３図はプログラムリストを丞ず。このプログラ
ムは１０回路（３）の入力ボートからメモリ装置ｆ　（
２＋−、データを転送する場合であっζ、まずステップ
（１）　ごＣレジスタに入力する人力ボートのアドレス
をロードする。次にステップ〔２〕でＢレジスタに転送
すべきデータ数Ｎに対してＮ−１の値をロードする。ざ
らにステップ〔３〕でＨＩ＝ｌ／シスタに　１１１月月
Ｉ　ＴＯＰ−アドレスをロートする。以上でパラメータ
がセットされる。 次にステップ〔４〕で、ｃ　ＲＣｌｒ＋Ｊ路（７１（Ｃ
ＩＩＣＧＫ　）の入力部（１１）　（後述）にＡレジス
タの内容を出力してリセソ！・する。 さらにステップ〔５〕でＩＮＩＲによっ−（、ＩＯ回Ｉ
ＩＩＩＧ　＋３１の人カポ−１のデータが、メモリ装置
（２）の旧ＩＦＦ　′ｌ’（ＩＩ’アドレスからＮアド
レス分想込まれる。 ごこでごのＩＮＩＩ？のタイミングチャートは、第４図
にボずよろに例えば１２り［ドックの命令サイクルＭ１
と、３クロツクの入力サイクルＭ２．３クロツクの出力
サイクルＭ３からな〃）、入カザイクルＭ　２でＩＯＮ
路（３）の入力ボートからのデータが読出され、出力サ
イクルＭ３でデータがメモリ装置１ｆ２１　（７）　Ｔ
Ｉ　Ｌ　ｌ／レジスタ指定されたアドレスに１込まれる
。さらにその後の命令サイクルＭ１でＨＬレジスタの内
容が１増加され、Ｂレジスタの内容が１減少され、１３
レジスタの内容が０になるまで繰り返されてＮ　１１１
１１のデータがメモリ装置（２）に記憶される。なお図
中人はクロック信ｊ４−（ＣＬＫ）　、Ｂは動作の内容
をボし、またＣは゛７ドレス（１６ビソトＡｏ−Ａｐ）
、Ｄはメモリ要求信号（ＭＩＩＥ（１）、Ｅは読出信号
（ＲＤ）、Ｆは■込イｍ”−１１ｗｐ）、Ｇはデータ（
８ビツトＤｏ　−Ｄ？　）　、ｔ（ハ待ｔｍ（ｉｉＦ号
（ＷＡＩＴ）をボＬ７ている。 そしてこの場合に、データ転送時には各データごとにク
ロックの命令サイクルＭｌが存在する。 本願発明者はこの点に着目したものである。 すなわち第５図はＣＲＣ回路（７）の具体構成を小才。 図におい”ζ、例えば８ビットのデータバス（４）のデ
ータが人力部（１１）を構成するレジスタに供給される
。 またクロック信号（ＣＬ、　Ｋ　）が制御部（Ｉ２）を
構成するカウンタ（２１）に供給される。ごのカウンタ
（２１）の出力の十位側の３ピッ１−（ｌＡ、ＱＢ。 Ｑｃが反転してナンド回ＩｐＩ（２２）に供給され、Ｊ
ｔ＆上位のビットＱＤがナンド回路（２２）に（ＩＬ給
され、このナンド回１／ｆ％　（２２）の出力がカウン
タ（２１）のＰ、Ｔ端子に供給される。これによってカ
ウンタ（２］）はリセットから８クロツク期間カウント
し、ＱＤ出力がｉｌ：Ｉｉ電位になっ゛た状態で停止さ
れる。このＱＤ出力とクロック信号（ＣＬＩＯがオア回
１洛（２３）に供給され、上述の８クロツクの信号が取
り出される。 ざらにｌ二連のコン１−ロールバス（６）から続出端子
（ＲＤ）　、’）　セン１ＪｆＡｌ子（ｌｌＩｉｓｌＥ
Ｔ　）　、ｒ＋−ド端子（ＬＤ）からの信号がそれぞれ
プ〜ンＦ回＋２３　（２４）　。 （２５）　、（２６）に供給され、チップセレクト醋１
子（Ｃ３）からの信号がナンド回路（２４）　、（２５
）に供給され、イネーブル端子（ｎ）からの信号がナン
ド回＋２３　（２６）に供給される。そしてナンド回路
（２４）　、（２６）からの信号がノア回１洛（２７）
を通じてカウンタ　（２１）のクリア端子（επ下）に
（Ｊｔ給される。これによってカウンタ　（２１）はチ
ソプセＩ／り１・期間に■Ｏ読出またはイネーブル期間
にメモリ鉗込が行われるとりセントされ、その後８クロ
ツクが出力される。 ごの８りＬドック信号がレジスタ（１１）のクロック端
子に供給される。またナンド回路（２６）からの信号が
レジスタ（１１）のロード端子（丁■）に供給される。 これにょっ（レジスタ（１」）にはメモリ■−込時にデ
ータが口〜トされ、その後の８クロック信号にょゲ（順
次Ｉヒツト１′つ敗り出される。 この取り出されたデータが演算部（Ｊ３）を構成するイ
クスクルーシブオア回９（３１）を通じてシフトレジス
タ（３２）に供給される。 ごごで例えば１６ビツトのデータに対し゛乙Ｇ＋ｘ）＝
ｘ”＋ｘＩ５＋ｘノ＋１ の生成多項式ｒｃＲｃを行う場合には、それぞれ８ビツ
トのシフトレジスタ（３２ａ　）　、（３２ｂ　）を直
列（前段のＱ、出刃を後段のＡ人力にイ」ζ給）に設り
、オア回路（２３）がらの８りＣｌツク信号をそれぞれ
のクロック端子に供給すると共乙こ、シフトレジスタ（
３２ｂ）のＱＨ出カ、Ｑｐ出カ、シフトレジスタ（３２
ａ）のＱへ出カをそれぞれイクスクルーシフオア回ＩＭ
　（３３）　、（３４）を介し′Ｃイクスクルーシブオ
ア回路（３１）にフィートハックする。 Ｃレニヨ−、−Ｃシー）　Ｉ・し’；ス９　（３２ａ　
）　、（３２ｈ　）にＣＲＣコードが生成される。なお
この回路は割算回路とし゛ζジットレジメタを用いたた
め初段フィーｌバンク型となっているが、これはフリッ
プソ【、！ツブを１６股縦続に設げ、股間にフィードバ
ックする４４１式のＪ）のごもよい。またシフトレジス
タを使用した場合には、データバスのＬ　Ｓ　ＢがＱ八
、ＭＳ！３がＱ、に対応することになる。 さらにイクスクルーシブオア回路（３４）からの（−４
Ｍ−が８ビツトのシフトレジスタ（３５）にイ共給され
、メア回１♂８（２３）からの８クロック信号がり［Ｉ
ツク端子にイハ給される。これによってシフトレジスタ
（３５）にはへ１；成されたＣＲＣコードの」１位８ビ
ットがセットされる。 まノこナンドｋ！Ｉ　１ｚ１！Ｔ（２５）からの伯゛号
が、Ｒ３’−７リツプフロソプ回ＩＭ　（３６）のセラ
）　ｉ’７ｉ：ｌ子（Ｓ）に供給され、ナンド回路（２
４）からの信号がリセソ］・端子（Ｒ）に供給される。 これによってＲＳフリソプフし１ツブ回’＋１８　（３
６）は、チップセレクト期間中のｒ　ｏ　ｐｉ：込信号
からＩＯ続出信号までのＩＮＩＩ？の命令・す・イクル
Ｍ１にセットされる。 このＲ３７９７１７０７１回路（３６）がセントされて
いる期間のＱ出力がシフトレジスタ（３２ａ）のＢ端子
に（ｌｊ給され、この間入力が遮断される。 またナンド回路（２５）からの信号がシフトレジスタ（
３２ａ　）　、（３２ｈ　）のクリア端子（ＣＬＲ）に
供給され、１０１込信号によってこれらがクリアされる
。さらにシフトレジスタ（３２ｂ）の１３品１子、シフ
トレジスタ（３５）のＢ端子、クリア端子（ＣＬＲ）に
は高電位が供給され、これらの端子は不活性とされる。 ざらにシフトレジスタ（３５）からの８ビツトの出力が
出力部（１４）を構成するレジスタ（４１）に供給され
、テント回路（２４）からの信号がレジスタ（４１）の
イネーブル端子（ＯＥ）に供給されると共に、インバー
タ（４２）をｎＢじてクロック端子に供給される。そし
てレジスタ（４１）の出力信号がデータバス（４）に供
給される。 以上の人力部（１，１）、制御部（１２）、演算部（］
３）にて、第３図のステップ〔５〕のＩＮＩＲの期間中
に、データ転送時に人力部（１１）にデータがロードさ
れ、次の命令ザイクルＭ１に制御部（１２）からの８ク
ロック信号にゝこ演Ｗｎｌ（（１３）でＣＲＣの計算が
行われる。これがＢレジスタの値が０になるまでＮ１固
のデータについ゛て行われ、ステップ。 （５〕の終ｒ時には、　ＢＩＪＦＩ？　Ｔ（ＩＰ　？　
）レスからＮ−１（囚のデータまでのＣＲＣが計算され
、Ｎ番目のデータが入力部（１１）に１コードされた状
態になる。 そして第３し１のステップ（６）、［７）、（８）番Ｊ
ＡレジスタにＣＲＣ回）１１　ｆ？ｌのＬ１１力部（１
４）からのデータが繰り返し入力される。ここでステッ
プ（６）、（７）はダミーサイクルであって、この間に
入力部に［Ｉ−ドされたＮ番目のデータが演算部（１３
）に供給され、最終的なＣＲＣの計算が行われる。 さらにステップ〔８〕でＡレジスタに、最終的にジフト
レジスク（３５）に取り出されたＣＲＣＯ上（−７）３
ビツトが出力部（１４）をＭＱじて入力される。 またステップ

〔９〕でＢレジスタにΔレジスタの内容が
ロードされ、このときシフトレジスタ（３２ｂ　）　、
（３５）が駆動されてシフトレジスタ（３５）にはＣＲ
Ｃのト位の８ヒツトが入力される。 そしてステップ〔１０〕でＡレジスタに出力部（１４）
からのＣＲＣのト位の８ビツトが人力される。 さらにステップ（１１）でメモリ装置（２）の１１　Ｌ
レジスタで指定されたＮ個のデータの次のアドレスにＢ
レジスタの内容が書込まれ、ステップ〔１２〕でＨＬレ
ジスタが１インクリメントされ、スナップ〔］３〕でメ
モリ装置（２）の次のアドレスにＡレジスタの内容が７
１１込まれる。 ごのようにしてＣＲＣが計算され、データと共にメモリ
装置にν（込まれるわけであるが、この装置によれば、
ハードウェアの量も少なく装置が簡単であり、４１：成
多項式の変史もイクスクルーシブオア回路の接続イ）装
置を変えるのめで極めて容易である。 また演算処理をＣＰＵの命令サイクル中に行い、データ
転送の終−ｒ時には略処理を完ｒし′ζいるのＣ，無駄
時間も少数のダミーサイクルのめで足りる。なお処理の
ために命令サイクルには８り「ドック以−Ｌなくてはな
らないが、例えばＣｌ）　ｔＪとしζＺ−８０を使用し
た場合に゛は命令−り・イクルば全て８クロック以上と
なっている。 さらに人力部及び出力部のレジスタをシリアル人力、シ
リアル出力として所定のクロックを別途イｊ（給ｊ−る
ごとにより、シリアルのデータにも容易に夕・ｌ応でき
る。 なオフ　ＣＲＣのチェックを行う場合には、第３１ｍの
ブ１゛２グラムリストにおいてステップ〔２〕でＢレジ
スタに〔１−ドされるイ直をＮ−１１とし、ステップ〔
１１〕以降でＡ、Ｂレジスタの全てのビットの；４了が
０か台かを判別しＣ１０のとき１１呉りなしの゛国定を
９１うごとができる。 またメモリ！ｉ！？Ｗｌｆ２１からｒｏＮ路（３）の出
力ボートへの転送を行う場合には、ステップ〔］〕をり
、ｌ〕　Ｃ，０ｔＪＴＰＯＲＴ とし、ステップ〔５〕を 　ＴＩ　Ｒ とし、ステップ〔１１〕以ＩＩイを ＣＮＪＴ（Ｃ）　、　Ｂ ○ＬＪＴ　、（Ｃ）、Ａ とずればよい。 さらにメモリ装置間の転送、Ｄ　Ｍ　Ａ、人力ボートか
ら出力ボートへの転送等におけるＣＲＣの生成、チェッ
クにも使用できる。なおｌ）Ｍ八等においてはデータ転
送の間は８クロック期間を設りる処理を必要とする場合
もある。 またデータバスが１６ビツトの場合には、制御部の８ク
ロック信号を１６クロソク（名号とし７て同様の処理を
行うことができる。この場合にデータの間に１６クロソ
ク以上の命令サイクルが必９Ｍである。 発明の効果 本発明によれば、簡単な構成でシリアル・パラレルの両
データに適用でき、生成多項式の変史が１１１能で、処
理時間の短い回路をＩＭるごとができた。

【図面の簡単な説明】

第１図は全体の構成図、第２図〜第４図はその説明のた
めの図、第５図は本発明の一例の構成図である。 （４）はデータバス、（７）はＣＲＣＨ路、（ＩＩ）は
入力部、（１２）は制御部、（１３）は演算部、（１４
）は出力部でＣｂる。 ｌｌ５１　松隈秀盛、＜１．：”、、、’、”（１：、
：。 ＼１１（，１− 手続補正書 （′４１’＋１ｉ’１ｌ−ｉ’　Ｈ’Ｆ　’ｌ’すＬ（
殿）１、１１ｆｉの表示 昭和５８年特許願第１８６４３６　号 ２ブこ明の名称　ＣＲＣ回路 ３、抽１１をする各 １ｉｆ’ｌとの関係　１、旨１′１出願人Ｉ１１すｉ　
東ｊＫ部品用区北品用６１’−「ｌ　７番３５号名Ｊｕ
ｌ、１２１８ｊ　ソニー（４、式会社代表収お（ｒ’ｉ
文　夫　Ｋｌ、ｌ　リＩ↓　友１１５Ｍ１ｉ　＋１１猪
令の１１付　昭和　年　月　日６、　？１１ｉ’＋Ｉに
より増加する発明の数７　浦　市　の　月　象　明細書
の発明の詳細な説明の欄及び図面（１）明細書中、第５
頁４〜５行「の入力部・・・・・リセットする。」とあ
るな「がＯＵＴ命令により生じるｌ０ＷＲによりリセッ
トされる。」と訂正する。 （２）　同、同頁１０行「にクロックの命令サイクル」
とあるな「４クロツクの命令オペコードフェッチサイク
ル」と訂正する。 （３）　同、同頁１１行「Ｍｌと、３クロツクの入力サ
イクル」とあるをｒＭｌが２回と、４クロツクのＩＯ入
カサイクル」と訂正する。 （４）　同、同頁１２行「出力サイクルＭ３からなり、
入力サイクル」とあるを「メモリ書込みサイクルＭ３、
ＢレジスタをデクリメントしてＩＮＩＲが終了したか判
定するサイクルＭ４とからなり、ＩＯ人カサイクル］と
訂正する。 （５）同、同頁１６行［命令サイクルＭＩＪとあるを「
サイン）ｖＭ４Ｊと訂正する。 （６）同、同頁１８行「内容がＯになるまで繰」とある
を「内容が０になるか判定し、０になるまでＩＮＩＲが
繰」と訂正する。 （７）同、第６頁３〜５行「Ｅは読出信号・・・・・を
示している。」とあるを「Ｅは■０要求信号（ＩＯＲ，
Ｑ　）　、　Ｆは読出信号（ＲＤ）、Ｇは書込信号（Ｗ
Ｒ）、）１はデータ（８ピツトＤＯ〜Ｄ７　）を示して
いる。」と訂正する。 （８）　同、第７頁７行、９行、１１行（２ケ所）、１
９行、第９頁１３行、１５行、第１０頁３行（それぞれ
「ナンド」とあるな「負論理アンド」と訂正する。 （９）同、第７頁１２行「ノア」とあるな「伯論理オア
」と訂正する。 （Ｉｆ）　同、第５ｉｌＯ行ｒ　ＣＲＣを行５　Ｊとあ
るを「ＣＲＣの生成を行う」と訂正する。 （１１）同、第９頁１７行〜第１０頁２行「チップセレ
クト期間・・・・・入力が遮断される。」とあるを次の
ように訂正する。 ［演算部（１３）に対する入力信号の切換えを行うもの
でＩ　ＯＷＲが下がり、リセットされるとフリップフロ
ップ回路（ト）がセットされ、Ｑ出力が高電位となり、
シフトレジスタ（３２ａ）のＡ入力を有効とする。 次にＲＯＲＤが下がるとフリップフロッグ回路（至）が
リセットされＱ出力が低電位となる。これによりシフト
レジスタ（３ａ）にオールＯを供給する。」０２ｉ　同
、第１３頁３〜６行「さらに二人刃部・・・・・対応で
きる。」とあるを次のように訂正する。 「外部からのデータがシリアルでもパラレルでも１：Ｎ
ＰＯＲＴｌｏＵＴＰＯＲＴを通し、一度ＣＰＵ回路内部
データバスに取り込まれてから本ＣＲＣ回路に供給され
るため、外部データがシリアルでもパラレルでも適用で
きる。」 ０Ｊ　図面中、第４図を別紙の通り補正する。 以　上

Claims (1)

【特許請求の範囲】
1. ：Ｉンビュータ装置■のデータノ＼スに接続される人力
   部と、ｌ−記コンピュータ装置のデータ転送の次ノ命令
   期間に上記データバスのビット数分のタイミングパルス
   を発生ずる制御部と、ｌ−記入刃部からのデータのＣＲ
   Ｃを計算する演算部と、この演算部からの計勢結果を上
   記ゲータノ＼スに出力する出力部とからなるＣＲＣ回路
   。