JPS61120976A - 論理回路シミユレ−シヨン方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はディジタル論理装置の論理回路シミュレーショ
ン方法に関する。

〔発明の背景〕

ブール式等の演算式の表現方法には、ボーランド記法が
一般に使用される（例えば「共立総合コンピュータ辞典
」第２版、２．２．５中間言語への翻訳参照）。これに
よる従来の論理回路シミュレーション方法を第８図及び
第９図により説明する。

第８図に示すように０例えばａ＋ｂ＊ｃ＊ｄ＊ｅ＊ｆ＋
ｇ＊ｈのブール式を演算子と被演算子の組の列として、
ボーランド話法で表現する。その際、被演算子について
は、信号値格納領域のエン−トリを表す値を入れておく
。論理の結線情報としては、第９図に示した様に、ファ
ンアウト先の演算式を記述しているエリアのアドレス９
０１と。

ファンアウト先の信号値格納領域内で、この演算式の出
力値９０３が占める位置９０２が必要になる。第９図の
場合、ファンアウト先の信号値格納領域で信号値９０３
が１番目に格納されているので、信号値占有位置９０２
の値は１となる。

しかし、この従来方法によれば、ブール式を表現する際
、信号値格納領域のエントリを変数の数だけ必要とする
ため、論理モデルを形成するのに必要なメモリ量が大き
いという欠点があった。

〔発明の目的〕

本発明の目的は、ブール式で表現された論理回路を論理
シミュレーションする際に必要となる汎用コンピュータ
上のメモリ領域を小さくすることにある。

〔発明の概要〕

本発明はブール式を、ブール式の種ｌｌＩを表す「ブー
ル関数コード］と、変数の配置状態を表す「項割付コー
ド」のみで表現することにある６取り扱い可能なブール
式を［変数が単一演算子で結合されているところの論理
式（これを項という）が、別の単一演算子で結合されて
いるという形を持つブール式」に限定する。ブール関数
コードは。

項内の単一演算子と項同志間を結合している演算子との
組合せを表す。

〔発明の実施例〕 第１図は本発明によるブール式と項割付コードと信号値
格納領域の関係を示す。３値、４値の信号値を扱うシミ
ュレータでは、２ビツトで１個の信号値を表現できるた
め、１バイト（８ビツト）には、４個の信号値を格納で
きる。そこで、ｎ個の変数で構成されている項に対応す
る信号値格納領域を↑ｎ　／　４↑バイトとする。ここ
で↑↑は少数意思下切り上げを表す。この際、第１図の
１０１の様に、余りビットは項内の単一演算子の種類に
よってｒｒ　１　ｒｌ又はｒｌ　Ｏｒｌで埋めておく。

例えば、ＡＮＤ（７）場合は”１”、ＯＲ，ＦＯＲ（７
）場合はＩＩ　Ｏ４′を埋める。項割付コードは第１図
に示す様に、各１ビツトが信号値格納領域の１バイトに
対応している。項割付コードのあるビットが“０″なら
ば、対応する領域が項の信号値格納領域の最後であるこ
とを示し　１１１　ＩＩならば対応する領域が項の信号
値格納領域の途中であり１次に続く信号値格納領域内の
信号値と同じ項を構成することを示す。

初め、ブール式によりブール関数コード、項割付コード
、信号値格納領域を生成する方法を説明する。第６図は
そのフローチャートを示す。ここで、ブール式の例は、
第２図に示すブール式を用いるとする。

（１）まず最初にブール式を２分木に変換する（６０１
）。第３図に変換後の２分木を示す。２分木に変換する
方法は、例えば先の「共立総合コンピュータ辞典」第２
版、２．２．４記号表。

２．２．５中間言語への翻訳に記載されている。

２分木中より２額類の演算子３０１．３０２を取り出し
、下位にある演算子を項内の演算子とする。この場合、
′＊″がそれにあたる。逆にＩＩ　＋　′１が項と項を
結合する演算子となる。今後。

項内の演算子を下位演算子、項と項を結合する演算子を
上位演算子と呼ぶ。

（２）上位演算子に直接つながる下位演算子、又は被演
算子を節とする（６０２）。ここで各節が項を代表して
いることになる。第３図の２分木では、被演算子３０３
．演算子３０２．３０４の３つが節となる。

（３）上位演算子、下位演算子の種類より、第４図（Ａ
）のブール関数コード一覧表を参照し・てブール関数コ
ードを決める（６０２）。第２図のブール式の場合、上
位演算子がパ＋（ＯＲ）”。

下位演算子が’＊　（ＡＮＤ）”なので、ブール関数コ
ードはｒｌＪとなる。

（４）　　（２）で抽出した節の下位にある被演算子の
数を数える（６０３）。第２図のブール式の場合の例を
第４図（Ｂ）に示す。

（５）　　（４）で求めた各節の被演算子数より、各項
の゛信号値格納メモリ領域量を次式により求める（６０
３）。

メモリ領域量＝（（被演算子の数−１）／４）＋１第２
図のブール式の場合の結果を第４図（Ｃ）に示す。

（６）各節に対応する項割付コードを、以下の条件によ
り決定する（６０４，６０５）。

イ、各節の項割付コードの長さは、（メモリ領。

減量）ビットとする。

口、右端のビットをｔｒ　ＯＩＩとし、その他を″ビ′
とする。

上記の条件に従って決定した項割付コードを第４図（Ｄ
）に示す。

（７）　　（５）で求めたメモリ領域量より、各節に含
まれる被演算子の信号値が信号値格納領域の何バイト目
から格納されるかを、以下の式を用いて求める（６０６
）。

（Ｉ≧２） Ｐ（Ｉ）：Ｉ番目の節に含まれる信号値の格納が始まる
バイト位置 Ａ（Ｉ）：Ｉ番目の節の信号値格納メモリ領減量上記の
式を使って各節の信号値格納開始バイトを求めた結果を
第４図（Ｅ）に示す。

（８）各被演算子の信号値格納領域内で占める位置を下
記の式により求める（６０７）。この場合の位置とは、
信号値格納メモリ領域の先頭から２ヒツトを１嗅位とし
て数えた位置である。

Ｂ＝４ＸＰ＋Ｃ Ｂ：信号値の位置 Ｐ：該被演算子を含んでいる節の信号値格納開始バイト
位置 Ｃ：該被演算子の節円での出現順序 上記の式で求めた各被演算子の信号値の占有位置を第４
図（Ｆ）に示す。第４図（Ｆ）は２ビツトを１単位とし
、信号値格納領域の先頭２ビツトを占有位置の１番目と
している。

（９）以上の処理を節が終了するまで繰り返す（６０８
，６０９）。

（１０）　　最後に、各節の項割付コードをつなげて全
体の項割付コードとする（６１０）。これにより、第２
図のブール式は第５図のように表現される。

次に、ブール関数コード、項割付コード、信号値格納領
域からブール式の値を算畠する方法を説明する。第７図
はそのフローチャートを示す。

（１）ブール関数コードより、上位演算子、下位演算子
を決定する（７０１）。

（２）出力値の初期値を決める（７０２．７０３゜７０
４）。この初期値は演算結果に影響を及ぼさない値がと
られる。即ち、上位演算子がＡＮＤの場合は１．、ＯＲ
，ＦＯＲの場合は０である。

（３）信号値格納領域の１バイト目を処理対象信号値領
域とする（７０５）。

（４）中間出力値（項毎の演算結果）の初期値を決める
（７０６，７０７，７０８）、この初期値は１項毎の演
算結果に影響を及ぼさない値がとられる。即ち、下位演
算子がＡＮＤの場合はｌ。

ＯＲ，ＥＯＲの場合は０である。

（５）処理対象信号値領域に対し５下位演算子による演
算を行う　（７０９）。

（６）　　（５）の結果と中間出力値とに対し、下位演
算子による演算を行い（７１０）、新しい中間出力値と
する。

（７）項割付コードの対応するビットで１項が次のバイ
トに続いているかどうか判定しく７１２）、続いている
場合は現在の処理対象信号値領域の次のバイトを、新た
な処理対象信号値領域とする（７１”３）。切れている
場合は、出力値と中間出力値とに対し上位演算子による
演算を行い。

新しい出力値としく７１４）、その後、現在の処理対象
信号値領域の次のバイトを新たな処理対象信号値領域と
する（７　Ｌ　５）。

（８）以上の処理を、全ての信号値格納領域を処理し終
えるまで繰り返す（７！ｌ）。

（９）最後の項の中間出力値を計算した後、その中間出
力値と出力値とに対し、上位演算子による演算を行い５
最終的な出力値とする（７１６）。

以下、実際にデータがどう動くかを、第５図の例で、ａ
＝Ｑ、ｂ＝＝ｔ、（＝ｌ、ｄ＝Ｑ、　ｅ＝ｌ。

ｆ”Ｏｎ　ｇ”１１　ｈ＝１の場合を想定して説明する
。

ブール関数コードが「１」であることから、上位演算子
が○Ｒ１下位演算子がＡＮＤとなる。従って、出力値の
初期値は「０」、中間出力値の初期値は「１」となる。

信号値格納領域では、「０（ａ）、Ｉｔ　　１．ＩＪが
最初に処理対象となる。これにＡＮＤ演算を行い「０」
を得た後、中間出力値とＡＮＤ演算を行い「０」を得る
。項割付コードの対応するビットが０″なので、出力値
「０」と中間出力値「０」とでＯＲ演算を行い、新しい
出力値「０」を得る０次にｒｌ（ｂ）、１（ｃ）、１（
ｄ）、１（ｅ）Ｊを処理対象とし、中間出力値を「１」
に初期化する。処理対象信号値領域に対しＡＮＤ演算を
行い「１」を得　中間出力値「１」とＡＮＤ？ｔａｔＩ
を行い新たな中間出力値として「１」ｋ得る２項割付コ
ートの対応するヒントが′″１゛なので、中間出力値を
初期化せずに次のバイト［０（ｆＬ　　１．ｌ、ｌ、Ｊ
　を処理対象とする。処理対象信号値領域に対し、ＡＮ
Ｄ演算を行い「０」を得、中間出力値「１」とＡＮＤ演
算を行い新たな中間出力値として「０」を得る。項割付
コードの対応するヒツトが”　ｏ　”なので、出力値「
０」と中間出力値ｒＯＪとでＯＲ演算を行い、新たな出
力値「０」を得る。次にｒｌ、（ｇ）、１（ｈ）、１．
Ｎを処理対象とし、中間出力値をｒｌＪに初期化する。

処理対象信号値領域にＡＮ、Ｄ演算を行い「１」を得、
中間出力値ｒＮとＡＮＤ演算を行い新たな中間出力値と
して「ｌ」を得る。これで全ての信号値格納領域を処理
し終えたことになり、出力値「０」と中間出力値ｒｌＪ
　とでＯＲ演算を行い。

最終的な出力値ｒｌＪを得る。これが第５図で示したブ
ール式の出力値となる。

〔発明の効果〕

以上説明した様に２本発明によれば、ブール式で記述さ
れた論理を表現する際、ブール式のボーラント表現を、
汎用コンピュータ上に持つ必要がなくなり、所要メモリ
領域量を低減できる。

【図面の簡単な説明】

第１図は本発明によるブール式と項割付コードと信号値
格納領域の関係を示す図、第２図はブール式の一例を示
す図、第３図は第２図のブール式を２分木に変換した場
合を示す図、第４図（Ａ）〜（Ｆ）はブール関数コード
表、被演算子数一覧表。 メモリ領域量一覧表１項割付コード一覧表、信号値格納
開始バイト一覧表、信号値占有位置一覧表を示す図、第
５図は第２図の例の本発明によるブール式表現を示す図
、第６図及び第７図は本発明による処理フローを示す図
、第８図及び第９図は従来の方法を説明する図である６ α十す木ｃ＊ｄ＊ｅ＊ｆ　＋シ太ｈ ｅ（ 第４図ＩＥ） 第４図げ） 第５図 プ゛−ル囚ｔχコーＣ゛　　　　ロ エｐか１付コードロコココ イ１ｔｉｌｆ！４ｎ冷ｉ４　　ｃ＋１ｉ１＋＋ｂ＋ｃ・
ｄｉｅｆ’＋°円°ｈ°円第６図 第７図 ７丁ζ−）ン）：’　＆　ｔｌ　　　　　　　イ８１（
（≦ルト翻摩自戒第９図

Claims (1)

【特許請求の範囲】
1. （１）コンピュータ上にブール式で表現された論理回路
   と等価な論理回路モデルを形成し、該論理回路モデルに
   一定の信号値を入力して、論理回路動作を行わせる論理
   回路シミュレーション方法において、ブール式を、変数
   が単一演算子で結合されている形を持つ論理式と、それ
   ら論理式を結合している別の単一演算子とで記述し、一
   つの論理式に属する変数の信号値を一まとめにして表現
   することを特徴とする論理回路シミュレーション方法。