CN110417407A - 时钟数据恢复装置 - Google Patents

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Abstract

本发明公开了一种时钟数据恢复装置，包含一主控通道电路与多个从属通道电路。主控通道电路包含：时钟倍频单元，包含相位频率检测器、电荷泵、低通滤波器、压控振荡器、及回路除法器；主控通道采样电路；主控通道相位检测器；及主控通道多工器，耦接于主控通道相位检测器与电荷泵之间及耦接于相位频率检测器与电荷泵之间。每个从属通道电路包含：从属通道采样电路；从属通道相位检测器；从属通道数字回路滤波器；相位旋转器；以及从属通道多工器，耦接于压控振荡器与从属通道采样电路之间及耦接于相位旋转器与从属通道采样电路之间，主控通道多工器与每个从属通道多工器被适当设定，使得时钟数据恢复装置运行于多个模式之一。

Description

时钟数据恢复装置
技术领域
本发明涉及时钟数据恢复装置，尤其涉及能够以精简的架构运行于多个模式之一的时钟数据恢复装置。
背景技术
传统的时钟数据恢复(clock data recovery,CDR)装置包括模拟CDR装置、数字CDR装置、以及结合模拟CDR装置与数字CDR装置的结合式CDR(combined CDR)装置。如图1所示，模拟CDR装置100包含数据采样器(data sampler,DS)110、边缘采样器(edge sampler,ES)120、相位检测器(phase detector,PD)130、电荷泵(charge pump,CP)140、低通滤波器(low pass filter,LPF)150、以及压控振荡器(voltage-controlled oscillator,VCO)160。如图2所示，数字CDR装置200包含数据采样器210、边缘采样器220、相位检测器230、数字回路滤波器(digital loop filter,DLF)240、相位旋转器(phase rotator,PR)250、以及时钟倍频单元(clock multiplication unit,CMU)260，其中时钟倍频单元(或称锁相回路)260包含相位频率检测器、电荷泵、低通滤波器、压控振荡器与回路除法器。如图3所示，混合式CDR装置300除包含前述模拟CDR装置100与数字CDR装置200的元件外，进一步包含一多工器(multiplexer)310，用来于混合式CDR装置300作为模拟CDR装置时输出压控振荡器160的时钟，以及用来于混合式CDR装置300作为数字CDR装置时输出相位旋转器250的时钟。由于上述三种CDR装置的元件与运行为本领域的通常知识，其细节在此省略。
承上所述，结合式CDR装置300可以被设定为模拟CDR装置或数字CDR装置，以因应不同应用需求。然而，结合式CDR装置300除包含电荷泵140、低通滤波器150与压控振荡器160外，也包含具有电荷泵、低通滤波器与压控振荡器的时钟倍频单元260，因此，结合式CDR装置300有部分电路是重复/相仿的，其导致电路面积的增加与成本的浪费。另外，在多通道(multilane)的应用中，若每个通道的CDR装置都是结合式CDR装置以便被选择性地设定为模拟CDR装置与数字CDR装置之一，整体的电路面积将相当大，不利于电路微型化(circuitminiaturization)，且不具成本效益(not cost-effective)。
发明内容
本发明的一目的在于提供一种时钟数据恢复装置，以避免现有技术的问题。
本发明包含一种时钟数据恢复装置，能够以精简的架构运行于多个模式之一。该时钟数据恢复装置的一实施例包含一主控通道电路与多个从属通道电路。该主控通道电路包含：一时钟倍频单元，包含一相位频率检测器、一电荷泵、一低通滤波器、一压控振荡器、以及一回路除法器；一主控通道采样电路，耦接该压控振荡器；一主控通道相位检测器，耦接该主控通道采样电路；以及一主控通道多工器，耦接于该主控通道相位检测器与该电荷泵之间，以及耦接于该相位频率检测器与该电荷泵之间。每个从属通道电路包含：一从属通道采样电路；一从属通道相位检测器，耦接该从属通道采样电路，以及耦接该主控通道多工器；一从属通道数字回路滤波器，耦接该从属通道相位检测器；一相位旋转器，耦接该从属通道数字回路滤波器以及该压控振荡器；以及一从属通道多工器，耦接于该压控振荡器与该从属通道采样电路之间，以及耦接于该相位旋转器与该从属通道采样电路之间，其中该主控通道多工器与每个从属通道多工器被适当设定，使得该时钟数据恢复装置运行于该多个模式之一。
有关本发明的特征、实作与技术效果，兹配合附图作优选实施例详细说明如下。
附图说明
图1显示现有技术的模拟时钟数据恢复装置；
图2显示现有技术的数字时钟数据恢复装置；
图3显示现有技术的结合式时钟数据恢复装置；
图4显示本发明的时钟数据恢复装置的一实施例；
图5显示图4的主控通道电路的一实施例；
图6显示图5的时钟倍频单元的一实施例；
图7显示图5的主控通道采样电路的一实施例；
图8显示图4的每个从属通道电路的一实施例；以及
图9显示图8的从属通道采样电路的一实施例。
符号说明
100 模拟时钟数据恢复装置
110 DS(数据采样器)
120 ES(边缘采样器)
130 PD(相位检测器)
140 CP(电荷泵)
150 LPF(低通滤波器)
160 VCO(压控振荡器)
200 数字时钟数据恢复装置
210 DS(数据采样器)
220 ES(边缘采样器)
230 PD(相位检测器)
240 DLF(数字回路滤波器)
250 PR(相位旋转器)
260 CMU(时钟倍频单元)
300 混合式时钟数据恢复装置
310 多工器
400 时钟数据恢复装置
410 主控通道电路
420 从属通道电路
CLKVCO 输出时钟
SPD 相位检测信号
510 CMU(时钟倍频单元)
520 ML-SC(主控通道采样电路)
530 ML-PD(主控通道相位检测器)
540 ML-MUX(主控通道多工器)
610 PFD(相位频率检测器)
620 CP(电荷泵)
630 LPF(低通滤波器)
640 VCO(压控振荡器)
650 LD(回路除法器)
710 ML-DS(主控通道数据采样器)
720 ML-ES(主控通道边缘采样器)
810 SL-SC(从属通道采样电路)
820 SL-PD(从属通道相位检测器)
830 SL-DLF(从属通道数字回路滤波器)
840 PR(相位旋转器)
850 SL-MUX(从属通道多工器)
910 SL-DS(从属通道数据采样器)
920 SL-ES(从属通道边缘采样器)
具体实施方式
本发明包含时钟数据恢复装置，能够以精简的架构运行于多个模式之一，故本发明利于电路微型化且具有成本效益。
图4显示本发明的时钟数据恢复(clock data recovery,CDR)装置的一实施例。图4的CDR装置400包含一主控通道电路410与多个从属通道电路420(例如：三个从属通道电路420)，其中主控通道电路410耦接一主控通道信号输入端，输出一输出时钟CLKVCO至每个从属通道电路420(例如：输出该输出时钟CLKVCO至图8的每个从属通道电路420的相位旋转器840与从属通道多工器850)，每个从属通道电路420耦接一从属通道信号输入端，并输出一相位检测信号SPD(例如：图8的从属通道相位检测器820所输出的相位检测信号)至主控通道电路410。主控通道电路410的一实施例如图5所示，包含一时钟倍频单元(clockmultiplication unit,CMU)510、一主控通道采样电路(master lane sampling circuit,ML-SC)520、一主控通道相位检测器(master lane phase detector,ML-PD)530、以及一主控通道多工器(master lane multiplexer,ML-MUX)540，其中CMU510、ML-SC 520、ML-PD530、以及ML-MUX 540的每一个单独而言可通过已知的技术来实现。CMU 510的一实施例如图6所示，包含一相位频率检测器(phase frequency detector,PFD)610、一电荷泵(chargepump,CP)620、一低通滤波器(low pass filter,LPF)630、一压控振荡器(voltage-controlled oscillator,VCO)640、以及一回路除法器(loop divider,LD)650，其中PFD610耦接前述主控通道信号输入端以及通过ML-MUX540耦接CP 620，PFD 610能够接收一主控通道信号(例如：时钟信号)并将其作为一参考信号，以使CMU 510产生一输出时钟；此外，PFD 610、CP 620、LPF 630、VCO 640、以及LD 650的每一个单独而言可通过已知的技术来实现。ML-SC 520的一实施例如图7所示，包含一主控通道数据采样器(master lane datasampler,ML-DS)710与一主控通道边缘采样器(master lane edge sampler,ML-ES)720，ML-DS 710与ML-ES 720耦接该主控通道信号输入端以接收该主控通道信号，ML-DS 710与ML-ES 720也耦接VCO 640，以依据VCO 640的输出时钟来执行采样，ML-DS 710还耦接一主控通道信号输出端，以输出数据采样信号；此外，ML-DS 710与ML-ES 720的每一个单独而言可通过已知的技术来实现。ML-PD 530耦接ML-SC 520，以依据ML-DS 710与ML-ES 720的采样结果通过简单逻辑运算产生一检测信号。ML-MUX 540耦接于ML-PD 530与CP 620之间，以及耦接于PFD 610与CP 620之间，是依据CDR装置400的运行模式被设定，以执行电性连接(详如后述)。值得注意的是，依据应用需求(亦即使用者所需要的CDR装置400的运行模式)，ML-MUX 540被一次性地设定(设定不可变更)，或者被适应性地设定(设定可变更)。
每个从属通道电路420的一实施例如图8所示，包含一从属通道采样电路(slavelane sampling circuit,SL-SC)810、一从属通道相位检测器(slave lane phasedetector,SL-PD)820、一从属通道数字回路滤波器(slave lane digital loop filter,SL-DLF)830、一相位旋转器(phase rotator,PR)840、以及一从属通道多工器(salve lanemultiplexer,SL-MUX)850，其中SL-SC810、SL-PD 820、SL-DLF 830、PR 840、以及ML-MUX850的每一个单独而言可通过已知的技术来实现。SL-SC 810的一实施例如图9所示，包含一从属通道数据采样器(slave lane data sampler,SL-DS)910与一从属通道边缘采样器(slave lane edge sampler,SL-ES)920，SL-DS 910与SL-ES920均耦接前述从属通道信号输入端，并经由SL-MUX 850耦接PR 840或VCO 640，从而依据PR 840或VCO 640的输出时钟来执行采样操作，另外，SL-DS 910还耦接一从属通道信号输出端，以输出数据采样信号；此外，SL-DS 910与SL-ES 920的每一个单独而言可通过已知的技术来实现。SL-PD 820耦接SL-SC 810，以依据SL-DS 910与SL-ES 920的采样结果通过简单逻辑运算产生一检测信号，从而将该检测信号输出至SL-DLF 830以及ML-MUX 540。SL-DLF 830耦接SL-PD 820，以依据该检测信号产生一相位选择信号。PR 840耦接VCO 640与SL-DLF 830，以依据VCO 640的输出时钟产生多个频率相同但相位不同的时钟，并依据SL-DLF 830的相位选择信号输出所述时钟之一给SL-MUX 850。SL-MUX850耦接于VCO 640与SL-SC 810之间，以及耦接于PR 840与SL-SC 810之间，是依据CDR装置400的运行模式被设定，以执行电性连接(详如后述)。值得注意的是，依据应用需求(亦即使用者所需要的CDR装置400的运行模式)，每个SL-MUX 850被一次性地设定(设定不可变更)，或者被适应性地设定(设定可变更)。
前述多个模式的一实施例包含一第一模式(例如：适用于高分辨率多媒体接口(High Definition Multimedia Interface,HDMI)协议的数字CDR模式)、一第二模式(例如：适用于HDMI协议的混合式CDR(hybrid CDR)模式)、一第三模式(例如：适用于显示端(DisplayPort)协议的单通道(主要通道)的模拟CDR模式)、一第四模式(例如：适用于DisplayPort协议单通道(从属通道)的模拟CDR模式)、以及一第五模式(例如：适用于DisplayPort协议的二/四通道的混合式CDR模式)。
当CDR装置400运行于前述第一模式时，ML-MUX 540电性连接PFD610与CP 620、电性断开ML-PD 530与CP 620、以及电性断开每个SL-PD820与CP 620；此时，主控通道电路410的运行等同于一CMU的运行，更详细地说，CMU 510将前述主控通道信号(例如：来自HDMI协议的时钟通道的时钟信号)作为一参考时钟，从而令VCO 640输出一第一模式输出时钟(例如：该第一模式输出时钟包含一同相时钟CKI与一正交相时钟CKQ，其中这两个时钟的频率相同，相位差为九十度)给每个从属通道电路420的PR 840。当CDR装置400运行于该第一模式时，每个从属通道电路420的运行等同于一数字CDR电路的运行，其中每个SL-MUX850电性连接PR 840与SL-SC 810，并电性断开VCO 640与SL-SC 810。
当CDR装置400运行于前述第二模式时，ML-MUX 540电性连接这些SL-PD 820的一被选择相位检测器与CP 620、电性断开其它SL-PD 820(亦即不包含该被选择相位检测器的每个从属通道电路420的SL-PD820)与CP 620、电性断开PFD 610与CP 620、以及电性断开ML-PD 530与CP 620；此时，主控通道电路410与包含该被选择相位检测器的从属通道电路420的共同运行等同于一模拟CDR电路的运行，更详细地说，CP620依据该被选择相位检测器的输出产生一充电/放电信号，LPF 630依据该充电/放电信号产生一输入电压，VCO 640依据该输入电压输出一第二模式输出时钟(例如：该第二模式输出时钟包含一同相时钟CKI与一正交相时钟CKQ)给不包含该被选择相位检测器的每个从属通道电路420的PR 840。当CDR装置400运行于该第二模式时，包含该被选择相位检测器的从属通道电路420，它的SL-MUX850电性连接VCO 640与它的SL-SC 810，并电性断开它的SL-SC 810与它的PR 840；不包含该被选择相位检测器的每个从属通道电路420的运行等同于一数字CDR电路的运行，其中它的SL-MUX 850电性连接它的PR 840与它的SL-SC 810，并电性断开它的SL-SC 810与VCO640。
当CDR装置400运行于前述第三模式时，ML-MUX 540电性连接ML-PD 530与CP 620、电性断开每个SL-PD 820与CP 620、以及电性断开PFD 610与CP 620；此时，主控通道电路410的运行等同于一模拟CDR电路的运行。于第三模式下，从属通道电路420的运行方式不会造成影响。
当CDR装置400运行于前述第四模式时，ML-MUX 540电性连接这些SL-PD 820的一被选择相位检测器与CP 620、电性断开其它SL-PD 820(亦即不包含该被选择相位检测器的每个从属通道电路420的SL-PD820)与CP 620、电性断开PFD 610与CP 620、以及电性断开ML-PD 530与CP 620；此时，主控通道电路410与包含该被选择相位检测器的从属通道电路420的共同运行等同于一模拟CDR电路的运行，更详细地说，CP620依据该被选择相位检测器的输出产生一充电/放电信号，LPF 630依据该充电/放电信号产生一输入电压，VCO 640依据该输入电压输出一第四模式输出时钟(例如：该第四模式输出时钟包含一同相时钟CKI与一正交相时钟CKQ)给包含该被选择相位检测器的从属通道电路420的SL-SC810。当CDR装置400运行于该第四模式时，包含该被选择相位检测器的从属通道电路120，它的SL-MUX 850电性连接VCO 640与它的SL-SC810，并电性断开它的SL-SC 810与它的PR 840；不包含该被选择相位检测器的从属通道电路120的运行方式不会造成影响。
当CDR装置400运行于前述第五模式时，ML-MUX 540电性连接ML-PD 530与CP 620、电性断开每个SL-PD 820与CP 620、以及电性断开PFD 610与CP 620；此时，主控通道电路410的运行等同于一模拟CDR电路的运行，更详细地说，CP 620依据ML-PD 530的输出产生一充电/放电信号，LPF 630依据该充电/放电信号产生一输入电压，VCO 640依据该输入电压输出一第五模式输出时钟(例如：该第五模式输出时钟包含一同相时钟CKI与一正交相时钟CKQ)给每个从属通道电路420的PR 840。当CDR装置400运行于该第五模式时，每个从属通道电路420的运行等同于一数字CDR电路的运行，其中它的SL-MUX 850电性连接它的SL-SC810与它的PR 840，并电性断开它的SL-SC 810与VCO 640。
值得注意的是，前述VCO 640的输出时钟可为单一时钟，此时，接收该单一时钟的电路(例如：ML-SC 520、PR 840、或SL-MUX 850)可视需求自行依据该单一时钟产生多个频率相同但相位不同的时钟。
综上所述，本发明能够以精简的架构运行于多个模式之一，故本发明利于电路微型化、可用性高、且具有成本效益。
虽然本发明的实施例如上所述，然而这些实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范围，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。

Claims (10)

1.一种时钟数据恢复装置，能够运行于多个模式之一，包含：
一主控通道电路，包含：
一时钟倍频单元，包含一相位频率检测器、一电荷泵、一低通滤波器、一压控振荡器、以及一回路除法器；
一主控通道采样电路，耦接该压控振荡器；
一主控通道相位检测器，耦接该主控通道采样电路；以及
一主控通道多工器，耦接于该主控通道相位检测器与该电荷泵之间，以及耦接于该相位频率检测器与该电荷泵之间；以及多个从属通道电路，每个该从属通道电路包含：
一从属通道采样电路；
一从属通道相位检测器，耦接该从属通道采样电路，以及耦接该主控通道多工器；
一从属通道数字回路滤波器，耦接该从属通道相位检测器；
一相位旋转器，耦接该从属通道数字回路滤波器以及该压控振荡器；以及
一从属通道多工器，耦接于该压控振荡器与该从属通道采样电路之间，以及耦接于该相位旋转器与该从属通道采样电路之
间，
其中该主控通道多工器与每个该从属通道多工器被设定，使得该时钟数据恢复装置运行于该多个模式之一。
2.如权利要求1所述的时钟数据恢复装置，其中该多个模式包含一第一模式、一第二模式、一第三模式、一第四模式以及一第五模式，当该时钟数据恢复装置运行于该第一模式时，该主控通道多工器电性连接该相位频率检测器与该电荷泵，每个该从属通道电路的该从属通道多工器电性连接该相位旋转器与该从属通道采样电路；当该时钟数据恢复装置运行于该第二模式时，该主控通道多工器电性连接这些从属通道相位检测器的一第一被选择相位检测器与该电荷泵，包含该第一被选择相位检测器的该从属通道电路的该从属通道多工器电性连接该压控振荡器与该从属通道采样电路，不包含该第一被选择相位检测器的每个该从属通道电路的该从属通道多工器电性连接该相位旋转器与该从属通道采样电路；当该时钟数据恢复装置运行于该第三模式时，该主控通道多工器电性连接该主控通道相位检测器与该电荷泵；当该时钟数据恢复装置运行于该第四模式时，该主控通道多工器电性连接这些从属通道相位检测器中的一第二被选择相位检测器与该电荷泵，包含该第二被选择相位检测器的该从属通道电路的该从属通道多工器电性连接该压控振荡器与该从属通道采样电路；以及当该时钟数据恢复装置运行于该第五模式时，该主控通道多工器电性连接该主控通道相位检测器与该电荷泵，每个该从属通道电路的该从属通道多工器电性连接该相位旋转器与该从属通道采样电路。
3.如权利要求1所述的时钟数据恢复装置，其中该相位频率检测器耦接一主控通道信号输入端。
4.如权利要求1所述的时钟数据恢复装置，其中该压控振荡器输出两个时钟，该两个时钟的频率相同，该两个时钟的相位相差九十度。
5.如权利要求1所述的时钟数据恢复装置，其中该主控通道采样电路包含一主控通道数据采样器与一主控通道边缘采样器，该主控通道数据采样器与该主控通道边缘采样器用来依据该压控振荡器的至少一输出时钟进行采样操作，每个该从属通道采样电路包含一从属通道数据采样器与一从属通道边缘采样器，该从属通道数据采样器与该从属通道边缘采样器用来依据该从属通道多工器的至少一输出时钟进行采样操作。
6.如权利要求1所述的时钟数据恢复装置，其中当该时钟数据恢复装置运行于该多个模式的一第一模式时，该主控通道多工器电性连接该相位频率检测器与该电荷泵、电性断开该主控通道相位检测器与该电荷泵、以及电性断开这些从属通道相位检测器与该电荷泵，每个该从属通道电路的该从属通道多工器电性连接该相位旋转器与该从属通道采样电路，并电性断开该压控振荡器与该从属通道采样电路。
7.如权利要求1所述的时钟数据恢复装置，其中当该时钟数据恢复装置运行于该多个模式的一第二模式时，该主控通道多工器电性连接这些从属通道相位检测器的一被选择相位检测器与该电荷泵、电性断开不包含该被选择相位检测器的每个该从属通道电路的该从属通道相位检测器与该电荷泵、电性断开该相位频率检测器与该电荷泵、以及电性断开该主控通道相位检测器与该电荷泵，包含该被选择相位检测器的该从属通道电路的该从属通道多工器电性连接该压控振荡器与该从属通道采样电路，并电性断开该相位旋转器与该从属通道采样电路，不包含该被选择相位检测器的每个该从属通道电路的该从属通道多工器电性连接该相位旋转器与该从属通道采样电路，并电性断开该压控振荡器与该从属通道采样电路。
8.如权利要求1所述的时钟数据恢复装置，其中当该时钟数据恢复装置运行于该多个模式的一第三模式时，该主控通道多工器电性连接该主控通道相位检测器与该电荷泵、电性断开这些从属通道相位检测器与该电荷泵、以及电性断开该相位频率检测器与该电荷泵。
9.如权利要求1所述的时钟数据恢复装置，其中当该时钟数据恢复装置运行于该多个模式的一第四模式时，该主控通道多工器电性连接这些从属通道相位检测器中的一被选择相位检测器与该电荷泵、电性断开不包含该被选择相位检测器的每个该从属通道电路的该从属通道相位检测器与该电荷泵、电性断开该主控通道相位检测器与该电荷泵、以及电性断开该相位频率检测器与该电荷泵，包含该被选择相位检测器的该从属通道电路的该从属通道多工器电性连接该压控振荡器与该从属通道采样电路，并电性断开该相位旋转器与该从属通道采样电路。
10.如权利要求1所述的时钟数据恢复装置，其中当该时钟数据恢复装置运行于该多个模式的一第五模式时，该主控通道多工器电性连接该主控通道相位检测器与该电荷泵、电性断开这些从属通道相位检测器与该电荷泵、以及电性断开该相位频率检测器与该电荷泵，每个该从属通道电路的该从属通道多工器电性连接该相位旋转器与该从属通道采样电路，并电性断开该压控振荡器与该从属通道采样电路。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11580048B1 (en) * 2019-03-18 2023-02-14 Cadence Designs Systems, Inc. Reference voltage training scheme
US11115176B1 (en) * 2020-03-04 2021-09-07 Qualcomm Incorporated System and method for adjusting clock-data timing in a multi-lane data communication link

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080298476A1 (en) * 2007-05-31 2008-12-04 Bereza William W Apparatus for all-digital serializer-de-serializer and associated methods
CN101843019A (zh) * 2007-09-14 2010-09-22 西姆特科有限公司 高速串行器、相关组件、系统和方法
CN102064825A (zh) * 2010-12-15 2011-05-18 硅谷数模半导体（北京）有限公司 时钟与数据恢复电路以及具有该电路的集成芯片
CN102571250A (zh) * 2006-11-08 2012-07-11 菲尼萨公司 用于在光电设备中使用的串化器/解串器
US9209966B1 (en) * 2012-12-07 2015-12-08 Rambus Inc. Clock recovery circuit

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5694062A (en) * 1996-02-02 1997-12-02 Lsi Logic Corporation Self-timed phase detector and method
JP4542286B2 (ja) * 2001-06-06 2010-09-08 富士通株式会社 並列信号自動位相調整回路
WO2003077465A1 (en) 2002-03-08 2003-09-18 Optillion Ab Device and method for recovering data
US7499513B1 (en) * 2004-12-23 2009-03-03 Xilinx, Inc. Method and apparatus for providing frequency synthesis and phase alignment in an integrated circuit
JP4468298B2 (ja) 2005-12-28 2010-05-26 富士通株式会社 適応的遅延調整を有する位相補間器
US7342521B1 (en) * 2006-06-28 2008-03-11 Chrontel, Inc. System and method for multi-channel delay cell based clock and data recovery
US20080218226A1 (en) 2007-03-06 2008-09-11 Texas Instruments Incorporated Circuits and apparatus to implement digital phase locked loops
US9397868B1 (en) * 2012-12-11 2016-07-19 Rambus Inc. Split-path equalizer and related methods, devices and systems
TWI547102B (zh) 2014-08-08 2016-08-21 瑞昱半導體股份有限公司 多通道時序回復裝置
US9940288B1 (en) * 2015-11-23 2018-04-10 Cadence Design Systems, Inc. SerDes alignment process
TWI601404B (zh) * 2016-04-25 2017-10-01 創意電子股份有限公司 時脈資料回復裝置與方法
US10411873B1 (en) * 2018-03-12 2019-09-10 Qualcomm Incorporated Clock data recovery broadcast for multi-lane SerDes

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102571250A (zh) * 2006-11-08 2012-07-11 菲尼萨公司 用于在光电设备中使用的串化器/解串器
US20080298476A1 (en) * 2007-05-31 2008-12-04 Bereza William W Apparatus for all-digital serializer-de-serializer and associated methods
CN101843019A (zh) * 2007-09-14 2010-09-22 西姆特科有限公司 高速串行器、相关组件、系统和方法
CN102064825A (zh) * 2010-12-15 2011-05-18 硅谷数模半导体（北京）有限公司 时钟与数据恢复电路以及具有该电路的集成芯片
US9209966B1 (en) * 2012-12-07 2015-12-08 Rambus Inc. Clock recovery circuit

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