CN101453211B - 时钟信号生成电路、显示面板模块、成像装置和电子设备 - Google Patents

Abstract

一种延迟同步环型时钟信号生成电路包括：延迟线路，其用于将第一时钟信号以设定的延迟量延迟并输出；延迟时长设置单元，其用于根据从输出端输出的第二时钟信号和第一时钟信号之间的相位差设置延迟线路的延迟时长；相位关系判定单元，其用于判断第一时钟信号和第二时钟信号的相位关系是否为特定的相位关系；以及相位反转/非反转单元，其用于在检测到特定的相位关系时在包括延迟线路的传输线路上对第一时钟信号进行相位反转。本发明还提供了设置有所述延迟同步环型时钟信号生成电路的显示面板模块、成像装置和电子设备。采用上述结构的时钟信号生成电路可以使延迟量的调整范围减半，从而可以减小电路面积。

Description

时钟信号生成电路、显示面板模块、成像装置和电子设备

相关申请的交叉引用 

本发明包含与2007年12月5日向日本专利局提交的日本专利申请JP2007-314635相关的主题，将该申请的全部内容通过引用并入此处。 

技术领域

本发明涉及延迟同步环型信号生成电路，更具体地涉及一种可以优选地应用于利用薄膜形成技术和印刷技术形成有源元件的延迟同步环型信号生成电路。本发明也可以用于显示面板模块、成像装置和电子设备。 

背景技术

近来，不仅大屏幕显示器而且中小型显示器都需要高精度的显示分辨率。因此，更高频率的输入时钟信号和视频信号正被使用。例如，在功能电路集成于显示基板上的系统显示器中，通过将视频信号从串行转换为并行可以降低信号频率，从而可以提高工作裕度。 

然而，对于处于视频信号的并行转换的上游的电路部分，电路延迟和工作裕度的问题仍然存在。具体地，在目前的系统显示器的视频信号的输入频率非常高的情况下，在显示器基板上所产生的时钟信号和视频信号之间的时延差可导致采样失败。 

在日本未审查专利申请公开公报2006-287641号及2007-6517号中公开了一种延迟同步环型信号生成电路的示例。 

已经提出了这样一种方法，即通过利用诸如PLL(锁相环)或DLL(延迟锁定环)电路的相位调整器电路以减小时钟信号和视频信号之间的时延差，从而使时钟信号和视频信号之间的时延差接近于零。 

但是，对于在绝缘基板上形成或印刷构成时钟信号生成电路的有源元件作为薄膜晶体管而言，存在的问题在于，由于其电路规模导致难于包含在面板上。这是因为，形成或印刷于绝缘基板上的薄膜晶体管器件 的尺寸比形成于硅(半导体)基板上的晶体管大。具体地，易于预见的问题是，在配置以数字电路形式设置延迟量的部分的情况下，电路规模会变大。增大的电路规模导致了低的理论收益率，而这又反过来导致了成本增加。 

发明内容

根据本发明实施例的延迟同步环型时钟信号生成电路包括：延迟线路，其用于将第一时钟信号以设定的延迟量延迟并输出；延迟时长设定单元，其根据从输出端输出的第二时钟信号和第一时钟信号之间的相位差设定延迟线路的延迟时长；相位关系判定单元，其用于检测第一时钟信号和第二时钟信号的相位关系是否为特定的相位关系；以及相位反转/非反转单元，其用于当检测到所述特定的相位关系为所述第二时钟信号的相位超前于所述第一时钟信号的相位的状态时，通过具有一个反相器的传输通道输出所述第一时钟信号，对包括所述延迟线路的传输线路上的所述第一时钟信号进行相位反转，且当检测到所述特定的相位关系为所述第二时钟信号的相位滞后于所述第一时钟信号的相位的状态时，通过具有两个反相器的另一个传输通道输出所述第一时钟信号，当特定的相位关系表示第二时钟信号的相位超前于第一时钟信号的相位的状态时，相位优选地只被调整为第二时钟信号的相位滞后于第一时钟信号的相位的状态。因此，相位调整范围可以减半。 

根据本发明实施例的延迟同步环型时钟信号生成电路还包括：延迟线路，其用于将第一时钟信号以设定的延迟量延迟并输出；延迟时长设定单元，其根据从输出端输出的第二时钟信号和第一时钟信号之间的相位差设定延迟线路的延迟时长；相位关系判定单元，其用于检测第一时钟信号和第二时钟信号的相位关系是否为特定的相位关系；以及相位反转/非反转单元，其用于当检测到所述特定的相位关系为所述第二时钟信号的相位滞后于所述第一时钟信号的相位的状态时，通过具有一个反相器的传输通道输出所述第一时钟信号，对包括所述延迟线路的传输线路上的所述第一时钟信号进行相位反转，且当没有检测到所述特定的相位关系为所述第二时钟信号的相位超前于所述第一时钟信号的相位的状态时，通过具有两个反相器的另一个传输通道输出所述第一时钟信号。当特定的相位关系表示第二时钟信号的相位滞后于第一时钟信号的相位的状态时，相位优选地只被调整为第二时钟信号的相位超前于第一时钟信号的相位的状态。因此，相位调整范围可以减半。 

该延迟同步环型时钟信号生成电路还可以包括：假锁定状态检测单元，其用于检测第一时钟信号和第二时钟信号之间的假锁定状态；以及假锁定状态解除单元，其用于根据检测到的假锁定状态指令相位反转/非 反转单元进行相位反转。具有该功能可以使时钟信号生成电路的运行以可靠的方式避免将假锁定状态误认为正确的锁定状态。 

所述相位关系判定单元可以在复位时间段内判断是否已发生了特定的相位关系，并且在复位时间段结束后命令相位反转/非反转单元进行反转或非反转。这是因为在复位时间段内确定了延迟量，所以可以准确地检测相位关系。 

构成延迟同步环型时钟信号生成电路的有源元件可以利用薄膜形成技术或印刷技术在绝缘基板上形成。在此情况下，当通常使用多个有源元件降低性能波动的影响时，因为相位调整范围已变窄，从而电路规模可以通过元件个数的减少而减小。 

还提出了一种显示面板模块、成像装置和电子设备等。所述面板模块可以由显示面板、上述结构的时钟信号生成电路以及基于作为所述时钟信号生成电路的输出时钟的第二时钟信号用于驱动显示面板的驱动电路构成。 

时钟信号生成电路的有源元件可以是形成或印刷于绝缘基板上的薄膜晶体管。所述显示面板优选地例如为液晶显示面板或有机EL面板。 

并且，根据本发明实施例的成像装置包括：成像器件；上述结构的时钟信号生成电路；以及基于作为时钟信号生成电路的输出时钟的第二时钟信号用于驱动成像器件的驱动电路。 

并且，根据本发明实施例的电子设备包括：上述结构的时钟信号生成电路；用于控制整个系统运行的系统控制单元；以及用于接受输入至系统控制单元的操作输入的操作输入单元。 

采用上述结构的时钟信号生成电路可以使延迟量的调整范围减半，由此即便在以具有高电阻的薄膜晶体管构成时钟信号生成电路时，也可以减小电路面积。 

并且，形成延迟线路的延迟器件的级数被减少，因此可以实现电能耗的降低。而且，由于形成延迟线路的延迟器件的级数被减少，所以可减少达到相位锁定的时间。 

附图说明

图1是表示根据第一实施例的显示器的平面结构示例的示图； 

图2是表示根据第一实施例的时钟信号生成电路的结构示例的示图； 

图3是表示压控型延迟线路的结构示例的示图； 

图4是表示相位反转/非反转单元的结构示例的示图；

图5是表示相位比较电路的结构示例的示图； 

图6是表示判定输出和相位状态之间关系的示图； 

图7是表示电荷泵的结构示例的示图； 

图8是表示根据第一实施例的相位关系判定单元的结构示例的示图； 

图9是用于说明根据第一实施例的相位反转操作的示图； 

图10是表示根据第一实施例的时钟信号生成电路的工作步骤的示图； 

图11是表示根据第二实施例的显示面板的平面结构示例的示图； 

图12是表示根据第二实施例的时钟信号生成电路的结构示例的示图； 

图13是表示根据第二实施例的相位关系判定单元的结构示例的示图； 

图14是用于说明根据第二实施例的相位反转操作的示图； 

图15是表示根据第二实施例的时钟信号生成电路的工作步骤的示图； 

图16是表示根据第三实施例的显示面板的平面结构示例的示图； 

图17是表示根据第三实施例的时钟信号生成电路的结构示例的示图； 

图18是表示数字延迟线路的结构示例的示图； 

图19是表示移位时钟生成单元的结构示例的示图； 

图20是表示环型移位寄存器和数字延迟线路之间的连接关系的示图； 

图21是用于解释移位时钟生成单元的工作状态的示图； 

图22是用于解释环型移位寄存器的工作状态的示图； 

图23是表示根据第三实施例的时钟信号生成电路的另一个结构示例的示图；

图24是表示数字延迟线路的另一个结构示例的示图； 

图25是表示计数器的结构示例的示图； 

图26是表示解码器的结构示例的示图； 

图27是表示根据第三实施例的时钟信号生成电路的又一个结构示例的示图； 

图28是表示数字延迟线路的又一个结构示例的示图； 

图29是表示环型移位寄存器和数字延迟线路之间的另一种连接关系的示图； 

图30是用于解释环型移位寄存器的工作状态的示图； 

图31是表示根据第四实施例的显示面板的平面结构示例的示图； 

图32是表示根据第四实施例的时钟信号生成电路的结构示例的示图； 

图33是表示根据第四实施例的时钟信号生成电路的另一个结构示例的示图； 

图34是表示根据第五实施例的显示面板的平面结构示例的示图； 

图35是用于解释假锁定状态的示图； 

图36是表示根据第五实施例的时钟信号生成电路的结构示例的示图； 

图37A和37B是表示假锁定检测单元的结构示例的示图； 

图38是表示假锁定检测单元的输入/输出关系的示图； 

图39是表示根据第六实施例的显示面板的平面结构示例的示图； 

图40是用于解释工作时间段的分离的示图； 

图41是表示根据第六实施例的时钟信号生成电路的结构示例的示图； 

图42是表示工作模式转换电路的结构示例的示图； 

图43是用于解释工作模式转换电路的工作状态的示图；

图44是表示根据第六实施例的时钟信号生成电路的另一个结构示例的示图； 

图45是表示电子设备的系统结构示例的示图； 

图46是表示电子设备的系统结构示例的示图； 

图47是表示电子设备的外观的示图； 

图48A和图48B表示电子设备的外观的示图； 

图49是表示电子设备的外观的示图； 

图50A和图50B是表示电子设备的外观的示图； 

图51是表示电子设备的外观的示图； 

图52是表示相位比较电路的另一个结构示例的示图； 

图53用于描述图52中所示的相位比较电路的工作状态的示图； 

图54是表示采用了图52中所示的相位比较电路的移位时钟生成单元的结构示例的示图；并且 

图55是用于解释图54中所示的移位时钟生成单元的工作状态的示图。 

具体实施方式

以下描述本发明应用于系统显示器的情形。应指出的是，在本说明书的附图或说明书中没有具体示出的部分应当认为应用了现有技术。还应指出的是，以下说明只是本发明的实施例，而本发明并不局限于此。 

A第一实施例

A-1显示面板的结构

图1示出了在本实施例中所描述的显示面板1的平面视图结构。在本实施例的情况下，显示区域5及其外围电路在相同步骤中共同形成于玻璃基板3的表面上。即，我们认为在此情况下，显示面板1是系统面板。 

栅极线和信号线根据解像度以栅格形式形成于显示区域5上，并且像素电路形成于它们的各交叉位置处。即，显示区域5具有对应于有源矩阵 驱动方法的面板结构。应指出的是，栅极线是在显示区域的x方向上延伸的布线，信号线是在显示区域的y方向上延伸的布线。 

在各像素电路中，形成由薄膜晶体管构成的开关晶体管以及用于保持被写入的信号电压的保持电容Cs。应当指出，开关晶体管的栅极与栅极线相连，并且一个主电极与信号线相连，而另一个主电极与像素电极相连。 

像素电极在其自身和未示出的对向电极之间形成电场，利用该电场可变化地控制液晶的排列方向。应当指出，在本实施例的情况下，像素电路的结构是无关紧要的。例如，本实施例可以应用于像素电极和对向电极设置在不同的面板基板上以彼此面对的方法，也可以应用于像素电极和对向电极设置在同一面板基板上的IPS(平面内开关技术)或者其它的方法。 

信号线驱动器7、栅极线驱动器9和时钟信号生成电路11等在显示区域5周围形成为功能电路。 

信号线驱动器7是用于根据写时序向相应的信号线施加信号电压的驱动电路。信号线驱动器7由等于x方向上的像素个数的触发器的移位寄存器和数/模转换电路等构成，该数/模转换电路用于在各触发器的输出处锁存信号值并将该锁存输出转换成模拟电压。 

栅极线驱动器9是用于向栅极线依次提供信号电压的写时序的驱动电路。栅极线驱动器9由与y方向上的像素相等个数的触发器构成。信号线驱动器7和栅极线驱动器9由时钟信号生成电路11所提供的时钟信号(后文所述的CLK2)来驱动。 

顺便提及，时钟信号生成电路11是这样的电路，即与视频信号同步的输入时钟被输入到该时钟信号生成电路11中，并且生成与输入时钟CLK1同步的后文所述的输出时钟CLK2。时钟信号生成电路11还设有新功能，即，在输出时钟CLK2的相位与输入时钟CLK1的相位有延迟的状态下调节相位的功能。 

以下将具体说明，由于上述功能，时钟信号生成电路11的相位调节范围只是通常的360°的一半，即为180°。因此，延迟线路的级数只是通 常的时钟信号生成电路的级数的一半，并且达到相位锁定的时间也可以减少一半。在本实施例的情况下，我们假定构成时钟信号生成电路11的有源元件已利用半导体工艺形成于绝缘的玻璃基板3上。 

驱动信号经未示出的布线被提供至信号线驱动器7、栅极线驱动器9和时钟信号生成电路11。顺便提及，未示出的对向玻璃设置在作为下基板的玻璃基板3的表面上，以密封液晶层。 

A-2时钟信号生成电路(延迟量模拟控制型)的结构

图2示出了由本发明人在本说明书中所提出的延迟同步环型时钟信号生成电路11的内部结构示例。时钟信号生成电路11包括输入缓冲电路21、压控型延迟线路23、相位反转/非反转单元25、输出缓冲电路27、相位比较电路29、电荷泵31和相位关系判定单元33。 

输入缓冲电路21和输出缓冲电路27分别是由多个反相器电路串联而成的电路。输入至输入缓冲电路21的输入时钟CLK1也称为＂第一时钟＂，从输出缓冲电路27输出的输出时钟CLK2也称为＂第二时钟＂。 

压控型延迟线路23是可以模拟控制输入时钟CLK1的延迟量的延迟线路。压控型延迟线路23是一种可以通过可变化地控制连接于各反相器电路的输出级和负载电容之间的晶体管对的偏置电压Vbias来控制延迟量的延迟线路。 

图3示出了压控型延迟线路23的电路示例。压控型延迟线路23是由具有负载电容的CMOS反相器电路的串联电路构成的。在本实施例的情况下，所连接的CMOS反相器个数为16级。但是应指出的是，晶体管对设置在各CMOS反相器电路的输出端和接地点之间。还应指出的是，晶体管对是n沟道晶体管和p沟道晶体管的并联电路。 

在该结构的情况下，例如当n沟道晶体管的偏置电压Vbias_n为低(即晶体管是打开的)时，每级延迟器件的延迟量是最小的。另一方面，例如当n沟道晶体管的偏置电压Vbias_n为高(即晶体管是闭合的)时，每级延迟器件的延迟量是最长的。 

应当指出，偏置电压Vbias_n和偏置电压Vbias_p对于所有级的反相器电路的晶体管对是公共设置的。因此，延迟量的增加/减小对于所有的16 级反相器电路是同时实现的。因此，压控型延迟线路23的延迟时长的变化是以每级的延迟量乘以16的形式给出的。 

相位反转/非反转单元25是将从压控型延迟线路23输入的时钟信号反相并输出或者将从压控型延迟线路23输入的时钟信号输出而不反相的电路。在该实施例的情况下，相位反转/非反转单元25位于压控型延迟线路23和输出缓冲电路27之间。即，相位反转/非反转单元25位于延迟线路上。 

时钟相位转换操作的切换是根据由相位关系判定单元33提供的相位转换控制信号Pcont来控制的。在该实施例的情况下，当输出时钟CLK2的相位超前于输入时钟CLK1的相位时执行时钟相位的180°反相操作。另一方面，当输出时钟CLK2的相位滞后于输入时钟CLK1的相位时执行时钟相位的非反相操作。相位反转/非反转单元25的相位转换操作的切换由相位关系判定单元33来执行。 

图4示出了相位反转/非反转单元25的电路示例。图4中所示的相位反转/非反转单元25具有经过两个反相器电路INV的传输通道(SW1的通道)以及只经过一个反相器电路INV的传输通道(SW2的通道)，其中开关SW1和SW2设置为使得时钟信号只经过所述两个通道之一。 

应当指出，开关SW1和SW2的工作方式是截然相反的。因此，图4中所示的相位反转/非反转单元25将切换信号的连接反转。应当指出，反相器电路INV3用于同时打开/闭合构成开关SW1和SW2的n沟道晶体管和p沟道晶体管。 

如图4中所示的电路结构的情况下，当相位转换控制信号Pcont处于＂H＂电平时，开关SW2闭合。即，只经过一个反相器电路的传输通道被选中，并且输出与输入时的时钟相位相比经过180°相位反转的时钟。另一方面，当相位转换控制信号Pcont处于＂L＂电平时，开关SW1闭合。即，经过两个反相器电路的传输通道被选中，并且以输入时的时钟相位输出时钟而没有改变。

相位比较电路29是用于比较输入时钟CLK1的边缘相位和输出时钟CLK2的边缘相位的电路，并且相位比较电路29根据比较关系向下游输出判定输出Q1和Q2。 

图5示出了相位比较电路29的电路结构示例。相位比较电路29包括：D触发器41，其以输入时钟CLK1作为时钟信号操作；D触发器43，其以输出时钟CLK2作为时钟信号操作；以及与门45，该与门45实现D触发器41和43的输出信号的逻辑“与”，并为D触发器41和43产生复位信号。 

在这种电路结构的情况下，在相位比较电路29中，已检测到上升沿的时钟CLK所对应的D触发器的输出信号先达到＂H＂电平，而当后出现＂H＂电平的时钟CLK所对应的D触发器的输出信号达到＂H＂电平时，D触发器41和43的判定输出Q1和Q2都被复位。 

因此，判定输出Q1和Q2输出为＂H＂电平的时长对应于相位差。例如，当输入时钟CLK1的相位超前于输出时钟CLK2时，判定输出Q1为＂H＂电平的时长对应于相位差的时间段。另一方面，当输入时钟CLK1的相位超前于输出时钟CLK2时，判定输出Q2是＂H＂电平的时长对应于相位差的时间段。应当指出，当输入时钟CLK1和输出时钟CLK2的边缘相位大致相同时，在相位比较电路29中，判定输出Q1和Q2从D触发器41和43持续输出＂L＂电平。图6示出了上述的判定输出Q1和Q2与相位状态之间的关系。 

电荷泵31是根据相位比较电路29的判定输出Q1和Q2产生偏置电压Vbias_n和偏置电压Vbias_p(模拟电压)以提供至压控型延迟线路23的电路。 

图7示出了电荷泵31的电路结构。电荷泵31由n沟道偏置电压生成电路单元和p沟道偏置电压生成电路单元构成。偏置电压生成电路单元分别由反相器311、CMOS开关313和315以及保持电容317构成。 

例如，在n沟道偏置电压生成电路单元中，当判定输出Q1为＂L＂电平且判定输出Q2为＂H＂电平时，保持电容被充电。这时，n沟道偏置电压Vbias_n升高。另一方面，当判定输出Q1为＂H＂电平且判定输出Q2为＂L＂电平时，保持电容被放电。这时，n沟道偏置电压Vbias_n降低。

并且，在p沟道偏置电压生成电路单元中，当判定输出Q1为＂L＂电平且判定输出Q2为＂H＂电平时，保持电容被放电。这时，p-沟道偏置电压Vbias_p降低。另一方面，当判定输出Q1为＂H＂电平且判定输出Q2为＂L＂电平时，保持电容被充电。这时，p沟道偏置电压Vbias_p升高。 

并且，当判定输出Q1和Q2都处于＂L＂电平时，两个电路单元都保持在保持电容的刚先前值。 

相位关系判定单元33是根据相位比较电路29的判定输出Q2判定输入时钟CLK1和输出时钟CLK2之间相位关系的电路。图8示出了相位关系判定单元33的电路示例。图8中所示的相位关系判定单元33是由反相器331、CMOS开关(p沟道MOS晶体管333和n沟道MOS晶体管335)和保持电容337构成。 

应当指出，判定输出Q2被输出至反相器331并且其反相输出被用于控制p沟道MOS晶体管333。另一方面，复位信号RST用于控制n沟道MOS晶体管335。 

在这种电路结构中，例如当判定输出Q2为＂H＂电平(即输出时钟CLK2的相位相对超前)时，由保持电容337的电位所提供的相位转换控制信号Pcont为高电源电位(即＂H＂电平)。另一方面，当复位信号RST为＂H＂电平时，由保持电容337的电位所提供的相位转换控制信号Pcont为低电源电位(即＂L＂电平)。 

应当指出，只是利用判定输出Q2产生相位转换控制信号Pcont的原因在于，当输出时钟CLK2的相位超前于输入时钟CLK1时，将经过180°相位反转。即，这将通过压控型延迟线路23相对于输入时钟CLK1在延迟范围内进行相位调整。 

图9是在利用相位关系判定单元33的情况下表示相位调整范围的概念图。如图9所示，时钟信号生成电路11中的调整范围从相关技术中的360°降到180°。该调整范围的减半是时钟信号生成电路11的特征。 

A-3时钟信号生成电路的工作原理和优点

下面参照图10说明利用时钟信号生成电路11的相位控制工作原理。

在步骤S1中，在时钟信号生成电路11中，相位比较电路29反复地比较输入时钟CLK1和输出时钟CLK2的相位。 

然后，在时钟信号生成电路11中，在步骤S2中，对输出时钟CLK2的相位是否超前于输入时钟CLK1的相位进行判断。更具体地，等同于该判定过程的操作是通过将判定输出Q2提供给相位关系判定单元33的操作实现的。 

当从判断过程中得出肯定的结果时(即当输出时钟CLK2的相位超前时)，则在步骤S3时钟信号生成电路11将输出时钟CLK2的相位反转180°并输出。具体地，具有＂H＂电平的相位转换控制信号Pcont从相位关系判定单元33输出，然后时钟相位在相位反转/非反转单元25中被反转180°。 

另一方面，当在步骤S2的判断过程中得出否定的结果时(即当输出时钟CLK2的相位滞后于或同步于输入时钟CLK1时)，则在时钟信号生成电路11中输出时钟CLK2的当前的相位关系被保持。具体地，具有＂L＂电平的相位转换控制信号Pcont从相位关系判定单元33输出，然后时钟相位在相位反转/非反转单元25中按照输入被输出而没有变化。 

随后，在步骤S4中，时钟信号生成电路11根据输入时钟CLK1和输出时钟CLK2的相位差调整压控型延迟线路23的延迟量。因此，压控型延迟线路23所需要的相位调整能力相对于输入时钟CLK1限制在180°的范围内。 

这意味着构成压控型延迟线路23的延迟器件(反相器电路、负载电容、晶体管对)的级数可以降低至相关技术(其中调整360°)的一半。延迟器件个数的减半意味着时钟信号生成电路11的电路面积可以显著减少。在时钟信号生成电路11中延迟器件的减少也有利于电能耗的降低。而且，延迟量的较窄的调整范围意味着输出时钟CLK2的输出达到与输入时钟CLK1相位同步的时间可以显著减少。即，可以实现以短的获取时间达到相位锁定的时钟信号生成电路。 

B第二实施例

B-1显示面板的结构

图11示出了在本实施例中所描述的显示面板51的平面视图结构。在图11中，对应于图1的部件以相同的附图标记表示。如图11所示，除了时钟信号生成电路61之外，显示面板51的基本结构与根据第一实施例的显示面板1的结构相同。 

B-2时钟信号生成电路的结构(延迟量模拟控制型)

图12示出了根据本实施例的时钟信号生成电路61的电路结构。应当指出，图12中所示的与图2中相同的部件以相同的附图标记表示。 

在本实施例中所采用的相位关系判定单元63是根据相位比较电路29的判定输出Q1判断输入时钟CLK1和输出时钟CLK2之间的相位关系的电路。图13示出了相位关系判定单元63的电路示例。图13中所示的相位关系判定单元63是由反相器631、CMOS开关(p沟道MOS晶体管633和n沟道MOS晶体管635)和保持电容637构成的。 

应当指出，判定输出Q1被输入至反相器631并且其反相输出用于控制p沟道MOS晶体管633。另一方面，复位信号RST用于控制n沟道MOS晶体管635。 

在该电路结构中，例如当判定输出Q1为＂H＂电平(即输出时钟CLK2的相位相对延迟)时，由保持电容637的电位所提供的相位转换控制信号Pcont为高电源电位(即＂H＂电平)。另一方面，当复位信号RST为＂H＂电平时，由保持电容637的电位所提供的相位转换控制信号Pcont为低电源电位(即＂L＂电平)。 

应当指出，仅利用判定输出Q1产生相位转换控制信号Pcont的原因在于，当输出时钟CLK2的相位滞后于输入时钟CLK1时，将经过180°相位反转。即，这将通过压控型延迟线路23相对于输入时钟CLK1在延迟范围内进行相位调整。 

图14是表示在利用相位关系判定单元33的情况下相位调整范围的概念图。如图14所示，时钟信号生成电路61的调整范围从相关技术的360°降到180°。该调整范围的减半是时钟信号生成电路61的特征。 

B-3时钟信号生成电路的工作原理和优点

下面参照图15说明利用时钟信号生成电路61的相位控制工作原理。 

在步骤S11中，在时钟信号生成电路61中，相位比较电路29反复地比较输入时钟CLK1和输出时钟CLK2的相位。 

然后，在时钟信号生成电路61中，在步骤S12对输出时钟CLK2的相位是否滞后于输入时钟CLK1的相位进行判断。更具体地，等同于该判定过程的操作是通过向相位关系判定单元33提供判定输出Q1的操作实现的。 

当从判断过程中得出肯定的结果时(即当输出时钟CLK2的相位滞后时)，在步骤S13时钟信号生成电路61将输出时钟CLK2的相位反转180°并输出。具体地，具有＂H＂电平的相位转换控制信号Pcont从相位关系判定单元33输出，然后在相位反转/非反转单元25中时钟相位反转180°。 

另一方面，在从步骤S12的判断过程中得出否定的结果时(即当输出时钟CLK2的相位超前于或同步于输入时钟CLK1时)，则在时钟信号生成电路61中输出时钟CLK2的当前的相位关系被保持。具体地，具有＂L＂电平的相位转换控制信号Pcont从相位关系判定单元33输出，然后在相位反转/非反转单元25中时钟相位按照输入被输出而没有变化。 

随后，在步骤S14中，时钟信号生成电路61根据输入时钟CLK1和输出时钟CLK2的相位差调整压控型延迟线路23的延迟量。因此，压控型延迟线路23所需要的相位调整能力相对于输入时钟CLK1限制在180°的范围内。 

这意味着构成压控型延迟线路23的延迟器件(反相器电路、负载电容、晶体管对)的级数可以降低至现有技术(其中调整360°)的一半。延迟器件个数的减半意味着时钟信号生成电路61的电路面积可以显著减小。在时钟信号生成电路61中延迟器件的减少也有利于电能耗的降低。而且，延迟量的较窄的调整范围意味着输出时钟CLK2的输出达到与输入时钟CLK1的相位同步的时间可以显著减少。即可以实现以短的获取时间达到相位锁定的时钟信号生成电路。 

C第三实施例

C-1显示面板的结构

图16示出了在本实施例中所描述的显示面板71的平面视图结构。在图16中，对应于图1的部件以相同的附图标记表示。如图16所示，除了时钟信号生成电路81的延迟线路是数字延迟线路之外，显示面板71的基本结构与根据第一实施例的显示面板1的结构相同。 

C-2时钟信号生成电路(延迟量数字控制型)的配置 

图17示出了根据本实施例的时钟信号生成电路81的电路结构。应当指出，与图2中相同的部件以相同的附图标记表示。该时钟信号生成电路81是由输入缓冲电路21、数字延迟线路83、相位反转/非反转单元25、输出缓冲电路27、相位比较电路29、移位时钟生成单元85、环型移位寄存器87和相位关系判定单元33构成的。 

同样地在图17所示的时钟信号生成电路81的情况下，与第一实施例相同，利用相位反转/非反转单元25和相位关系判定单元33相位调整范围被减半。与第一实施例相比，不同之处在于数字延迟线路83用作延迟线路83，移位时钟生成单元85和环型移位寄存器87用作系统调整电路。 

现在只描述与上述实施例相比对本实施例来说是新的部件。数字延迟线路83是由具有负载电容的CMOS反相器电路的串联电路构成的。图18示出了数字延迟线路83的结构示例。图18中所示的电路结构基本上与图3中所示的电路结构相同。 

然而不同之处在于，在第一实施例中与CMOS反相器的输出级相连的晶体管对的偏置电压Vbias以模拟的方式驱动，而在本实施例中是以开关方式驱动。在所采用的结构中，与各反相器电路的输出级相连的开关的打开/闭合是受控制的，从而控制传输通道和负载电容的接触/非接触之间的切换，因此延迟量可以以单级递增的形式来控制。 

应当指出，开关的打开/闭合是通过后文所述的环型移位寄存器87来实现的。在本实施例的情况下，与传输通道相连的负载电容的个数被控制为在0至16的范围内增加或减小。应当指出，当所有开关被控制为打开(所有开关被控制为断开)时，延迟时间最短。在数字延迟线路83上的延迟量随着与传输通道相连的每个负载电容递增地增加。因此，当所有开关被控制为闭合(所有开关被控制为接通)时，延迟时间最长。

移位时钟生成单元85是根据相位比较电路29的判定输出Q1和Q2用于控制向环型移位寄存器87提供和停止提供移位时钟SCLK的电路。该移位时钟生成单元85的功能对应于延迟量控制单元。当判定输出Q1和Q2中的一个为＂H＂电平且另一个为＂L＂电平时，移位时钟生成单元85向环型移位寄存器87提供移位时钟SCLK，当判定输出Q1和Q2都为＂L＂电平时，停止向环型移位寄存器87提供移位时钟SCLK。 

图19示出了移位时钟生成单元85的电路示例。在图19所示的情况下，移位时钟生成单元85是由电荷泵91、缓冲器93、连接为二极管形式的晶体管95、复位晶体管97、锁存器99、缓冲器101、与门103和缓冲器105构成的。 

电荷泵91是由反相器911、CMOS开关913和915以及保持电容917构成的。当输入时钟CLK1的相位超前于输出时钟CLK2的相位时，电荷泵91输出＂H＂电平，当输入时钟CLK1的相位滞后于输出时钟CLK2的相位时输出＂L＂电平。并且，当输入时钟CLK1的相位和输出时钟CLK2的相位相同时，电荷泵91输出保持电容的刚先前值。 

缓冲器93是多个反相器电路串联的电路。复位晶体管97是用于将锁存器99的输入电平强制地复位成＂L＂电平的薄膜晶体管。锁存器99是两个反相器电路以环形连接的电路级。缓冲器101是由偶数个反相器电路串联的电路。与门103是输出上述的逻辑门91、93、95、97、99和101与输入时钟CLK1的逻辑“与”的门电路。 

因此，只有当逻辑门91、93、95、97、99和101的输出为＂H＂电平时，与门103才将输入时钟CLK1输出至缓冲器105作为移位时钟SCLK，当逻辑门91、93、95、97、99和101的输出为＂L＂电平时，停止移位时钟SCLK的输出。应当指出，缓冲器105是由多个反相器电路串联的电路。 

环型移位寄存器87是与环形连接的数字延迟线路83的个数具有相等个数的D触发器的移位寄存器电路。该环型移位寄存器87用作延迟量设置单元。 

图20示出了环型移位寄存器87的电路示例。在图20所示的情况下，环型移位寄存器87由16个D触发器电路以及反相器电路111构成，在16个 D触发器电路中前一级的Q输出是后一级的D输入，其中最后一级的Q输出在反相器电路111中经过逻辑“反”，然后反馈至第一级的D输入。 

应当指出，D触发器电路具有复位端，通过该复位端的复位信号的输入使所有Q输出改变为＂L＂电平状态。并且，D触发器电路具有移位时钟端以在提供移位时钟SCLK的情况下执行锁存D输入并且以Q输出输出至下一级的操作。 

在该实施例的情况下，这样进行工作，即升至＂H＂电平的Q输出的个数等于从复位状态结束起输入的移位时钟SCLK的上升沿的个数。当然，Q输出的逻辑电平与其反转输出(反转Q输出)的关系是相反的。 

并且，在各触发器电路级中的Q输出和反转Q输出执行对应于构成数字延迟线路83的各级的CMOS开关的打开/闭合操作。应当指出，Q输出与n沟道薄膜晶体管的栅极相连，反转Q输出与p沟道薄膜晶体管的栅极相连。因此，构成CMOS开关的两个薄膜晶体管的打开操作和闭合操作各自同时进行。 

C-3 时钟信号生成电路的工作原理和优点

现在说明时钟信号生成电路的工作原理，主要是详述移位时钟生成单元85的工作原理。 

(a) 复位

首先说明接通电源时所执行的复位操作。图21中的(A)是说明在复位操作时移位时钟生成单元85的工作状态的示图。这时，构成移位时钟生成单元85的锁存器99的上游电位被强制地置为＂L＂电平。因此，＂H＂电平的逻辑门输出被输入至构成移位时钟生成单元85的与门103。 

因此，移位时钟SCLK从移位时钟生成单元85提供至环型移位寄存器87(图22中的(B))。但是应当指出，因为复位信号(图22中的(A))为＂H＂电平，所以构成环型移位寄存器87的各D触发器被复位。即，即使输入移位时钟SCLK，各D触发器的Q输出(图22中的(C1)至(C16)段)为＂L＂电平。因此，数字延迟线路83的延迟量在复位时间段内保持为最小值。原因在于数字延迟线路83的所有的CMOS开关被控制为打开。

(b) 直到相位锁定

接着，说明从复位操作结束直到输入时钟CLK1和输出时钟CLK2的相位锁定的工作原理。图21中的(B)示出了在结束复位操作的时间点的工作状态。这时，输入时钟CLK1和输出时钟CLK2还没有同步。因此，电荷泵91的输出为＂L＂电平。当然，构成移位时钟生成单元85的锁存器99的输入电位为＂L＂电平，并保持该状态。因此，＂H＂电平的逻辑门输出被输入至构成移位时钟生成单元85的与门103。 

因此，在这一时间段内移位时钟SCLK也继续从移位时钟生成单元85被提供至环型移位寄存器87(图22中的(B))。但是，在此情况下，复位信号(图22中的(A))为＂L＂电平。因此，每次当移位时钟SCLK的边沿输入至D触发器时，Q输出从第一级起依次升至＂H＂电平。 

图22中的(C1)至(C15)示出了当输入15个移位时钟SCLK边沿时的波形。即，从第一至第十五D触发器输出＂H＂电平的Q输出，并且只有第十六D触发器输出＂L＂电平的Q输出。 

(c) 在相位锁定之后

最后说明相位锁定之后的工作原理。图21中的(C)示出了在相位锁定时移位时钟生成单元85的工作状态。这时，输入时钟CLK1和输出时钟CLK2同步，从而电荷泵91的输出第一次变为＂H＂电平。 

因此，锁存器99的输入电位被置为＂H＂电平，并保持该状态。这种电位变化将使输入至构成移位时钟生成单元85的与门103的逻辑门输出从＂H＂电平切换至＂L＂电平，并且随后保持该状态。如图22中的(B)所示，从该电位起，停止向环型移位寄存器87提供移位时钟SCLK。当然，一旦停止提供移位时钟SCLK，在环型移位寄存器87中＂H＂电平的移位操作停止。在图22的示例中，从第一至第十五级的Q输出被切换至＂H＂电平的状态被保持。 

另一方面，因为与构成数字延迟线路83的CMOS反相器电路相连的负载电容的个数为15，从而延迟时间已被调整为比延迟时间的最小值长15个增量延迟时间的时钟被输出至输出缓冲电路27。当然，与第一实施 例相同，当从输出时钟CLK2的相位中检测到输出时钟CLK2的相位超前时，输出时钟CLK2的相位被反转180°。 

因此，如在本实施例中，上述的反转功能也可以应用于具有数字延迟线路的时钟信号生成电路。当然，也可以设计为与第二实施例的电路结构的结合。 

C-4 其它的电路结构

应当指出，其它的结构可以设计用于在第三实施例中所述的数字型时钟信号生成电路。以下是几个数字延迟线路及其驱动电路的示例。 

(a) 示例1

图23示出了根据另一个实施例的时钟信号生成电路121的电路结构。在图23中与图2中相对应的部件以相同的附图标记表示。时钟信号生成电路121是由输入缓冲电路21、数字延迟线路123、相位反转/非反转单元25、输出缓冲电路27、相位比较电路29、时钟生成单元125、计数器127、解码器129和相位关系判定单元33构成的。 

在图23中所示的时钟信号生成电路121的各部件中，数字延迟线路123、时钟生成单元125、计数器127和解码器129这四个部件是新部件。这里只对本实施例的新部件进行描述。 

数字延迟线路123是具有负载电容的多个反相器电路串联而成的电路。图24示出了数字延迟线路123的结构示例。与图18中所示的结构不同，数字延迟线路123由16级缓冲器电路的串联电路构成，各级缓冲器电路具有两个串联的CMOS反相器电路作为一个单位。 

应当指出，各级缓冲器电路(除了最后一级)将其输出线路分为两路，其中一路与下一级缓冲器电路相连，另一路经CMOS开关与输出端相连。在此电路结构的情况下，通过控制16个CMOS开关中的仅一个被控制为闭合的CMOS开关的位置就可以实现延迟量的控制。 

时钟生成单元125是用于生成计数器127的工作时钟的电路。应当指出，时钟生成单元125的电路结构可与图19所示的移位时钟生成单元85完全相同。

计数器127是用于计算在等于输入时钟CLK1和输出时钟CLK2之间的相位差的时间段内所生成的时钟个数的电路。图25示出了计数器127的电路示例。应当指出，图25是在构成数字延迟线123的延迟器件的个数为16的情况下的电路示例。因此，数字输出是D0至D3的4位输出。 

并且，解码器129是只向对应于计数值的CMOS开关输出闭合的控制信号的电路。图26示出了解码器129的电路示例。根据此电路结构，计数器127和解码器129以如下方式工作。 

例如，在复位信号RST输入时，计数器127的数字输出D0至D3都为＂L＂电平。这时，解码器129的控制信号DP2至DP16为＂L＂电平，而只有控制信号DP1为＂H＂电平。 

因此，只有位于数字延迟线路123的第一级的CMOS开关被控制为闭合，并且延迟量复位为最小值。因此，只延迟了一级的延迟量的时钟信号被输出至相位反转/非反转单元25。当然，随着在时钟生成单元125中所生成时钟的个数增至二、三等等，只有控制信号DP1至DP16的＂H＂电平的位置每次向后移动一级。该工作原理实现了延迟线路的数字控制。 

(b) 示例2

图27图示了根据又一个实施例的时钟信号生成电路131的电路结构。在图27中与图17中相对应的部件以相同的附图标记表示。这里对利用环型移位寄存器控制数字延迟线路的延迟量的情况进行描述。但应当指出，这里使用了与图17中所示的结构不同的数字延迟线路133和环型移位寄存器135。 

图28示出了数字延迟线路133的电路示例。图28中所示的数字延迟线路133由16级缓冲器电路的串联电路构成，各级缓冲器电路具有两个串联的CMOS反相器电路作为一个单位。 

应当指出，各级缓冲器电路(除了最后一级)将其输出线路分为两路，其中一路与下一级缓冲器电路相连，另一路经CMOS开关与输出端相连。延迟量的控制是通过位于与输出端相连的支路上的所有16个CMOS开关的打开/闭合状态的控制来实现的。

应当指出，为了使数字延迟线路133正确地工作，16个CMOS开关中的一个必须被持续地控制为闭合。因此，在该实施例的环型移位寄存器135中，解码器这样工作，即16个D触发器输出的Q输出中的只有一级的控制信号DP输出为＂H＂电平。在该实施例的情况下，输入时钟CLK1的延迟量(即输入时钟CLK1经过的缓冲器电路的个数)被设置在1至16的范围内。因此，位于第一级的CMOS开关被控制为闭合时是具有最短延迟时间的状态。这样设置，即控制为闭合的各级CMOS开关向后移动，数字延迟线路133的延迟量随着延迟量的递增而变得更大。因此，当末尾的(第16)CMOS开关被控制为闭合时，延迟时间最长。 

接着描述环型移位寄存器135的结构。环型移位寄存器135是与数字延迟线路133的级数相等的个数的D触发器以环形方式连接的移位寄存器电路。图29示出了环型移位寄存器135的电路示例。在图29所示的情况下，环型移位寄存器135由16级D触发器电路141、反相器电路143和解码器151构成，在16级D触发器电路141中前一级的Q输出是后一级的D输入，最后一级的Q输出在反相器电路143中经过逻辑“反”，然后反馈回第一级的D输入。 

应当指出，D触发器电路141具有复位端，通过该复位端的复位信号的输入所有Q输出改变为＂L＂电平状态。并且，D触发器电路141具有移位时钟端以在提供移位时钟SCLK的情况下执行锁定D输入并且以Q输出被输出至下一级的操作。 

该移位寄存器的结构与图20中所示的相同。因此，工作原理是这样的，即升至＂H＂电平的Q输出的个数等于从复位状态结束起输入的移位时钟SCLK的上升沿的个数。 

但是，如果这些Q输出只是以其原有的形式被提供至数字延迟线路133，则数字延迟线路133将不能正确工作。因此，解码器151起了作用。解码器151主要执行检测D触发器的边界位置的操作，在该边界位置＂H＂电平的Q输出出现。这是因为该位置反映出用于相位同步的延迟时间。 

因此，解码器151包括15个用于检测在第二级D触发器至第十六级D触发器的范围内的D触发器的输入电平和输出电平的匹配/非匹配的异或 电路153。使用这些异或电路153可以确定D触发器其自身的Q输出为＂H＂电平而下一级的Q输出为＂L＂电平的该触发器的位置，即电平改变的边界位置。 

应当指出，在电平改变的边界位置处，在异或电路153的输出中出现两个＂H＂电平脉冲信号(延迟量设置信号DP)。因此，与门155实现其本级的Q输出和异或电路153的逻辑“与”，并且只提取一个＂H＂电平脉冲信号。15个与门155的输出脉冲作为控制信号DP被提供至在数字延迟线路133中相应位置处的CMOS开关(更具体地是其栅极)。 

应当指出，控制信号DP是正逻辑的。因此，控制信号DP被直接地提供至n沟道薄膜晶体管的栅极，而控制信号DP在反相器电路中经过逻辑“反”后的信号被提供至p沟道薄膜晶体管的栅极。 

但是，关于在第一级中的与门155的输出脉冲，该输出脉冲与复位信号一起被输入至或门157，并且二者的逻辑“和”作为控制信号DP1被提供至第一级的CMOS开关。因此，第一级的CMOS开关可以在复位信号输入时被强制地控制为闭合。 

以下参照图30说明在时钟信号生成电路131中所执行的操作。应当指出，因为移位时钟生成单元85的工作原理与图17中所示的时钟信号生成电路81的情况相同，所以省略了其说明。 

(i) 复位

首先说明接通电源时所执行的复位操作。这时，向环型移位寄存器135提供＂H＂电平的复位信号(图30中的(A))和移位时钟SCLK(图30中的(B))。由于经过了或门157的复位信号，所以只有第一CMOS开关被控制为闭合状态。因此，数字延迟线路133的延迟量被控制为最小值。 

(ii) 直到相位锁定

接着，说明从复位操作结束直到输入时钟CLK1和输出时钟CLK2的相位锁定的工作原理。首先，由于在复位操作结束之后第一移位时钟SCLK的输入，所以只有第一级的D触发器的Q输出变为＂H＂电平。这时，第二级D触发器的Q输出为＂L＂电平，从而＂H＂电平控制信号DP只出现在第一级与门155的输出级。因此，只有第一级的CMOS开关被控制为闭合。

然后，一旦在复位操作结束之后输入第二移位时钟SCLK，第一级D触发器141和第二级D触发器141的输出为＂H＂电平。因此，可以发现＂H＂电平Q输出与＂L＂电平Q输出的边界位置处于第二级D触发器141和第三级D触发器141之间。 

因此，只在第二与门155的输出级出现＂H＂电平控制信号DP，并且只有第二级CMOS开关被控制为闭合。随后，每次当移位时钟SCLK输入时，被控制为闭合的CMOS开关的位置依次转移到第三、第四等等(图30中的(C1)至(C15))。 

(iii)相位锁定之后

最后，说明相位锁定之后的工作原理。图30示出了在复位结束之后的第15个移位时钟SCLK已被输入至环型移位寄存器135的时间点处所检测到相位锁定的情形。在此情况下，＂H＂电平Q输出和＂L＂电平Q输出的边界位置被确定在第15级D触发器141和第16级D触发器141之间。因此，在第15级缓冲器电路中被延迟的时钟通过第15个CMOS开关被输出至相位反转/非反转单元25。这些操作实现了延迟量的数字控制。 

D  第四实施例

D-1 显示面板的结构

图31示出了在本实施例中所描述的显示面板161的平面视图结构。在图31中，对应于图1的部件以相同的附图标记表示。如图31所示，除了时钟信号生成电路171具有分级的延迟控制功能之外，即具有粗调功能和精调功能相结合的延迟量调整功能之外，显示面板161的基本结构与根据第一实施例的显示面板1的结构相同。 

D-2 时钟信号生成电路的结构(延迟量分级控制型)

图32示出了根据本实施例时钟信号生成电路171的电路结构。应当指出，与第一实施例(图2)和第三实施例(图17)中相同的部件以相同的附图标记表示。 

如图32所示，根据本实施例的时钟信号生成电路171具有压控型延迟线路23和数字延迟线路83的两级延迟结构，这两级分别采用电荷泵31和 环型移位寄存器87作为延迟量设置单元。在该实施例的情况下，压控型延迟线路23和电荷泵31对应于延迟量的精调功能，数字延迟线路83和环型移位寄存器87对应于延迟量的粗调功能。 

应当指出，通过输入时钟CLK1的分频所得的时钟用作生成移位时钟SCLK的时钟，移位时钟SCLK用于操控环型移位寄存器87的移位操作。为此设置了分频电路173。然而分频电路173的周期可以任意设置，周期越大，环型移位寄存器87的工作频率越低。因此，可以保证环型移位寄存器87和数字延迟线路83的工作裕度。因此，也可以降低对收益率的影响。 

D-3 时钟信号生成电路的工作原理和优点

在根据本实施例的时钟信号生成电路171中，检测复位操作结束时的相位关系，并且在后续的工作时间段内，根据在相位比较电路29中所检测到的相位量设置用于精调的压控型延迟线路23以及用于粗调的数字延迟线路83的延迟量。 

当输出时钟CLK2的相位超前于输入时钟CLK1的相位时，在相位关系判定单元33的控制下，在相位反转/非反转单元25中进行输出时钟CLK2的180°相位反转。当最终检测到相位锁定时，延迟量设置操作在电荷泵31和环型移位寄存器87中被停止，并保存该时间点的延迟量。 

当在相位锁定之后产生相位差时，就只通过电荷泵31进行相位精调操作，而用于粗调的环型移位寄存器87不工作。这是因为在相位锁定之后的相移是微小的，并且在移位时钟SCLK产生之前消除相位差，移位时钟SCLK是输入时钟CLK1的分频时钟。 

以这种方式分级控制延迟可以使时钟信号生成电路实现相位锁定速度和精调的相互平衡。当然，在本实施例中相位的调整范围也可以限制在180°，从而可以实现电路面积的减小和电能耗的降低。 

D-4 其它的电路结构

以上描述了一种结构，其中用于粗调的延迟线路由压控型延迟线路23构成，用于精调的延迟线路由数字延迟线路83构成。但是，也可进行如图33所示的时钟信号生成电路181的另一种设置，其中用于粗调和精调 的两条延迟线路都由数字延迟线路83构成。在这种情况下，精调的移位时钟SCLK1可以生成为输入时钟CLK1的分频时钟，粗调的移位时钟SCLK2可以进一步地生成为分频时钟的分频时钟。 

E  第五实施例

E-1 显示面板的结构

图34示出了在本实施例中所描述的显示面板191的平面视图结构。在图34中，对应于图1的部件以相同的附图标记表示。如图34所示，除了时钟信号生成电路201之外，显示面板191的基本结构与根据第一实施例的显示面板1的结构相同。 

本实施例中的时钟信号生成电路201增加了假锁定状态解除功能。原因在于，与形成于硅片上的晶体管相比，形成于玻璃基板的表面上的薄膜晶体管其性能波动大。因此，输入时钟CLK1和输出时钟CLK2之间的相位差为180°的情形可能被错误地判断为相位锁定。为了解决该问题，根据本实施例的时钟信号生成电路201具有检测假锁定状态并解除该状态的功能。 

E-2 时钟信号生成电路的结构(假锁定解除功能型)

图36示出了根据本实施例的时钟信号生成电路201的电路结构。应当指出，在图36中与图2中相同的部件以相同的附图标记表示。 

图36中所示的时钟信号生成电路201的新部件是假锁定检测单元203。该假锁定检测单元203是用于检测输入时钟CLK1和输出时钟CLK2之间的假锁定状态的电路。应当指出，假锁定检测单元203也可称为＂假锁定解除单元＂。 

应当指出，在本实施例中，还在相位关系判定单元33和假锁定检测单元203之间设置了供相位反转/非反转单元25使用的或门205。即，设置了可生成相位转换控制信号Pcont和假锁定检测信号WNG的逻辑“和”的门电路。

图37A和图37B示出了假锁定检测单元203的电路结构。图37A示出了门电路与逻辑电路205组合的情形的电路结构，图37B示出了只是组合了门电路的电路结构。 

图38示出了假锁定检测单元203的输入/输出关系。如图38中的粗线所示，当判定输出Q1和Q2都为＂L＂电平且输入时钟CLK1和输出时钟CLK2的信号电平不同时，假锁定检测单元203判定输入时钟CLK1和输出时钟CLK2处于假锁定状态。 

在图37A和图37B中的或非门处检测判定输出Q1和Q2都为＂L＂电平。并且，在图37A和图37B中的异或门处检测输入时钟CLK1和输出时钟CLK2的信号电平是否不同。逻辑电路205实现和“与门”相同的逻辑操作。 

当检测到假锁定状态时，该假锁定检测单元203将假锁定检测信号WNG转换为＂H＂电平。当没有检测到假锁定状态时，假锁定检测单元203输出＂L＂电平的假锁定检测信号WNG。 

E-3 时钟信号生成电路的工作原理和优点

在根据本实施例的时钟信号生成电路201的情况下，即便在来自相位比较电路29的判定输出Q1和Q2都是＂L＂电平并且确定为相位锁定状态的情况下，假锁定检测单元203也可以判断该锁定状态的真伪。 

当判断出锁定状态是假的(假锁定)时，压控型延迟线路23的输出时钟的相位可以通过相位反转/非反转单元25被反转。因为假锁定状态和真锁定状态之间的相位差是180°，所以输出时钟CLK2通过该反转操作可以被改变成正确的锁定相位。 

当然，当在假锁定状态的检测之前检测到输出时钟CLK2超前于输入时钟CLK1的情况下，压控型延迟线路23的输出时钟通过相位反转/非反转单元25被反转。因此，通过利用根据该电路结构的时钟信号生成电路201，即便在输出时钟CLK2的相位被错误地认定为假锁定状态的情况下，该状态也可以被解除并以可靠的方式进入正确的锁定状态。 

F  第六实施例

F-1 显示面板的结构

图39示出了在本实施例中所描述的显示面板211的平面视图结构。在图39中，对应于图1的部件以相同的附图标记表示。如图39所示，除了时钟信号生成电路221之外，显示面板211的基本结构与根据第一实施例的显示面板1的结构相同。 

根据本实施例的时钟信号生成电路221具有分离相位关系的判定时间段和相位调节时间段的分离功能，所述相位调节是根据所述相位关系判定的判定结果进行的。原因在于，当执行相位调节操作的同时判定相位关系时，在判定操作的过程中相位关系也改变，从而干扰了准确的相位判定。 

因此，在本实施例中所描述的时钟信号生成电路是这样的，即在延迟量设置操作被停止的时间段内(即在复位时间段内)判定输入时钟CLK1和输出时钟CLK2的相位关系，并且在复位时间段结束之后根据其判定结果进行反转/非反转。 

图40示出了其工作原理。图40中的(A)示出了复位信号的提供时间段。在接通电源之后复位信号被输出预定的时间段。各电路的状态由于复位信号被复位至初始状态。图40中的(B)示出了整个时钟信号生成电路的工作时序，图40中的(C)示出了相位反转/非反转单元25的工作时序。应当指出，在相位判定时间段内输入相位被确定在被输出而没有被改变的工作状态。 

F-2 时钟信号生成电路的结构(判定时间段分离型)

图41示出了根据本实施例的时钟信号生成电路211的电路结构。应当指出，在图41中与图2中相同的部件以相同的附图标记表示。 

对于图41中所示的时钟信号生成电路221，新的部件是工作模式转换电路223。该工作模式转换电路223根据复位信号的输入执行提供至相位反转/非反转单元25的控制信号的切换操作。图42示出了工作模式转换电路223的电路结构。图42中所示的工作模式转换电路223是假定相位反转/非反转单元25具有图4所示电路结构的电路示例。

在工作模式转换电路223中，包括构成锁存器的反相器电路在内的四个反相器电路串联地设置于相位转换控制信号Pcont的传输通道上。即，输入电平就是输出电平而没有改变。但是，在相位转换控制信号Pcont的传输通道上配置有开关，该开关在复位信号输入时打开，并且禁止新的锁存操作和输出操作。并且，与输出级相连的是一个开关(薄膜晶体管)，该开关在复位信号输入时闭合以强制地控制工作模式转换电路223的输出级为＂L＂电平。 

F-3 时钟信号生成电路的工作原理和优点

图43示出了电路中的连接是怎样根据复位信号的信号电平变化的。图43中的(A)示出了复位时的连接状态。如图所示，在复位时，固定的＂L＂电平信号从工作模式转换电路223的输出端输出至相位反转/非反转单元25。相位反转/非反转单元25具有图4中所示的结构，因此，相位反转/非反转单元25起缓冲器的作用。另一方面，在正常的工作过程中，按照在相位关系判定单元33中的判定结果的信号电平被输出至相位反转/非反转单元25。因此，相位关系的判定时间段和根据相位关系判定的判定结果的相位调节时间段被分离，从而可以实现准确的判定操作和准确的相位控制。 

F-4 其它的电路结构

尽管上文已描述了一种设置，在该设置中通过相位关系判定单元33的相位关系的判定时间段和根据判定结果的相位调节时间段被分离，但也可以进行另一种设置，其中在图44所示的时钟信号生成电路231中，上述的假锁定检测功能也用于分离判定时间段和根据判定结果的相位控制时间段。 

G  其它结构的示例

G-1 绝缘基板

以上实施例描述了采用使用了多晶硅(无论高温或低温)、非晶硅、有机材料等的薄膜形成技术或印刷技术，在为绝缘基板的玻璃基板3上直接形成构成时钟信号生成电路的有源元件。但是，其上形成有时钟信号生 成电路的绝缘基板不局限于此，也可以是诸如安装于玻璃基板3上的塑料等的其它的绝缘基板。 

G-2 显示面板的应用例

上述实施例中所述的时钟信号生成电路不局限用于液晶面板，也可以应用于有机EL面板、等离子显示器、场致发射显示器以及其它的光发射显示面板。 

G-3 电子设备的应用例

(a) 系统示例

上述的时钟信号生成电路不局限用于系统显示器，也可以应用于其它的电子设备。以下将描述电子设备的示例。 

图45示出了安装有显示面板的电子设备的系统结构示例。该电子设备由显示面板243、系统控制单元245和时钟信号生成电路247构成。时钟信号生成电路247可形成于显示面板243的基板上，或者形成于单独的基板上。 

系统控制单元245是用于控制整个系统的工作的处理单元，例如由CPU构成。并且根据电子设备的使用设置有接口。 

图46示出了安装有成像器件(成像仪)的电子设备的系统结构示例。该电子设备251由成像器件253、系统控制单元255和时钟信号生成电路257构成。这里，时钟信号生成电路257是用于生成成像器件的工作时钟的电路，并且如上述实施例的情况，时钟信号生成电路257可形成于成像器件253的基板上或者形成于其它的基板上。 

系统控制单元255是用于控制整个系统的工作的处理单元，例如由CPU构成。并且根据电子设备的使用设置有接口。也可以设计为另一种结构，即只有传感器装置而没有系统控制单元255。 

(b) 电子设备的外观的示例

下文描述了电子设备的外观的示例。时钟信号生成电路构造在壳体的某部件中。

图47是电视接收装置261的外观的示例。电视接收装置261的结构为显示面板265位于作为壳体的前面板263的前表面上。 

图48A和图48B是数码相机271的外观的示例。图48A是数码相机的前侧(目标侧)的外观的示例，图48B数码相机的后侧(拍摄者侧)的外观的示例。数码相机271具有保护盖273、拍摄镜头单元275、显示面板277、控制开关279、快门按钮281以及设置在壳体上的其它元件。 

图49是摄像机291的外观的示例。摄像机291在主体单元293的前侧具有用于拍摄目标的拍摄镜头295，还具有设置在主体单元293的后表面的拍摄开始/停止开关297，以及设在主体单元293侧面的显示面板299。 

图50A和图50B是翻盖手机301的外观的示例。图50A是手机301打开时的外观的示例，图50B是手机301闭合时的外观的示例。手机301包括上壳体303、下壳体305、连接单元(在此例中为铰接单元)307、主显示面板309以及设置在壳体的表面上的副显示面板311、图片灯313和拍摄镜头315。 

图51是计算机321的外观的示例。计算机321由下壳体323、边壳体325、键盘327和显示面板329构成。 

除了这些示例之外，时钟信号生成电路可以用于其它的电子设备中，例如音频播放器、游戏控制台、电子书阅读器、电子字典等。 

G-4 相位比较电路

上述一些实施例的情形是输出缓冲电路27包括如图5所示的电路。但是，在使用数字延迟线路作为延迟线路的情况下，图52中所示的电路结构可以用于输出缓冲电路27。即，输出缓冲电路27可以配置为以输出时钟CLK2作为其工作时钟的D触发器271。在此情况下，输入时钟CLK1可以与D输入端相连。 

在此电路结构中，输出缓冲电路27按图53中所示的关系工作。即，当状态为锁定状态或者输出时钟CLK2的相位滞后于输入时钟CLK1的相位时，Q输出为＂H＂电平，当输出时钟CLK2的相位超前于输入时钟CLK1的相位时，Q输出为＂L＂电平。

该Q输出与构成移位时钟生成单元85的电荷泵91(图19)的输出相同。因此，当使用具有如图52所示的电路结构的输出缓冲电路27时，移位时钟生成单元85的电路结构可以是图54中所示的形式。即，从图19所示的移位时钟生成单元85的电路结构中省去电荷泵91的电路结构也可以满足需要。 

图55示出了当采用该电路结构时移位时钟生成单元85的工作原理。图55中所示的工作原理与第一实施例中所描述的图21中所示的工作原理是相同的。 

G-5 其它

在本发明的精神和范围内，可以对上述实施例进行各种修改，例如根据本说明书的内容，通过组合得到或者作出各种修改和应用。本领域技术人员应当理解，在所附权利要求或其等同物的范围内，可根据设计需要和其它因素进行各种修改、组合、子组合和改变。

Claims (13)

1.一种延迟同步环型时钟信号生成电路，其包括：

延迟线路，其用于将第一时钟信号以设定的延迟量延迟并输出；

延迟时长设定单元，其用于根据从输出端输出的第二时钟信号和所述第一时钟信号之间的相位差设定所述延迟线路的延迟时长；

相位关系判定单元，其用于判断所述第一时钟信号和所述第二时钟信号的相位关系是否为特定的相位关系；以及

相位反转/非反转单元，其用于当检测到所述特定的相位关系为所述第二时钟信号的相位超前于所述第一时钟信号的相位的状态时，通过具有一个反相器的传输通道输出所述第一时钟信号，对包括所述延迟线路的传输线路上的所述第一时钟信号进行相位反转，且当检测到所述特定的相位关系为所述第二时钟信号的相位滞后于所述第一时钟信号的相位的状态时，通过具有两个反相器的另一个传输通道输出所述第一时钟信号。

2.根据权利要求1所述的延迟同步环型时钟信号生成电路，其还包括：

假锁定状态检测单元，其用于检测所述第一时钟信号和所述第二时钟信号之间的假锁定状态；以及

假锁定状态解除单元，其用于当检测到所述假锁定状态时命令所述相位反转/非反转单元进行相位反转。

3.根据权利要求1所述的延迟同步环型时钟信号生成电路，其中，所述相位关系判定单元在复位时间段内判断是否已发生了所述的特定的相位关系，并且在所述复位时间段结束后命令所述相位反转/非反转单元进行反转或非反转。

4.根据权利要求1所述的延迟同步环型时钟信号生成电路，其中，构成所述延迟同步环型时钟信号生成电路的有源元件利用薄膜形成技术或印刷技术形成于绝缘基板上。

5.一种延迟同步环型时钟信号生成电路，其包括：

延迟线路，其用于将第一时钟信号以设定的延迟量延迟并输出；

延迟时长设定单元，其用于根据从输出端输出的第二时钟信号和所述第一时钟信号之间的相位差设定所述延迟线路的延迟时长；

相位关系判定单元，其用于判断所述第一时钟信号和所述第二时钟信号的相位关系是否为特定的相位关系；以及

相位反转/非反转单元，其用于当检测到所述特定的相位关系为所述第二时钟信号的相位滞后于所述第一时钟信号的相位的状态时，通过具有一个反相器的传输通道输出所述第一时钟信号，对包括所述延迟线路的传输线路上的所述第一时钟信号进行相位反转，且当没有检测到所述特定的相位关系为所述第二时钟信号的相位超前于所述第一时钟信号的相位的状态时，通过具有两个反相器的另一个传输通道输出所述第一时钟信号。

6.根据权利要求5所述的延迟同步环型时钟信号生成电路，其还包括：

假锁定状态检测单元，其用于检测所述第一时钟信号和所述第二时钟信号之间的假锁定状态；以及

假锁定状态解除单元，其用于当检测到所述假锁定状态时命令所述相位反转/非反转单元进行相位反转。

7.根据权利要求5所述的延迟同步环型时钟信号生成电路，其中，所述相位关系判定单元在复位时间段内判断是否已发生了所述的特定的相位关系，并且在所述复位时间段结束后命令所述相位反转/非反转单元进行反转或非反转。

8.根据权利要求5所述的延迟同步环型时钟信号生成电路，其中，构成所述延迟同步环型时钟信号生成电路的有源元件利用薄膜形成技术或印刷技术形成于绝缘基板上。

9.一种显示面板模块，其包括：

显示面板；

如权利要求1-8之一所述的延迟同步环型时钟信号生成电路；以及

驱动电路，其用于基于所述第二时钟信号驱动所述显示面板。

10.根据权利要求9所述的显示面板模块，其中，所述时钟信号生成电路的有源元件是形成或印刷于绝缘基板上的薄膜晶体管。

11.根据权利要求9所述的显示面板模块，其中，所述显示面板是液晶面板。

12.一种成像装置，其包括：

成像器件；

如权利要求1-8之一所述的延迟同步环型时钟信号生成电路；以及

驱动电路，其用于基于所述第二时钟信号驱动所述成像器件。

13.一种电子设备，其包括：

如权利要求1-8之一所述的延迟同步环型时钟信号生成电路；

系统控制单元，其用于控制整个系统的运行；以及

操作输入单元，其用于接受输入给所述系统控制单元的操作输入。

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