KR20090059046A

KR20090059046A - 클록 신호 생성 회로, 표시 패널 모듈, 촬상 디바이스 및 전자 기기

Info

Publication number: KR20090059046A
Application number: KR1020080121267A
Authority: KR
Inventors: 미치루 센다; 히로시 미즈하시
Original assignee: 소니 가부시끼 가이샤
Priority date: 2007-12-05
Filing date: 2008-12-02
Publication date: 2009-06-10
Also published as: JP2009141570A; CN101453211A; TWI380592B; US20090146711A1; TW200929885A; US7944259B2; KR101576877B1; CN101453211B

Abstract

지연 동기 루프형의 클록 신호 생성 회로는, 제1 클록 신호를 설정된 지연량만큼 지연시켜 출력하는 지연 선로; 출력단자로부터 출력되는 제2 클록 신호와 상기 제1 클록 신호와의 위상차에 기초하여 상기 지연 선로의 지연 시간 길이를 설정하는 지연 시간 길이 설정 유닛; 상기 제1 클록 신호와 상기 제2 클록 신호의 위상 관계가 특정한 위상 관계에 있는지 여부를 검출하는 위상 관계 판정 유닛; 및 상기 특정한 위상 관계의 검출시, 상기 지연 선로를 포함하는 송신 경로 상의 상기 제1 클록 신호를 위상 반전시키는 위상 반전/비반전 유닛을 포함한다.

Description

클록 신호 생성 회로, 표시 패널 모듈, 촬상 디바이스 및 전자 기기{CLOCK SIGNAL GENERATING CIRCUIT, DISPLAY PANEL MODULE, IMAGING DEVICE, AND ELECTRONIC EQUIPMENT}

본 명세서에서 설명하는 발명은, 지연 동기 루프형의 클록 신호 생성 회로에 관한 것이다. 특히, 능동 소자가 박막 형성 기술이나 인쇄 기술을 이용하고 형성되는 경우에 바람직한 것이다. 그리고 본 발명은 표시 패널 모듈, 촬상 디바이스 및 전자 기기로서의 측면도 가진다.

최근에는, 대화면의 디스플레이뿐만 아니라 중소형의 표시 디스플레이에서도 표시 해상도의 고정밀도화가 요구되고 있다. 이에 따라 입력 클록 신호나 영상 신호의 고주파수화가 진행되고 있다. 예를 들면, 디스플레이 기판 상에 기능 회로를 집약한 시스템 디스플레이에서는, 영상 신호를 시리얼 형식으로부터 패러렐 형식으로 변환함으로써 신호 주파수를 저하시켜, 동작 마진의 향상을 도모하고 있다.

그렇지만, 영상 신호가 패러렐 변환되기까지의 회로 부분에는, 회로 지연이나 동작 마진의 문제가 여전히 남아 있다. 특히, 영상 신호의 입력 주파수가 매우 높아져 있는 최근의 시스템 디스플레이에서는, 디스플레이 기판 상에서 발생하는 클록 신호와 영상 신호 사이에 지연 차가 생기면, 샘플링 불량의 원인으로 된다.

지연 동기 루프형의 클록 신호 생성 회로에 대해서는, 일본특허공개공보 제2006-287641호 및 제2007-6517호에 개시되어 있다.

클록 신호 생성 회로에 PLL(phase-locked-loop) 회로 또는 DLL(delay-locked-loop) 회로와 같은 위상 조정 회로를 사용하여 입력 클록과 출력 클록의 위상차를 제로에 근접함으로써, 클록 신호와 영상 신호의 지연 차를 작게 하는 방법이 고려되고 있다.

그러나 클록 신호 생성 회로를 구성하는 능동 소자를 절연 기판 상에 박막 트랜지스터로서 형성 또는 인쇄하는 경우, 회로 규모가 커지기 때문에 패널 상에의 탑재가 어려운 문제가 있다. 이것은, 절연 기판 상에 형성 또는 인쇄되는 박막 트랜지스터의 소자 사이즈가, 실리콘(반도체) 기판 상에 제조되는 트랜지스터와 비교하여 커지기 때문이다. 특히, 지연량을 설정하는 부분을 디지털 회로로 구성하는 경우에는 회로 규모가 커지게 되는 문제가 용이하게 예측된다. 회로 규모가 크게 되면 이론적 수율(theoritical yield)이 악화되어, 제조 비용도 올라 버린다.

본 발명의 실시예에 따른 지연 동기 루프형의 클록 신호 생성 회로는, 제1 클록 신호를 설정된 지연량만큼 지연시켜 출력하는 지연 선로; 출력단자로부터 출력되는 제2 클록 신호와 제1 클록 신호와의 위상차에 기초하여 지연 선로의 지연 시간 길이를 설정하는 지연 시간 길이 설정 유닛; 제1 클록 신호와 제2 클록 신호의 위상 관계가 특정한 위상 관계에 있는지 여부를 검출하는 위상 관계 판정 유닛; 및 특정한 위상 관계의 검출시, 지연 선로를 포함하는 송신 경로 상의 제1 클록 신 호를 위상 반전시키는 위상 반전/비반전 유닛을 포함한다.

지연 동기 루프형의 클록 신호 생성 회로는, 또한 제1 클록 신호와 제2 클록 신호와의 의사 록 상태를 검출하는 의사 록 검출 유닛; 및 의사 록 상태의 검출시, 위상 반전/비반전 유닛에 위상의 반전을 지시하는 의사 록 상태 해제 유닛을 더 포함한다. 이 기능의 탑재에 의해, 의사 록 상태를 정규의 록 상태로 오인한 채 클록 신호 생성 회로가 동작하는 것을 확실하게 회피할 수 있다.

위상 관계 판정 유닛은, 리셋 기간 중에 상기 특정한 위상 관계의 발생 유무를 판정하고, 리셋 기간의 종료 후에 위상 반전/비반전 유닛에 위상의 반전 또는 비반전을 지시하는 기능을 탑재한다. 이것은 리셋 기간 중에는, 지연량이 고정이므로 위상 관계를 정확하게 검출할 수 있기 때문이다.

특정한 위상 관계가, 제1 클록 신호의 위상에 대하여 제2 클록 신호의 위상이 앞서 있는 상태를 의미하는 경우, 제1 클록 신호의 위상에 대하여 제2 클록 신호의 위상이 지연된 상태에서만 위상을 조정하는 것이 바람직하다. 이로써, 위상의 조정 범위를 반감할 수 있다.

마찬가지로, 특정한 위상 관계가, 상기 제1 클록 신호의 위상에 대하여 상기 제2 클록 신호의 위상이 지연되어 있는 상태를 의미하는 경우, 제1 클록 신호에 대하여 제2 클록 신호의 위상이 앞선 상태에서만 위상을 조정하는 것이 바람직하다. 이로써, 위상의 조정 범위를 반감할 수 있다.

상기 클록 신호 생성 회로를 구성하는 능동 소자는, 박막 형성 기술 또는 인쇄 기술을 사용하여 절연 기판 상에 형성되는 것이 바람직하다. 이 경우, 특성 불 균일의 영향을 작게 하기 위해 일반적으로 많은 능동 소자를 필요로 하지만, 그 경우라도, 위상의 조정 범위가 좁게 이루어지는 것에 의한 소자 수의 삭감 효과에 의해 회로 규모를 작게 할 수 있다.

또한, 전술한 구성의 클록 신호 생성 회로를 탑재한 표시 패널 모듈, 촬상 디바이스, 전자 기기 등을 제안한다. 표시 패널 모듈은, 표시 패널과, 전술한 어느 하나의 구성의 클록 신호 생성 회로와, 그 출력 클록인 제2 클록 신호에 기초하여 표시 패널을 구동하는 구동 회로로 구성된다.

표시 패널 모듈을 구성하는 클록 신호 생성 회로의 능동 소자는, 절연 기판 상에 형성 또는 인쇄된 박막 트랜지스터인 것이 바람직하다. 또한, 표시 패널은, 예를 들면, 액정 패널, 유기 EL 패널인 것이 바람직하다.

또한, 본 발명의 실시예에 따른 촬상 장치는, 촬상 소자; 전술한 구성의 클록 신호 생성 회로; 그 출력 클록인 제2 클록 신호에 따라 촬상 소자를 구동하는 구동 회로로 구성된다.

또한, 본 발명의 실시예에 따른 전자 기기는, 전술한 구성의 클록 신호 생성 회로; 시스템 전체의 동작을 제어하는 시스템 제어 유닛; 시스템 제어 유닛에 대한 조작 입력을 받아들이는 조작 입력 유닛으로 구성된다.

발명자들이 제안하는 구조를 가지는 클록 신호 생성 회로의 채용에 의해, 지연량의 조정 범위를 반감할 수 있고, 이에 의해, 클록 신호 생성 회로를 저항이 높은 박막 트랜지스터로 생성하는 경우에도 회로 면적의 소형화를 실현할 수 있다.

또한, 지연 선로를 형성하는 지연 소자의 단수가 삭감되므로 전력 절약화를 실현할 수 있다. 또한, 지연 선로를 형성하는 지연 소자의 단수가 짧아지므로 위상 록까지의 시간도 단축할 수 있다.

이하, 발명을 시스템 디스플레이에 적용하는 경우에 대하여 설명한다. 본 명세서에서 특히 도시 또는 기재되지 않는 부분에는, 상기 기술 분야의 주지 또는 공지 기술을 적용한다는 것에 유의하라. 또 이하에 설명하는 상세한 설명은, 발명의 실시예로서, 본 발명은 이들에 한정되는 것은 아님을 유의하라.

A 제1 실시예

A-1 디스플레이 패널의 구성

도 1에, 이 실시예에서 설명하는 디스플레이 패널(1)의 평면 구성예를 나타낸다. 이 실시예의 경우, 유리 기판(3)의 표면에는, 표시 영역(5)과 함께 그 주변 회로도 동일 프로세스로 형성한다. 즉, 디스플레이 패널(1)이 시스템 패널인 경우를 상정한다.

표시 영역(5)에는, 표시 해상도에 따라 게이트선과 신호선이 격자형으로 형성되고, 이들 각 교점 위치에 화소 회로가 형성된다. 즉, 표시 영역(5)은, 액티브 매트릭스 구동 방식에 대응하는 패널 구조를 가지고 있다. 그리고 게이트선은 표시 영역의 x 방향으로 연장되는 배선이며, 신호선은 표시 영역의 y 방향으로 연장되는 배선이다.

각 화소 회로에는, 박막 트랜지스터로 구성되는 스위칭 트랜지스터와, 기록 된 신호 전압을 유지하는 유지 용량 Cs가 형성된다. 그리고 스위칭 트랜지스터의 게이트 전극은 게이트선에 접속되고, 한쪽의 주전극이 신호선에 접속된다. 또한, 다른 쪽의 주전극이 화소 전극에 접속된다.

화소 전극은, 도시하지 않은 대향 전극 사이에 전계를 발생하고, 상기 전계에 의해 액정의 배열 방향을 가변 제어한다. 그리고 이 실시예의 경우, 화소 회로의 구조는 관계가 없다. 예를 들면, 화소 전극과 대향 전극을 상이한 패널 기판 상에 대향하도록 배치하는 방식이나 화소 전극과 대향 전극을 같은 패널 기판 상의 동일면에 형성하는 IPS(In-Plain Switching) 방식 그 외에도 적용할 수 있다.

표시 영역(5)의 주변에는, 신호선 드라이버(7), 게이트 드라이버(9), 클록 신호 생성 회로(11) 등이 기능 회로로서 형성된다.

신호선 드라이버(7)는, 기록 타이밍에 따른 신호 전압을 대응하는 신호선에 인가하는 구동 회로이다. 신호선 드라이버(7)는, x 방향의 화소수 분의 플립플롭 단으로 구성된 시프트 레지스터와 각각의 플립플롭 단의 출력으로 신호 값을 래치하고, 그 래치 출력을 아날로그 전압으로 변환하는 디지털/아날로그 변환 회로 등으로 구성된다.

게이트 드라이버(9)는, 신호 전압의 기록 타이밍을 순차적으로 게이트선에게 주는 구동 회로이다. 게이트 드라이버(9)는, y 방향으로 정렬되는 화소수 분의 플립플롭 단으로 구성된다. 신호선 드라이버(7) 및 게이트 드라이버(9)는, 클록 신호 생성 회로(11)로부터 제공되는 클록 신호(후술하는 CLK2)에 의해 구동된다.

또한, 클록 신호 생성 회로(11)는, 영상 신호와 동기한 입력 클록이 입력되 는 회로이며, 후술하는 바와 같이 입력 클록 CLK1에 동기한 출력 클록 CLK2를 생성한다. 이 실시예와 관계되는 클록 신호 생성 회로(11)는 또한, 신규의 기능으로서, 출력 클록 CLK2의 위상이 입력 클록 CLK1의 위상에 대하여 지연된 상태로 위상을 조정하는 기능을 탑재한다.

상세한 것에 대하여는 후술하지만, 이 기능의 탑재에 의해, 클록 신호 생성 회로(11)의 위상의 조정 범위는 일반적인 360°의 절반, 즉 180°가 된다. 따라서, 지연 선로의 단수는 일반적인 클록 신호 생성 회로의 절반이므로, 위상 록까지의 시간도 절반으로 단축하는 것이 가능해진다. 이 실시예의 경우, 클록 신호 생성 회로(11)를 구성하는 능동 소자는, 절연 기판인 유리 기판(3) 상에 반도체 프로세스를 사용하여 형성되는 것으로 한다.

신호선 드라이버(7), 게이트 드라이버(9), 클록 신호 생성 회로(11)에 대한 구동 신호는 도시하지 않은 배선을 통해서 공급된다. 또한, 하부 기판인 유리 기판(3)의 표면에는, 액정층을 밀봉하도록 도시하지 않은 대향 유리가 배치된다.

A-2 클록 신호 생성 회로의 구성(지연량 아날로그 제어형)

도 2에, 이 명세서에 있어서 발명자들이 제안하는 지연 동기 루프형의 클록 신호 생성 회로(11)의 내부 구성예를 나타낸다. 클록 신호 생성 회로(11)는, 입력 버퍼 회로(21), 전압 제어형 지연선(23), 위상 반전/비반전 유닛(25), 출력 버퍼 회로(27), 위상 비교 회로(29), 챠지 펌프(31), 위상 관계 판정 유닛(33)으로 구성된다.

입력 버퍼 회로(21)와 출력 버퍼 회로(27)는, 각각 인버터 회로를 복수단 직 렬로 접속한 회로이다. 입력 버퍼 회로(21)에 입력되는 입력 클록 CLK1은, "제1 클록"에 대응한다. 한편, 출력 버퍼 회로(27)로부터 출력되는 출력 클록 CLK2는, "제2 클록"에 대응한다.

전압 제어형 지연선(23)은, 입력 클록 CLK1의 지연량을 아날로그적으로 제어 가능한 지연선이다. 이 전압 제어형 지연선(23)은, 각 인버터 회로의 출력단과 부하 용량 사이에 접속되는 트랜지스터 쌍의 바이어스 전압 Vbias를 가변 제어함으로써 지연량을 제어할 수 있는 타입의 지연선이다.

도 3에, 전압 제어형 지연선(23)의 회로예를 나타낸다. 전압 제어형 지연선(23)은, 부하 용량을 가지는 CMOS 인버터 회로의 직렬 접속 회로로 구성된다. 이 실시예의 경우, CMOS 인버터 회로의 접속 단수는 16단이다. 단, CMOS 인버터 회로의 각 출력단과 접지선 사이에는 트랜지스터 쌍이 삽입되어 있다. 그리고 트랜지스터 쌍은, n채널형 트랜지스터와 p채널형 트랜지스터의 병렬 회로로 구성된다.

이 구성예의 경우, 예를 들면, n채널형 트랜지스터용의 바이어스 전압 Vbias_n이 낮으면(즉, 트랜지스터가 개방 동작하고 있을 때), 지연 소자 1단 당의 지연량이 가장 작아진다. 다른 한편, 예를 들면, n채널형 트랜지스터용의 바이어스 전압 Vbias_n이 높을 때(즉, 트랜지스터가 폐쇄 동작하고 있을 때), 지연 소자 1단 당의 지연량이 가장 길어진다.

바이어스 전압 Vbias_n 및 Vbias_p는 모든 인버터 회로단의 트랜지스터 쌍으로 공통으로 부여된다. 따라서, 지연량의 증감은 16단 모든 인버터 회로단에 대하 여 일제히 실행된다. 그러므로 전압 제어형 지연선(23)으로서의 지연 시간 길이의 변화는, 1단 당의 지연량의 변화의 16배로서 부여된다.

위상 반전/비반전 유닛(25)은, 전압 제어형 지연선(23)으로부터 입력되는 클록 신호를 위상 반전해서 또는 비반전인 채 출력하는 회로이다. 이 실시예의 경우, 위상 반전/비반전 유닛(25)은, 전압 제어형 지연선(23)과 출력 버퍼 회로(27) 사이에 설치된다. 즉, 위상 반전/비반전 유닛(25)은, 지연 선로 상에 배치된다.

클록 위상의 변환 동작의 전환은, 위상 관계 판정 유닛(33)으로부터 부여되는 위상 변환 제어 신호 Pcont에 따라 제어된다. 이 실시예의 경우, 클록 위상의 180° 반전 동작은, 입력 클록 CLK1의 위상에 대하여 출력 클록 CLK2의 위상이 앞서 있는 경우에 실행된다. 한편, 클록 위상의 비반전 동작은, 입력 클록 CLK1의 위상에 대하여 출력 클록 CLK2의 위상이 지연되어 있는 경우에 실행된다. 그리고 위상 반전/비반전 유닛(25)의 위상 변환 동작의 전환은, 위상 관계 판정 유닛(33)이 실행한다.

도 4에, 위상 반전/비반전 유닛(25)의 회로예를 나타낸다. 도 4에 나타내는 위상 반전/비반전 유닛(25)은, 인버터 회로 INV를 2단 통과하는 전송로(SW1의 경로)와 1단만 통과하는 전송로(SW2의 경로)를 가지고, 그 어느 한쪽만을 클록 신호가 통과하도록 스위치 SW1 및 SW2를 배치하고 있다.

그리고 스위치 SW1 및 SW2의 동작은 정반대이다. 따라서, 도 4의 위상 반전/비반전 유닛(25)은, 전환 신호의 접속을 반전하고 있다. 그리고 인버터 회로 INV3는, 스위치 SW1 및 SW2를 구성하는 n채널형 트랜지스터와 p채널형 트랜지스터 를 동시에 개폐하기 위해 사용된다.

도 4에 나타내는 회로 구성의 경우, 위상 변환 제어 신호 Pcont가 "H 레벨"일 때, 스위치 SW2가 폐쇄 제어된다. 즉, 인버터 회로를 1단만 통과하는 전송로가 선택되고, 입력시의 클록 위상에 대하여 180° 위상 반전된 클록이 출력된다. 한편, 위상 변환 제어 신호 Pcont가 "L 레벨"일 때, 스위치 SW1가 폐쇄된다. 즉, 인버터 회로를 2단 통과하는 전송로가 선택되고, 입력시의 클록이 같은 위상인 채 출력된다.

위상 비교 회로(29)는, 입력 클록 CLK1의 에지 위상과 출력 클록 CLK2의 에지 위상을 비교하고, 그 비교 관계에 따른 판정 출력 Q1, Q2를 후단에 출력하는 회로이다.

도 5에, 위상 비교 회로(29)의 회로 구성예를 나타낸다. 위상 비교 회로(29)는, 입력 클록 CLK1을 클록 신호로서 동작하는 D 플립플롭(41)과, 출력 클록 CLK2를 클록 신호로서 동작하는 D 플립플롭(43)과, D 플립플롭(41 및 43)의 출력 신호의 논리곱을 구하여 D 플립플롭(41 및 43)의 리셋 신호를 생성하는 논리곱 게이트(45)로 구성된다.

이 회로 구성의 경우, 위상 비교 회로(29)는, 상승 에지가 먼저 검출된 클록 CLK에 대응하는 D 플립플롭의 출력 신호가 먼저 "H 레벨"이 되고, 후에 "H 레벨"이 나타나는 클록 CLK에 대응하는 D 플립플롭의 출력 신호가 "H 레벨"이 되는 타이밍에서 D 플립플롭(41 및 43)의 판정 출력 Q1 및 Q2가 함께 리셋된다.

결과적으로, 위상차에 해당하는 분만큼 "H 레벨"의 판정 출력 Q1 또는 Q2가 출력된다. 예를 들면, 입력 클록 CLK1의 위상 쪽이 출력 클록 CLK2의 위상보다 앞서 있는 경우, 그 위상차의 기간만큼 판정 출력 Q1만큼이 "H 레벨"이 된다. 한편, 출력 클록 CLK2의 위상 쪽이 입력 클록 CLK1의 위상보다 앞서 있는 경우, 그 위상차의 기간만큼 판정 출력 Q2만큼이 "H 레벨"이 된다. 그리고 입력 클록 CLK1과 출력 클록 CLK2의 에지 위상이 대략 같은 경우, 위상 비교 회로(29)는, D 플립플롭(41 및 43)의 양쪽으로부터 "L 레벨"의 판정 출력 Q1 및 Q2가 계속적으로 출력된다. 도 6에, 이상 설명한 판정 출력 Q1, Q2와 위상 상태의 관계를 나타낸다.

챠지 펌프(31)는, 위상 비교 회로(29)의 판정 출력 Q1 및 Q2에 따라 전압 제어형 지연선(23)에 공급하는 바이어스 전압 Vbias_n 및 Vbias_p(아날로그 전압)를 발생하는 회로이다.

도 7에, 챠지 펌프(31)의 회로 구성을 나타낸다. 챠지 펌프(31)는, n채널용의 바이어스 전압 발생 회로부와 p채널용의 바이어스 전압 발생 회로부로 구성된다. 각 바이어스 전압 발생 회로부는, 인버터(311)와 CMOS 스위치(313, 315)와 유지 용량(317)으로 구성된다.

예를 들면, n채널용의 바이어스 전압 발생 회로부에서는, 판정 출력 Q1가 "L 레벨"이고 판정 출력 Q2가 "H 레벨"일 때, 유지 용량이 챠지된다. 이때, n채널용의 바이어스 전압 Vbias_n는 상승한다. 한편, 판정 출력 Q1가 "H 레벨"이고 판정 출력 Q2가 "L 레벨"일 때, 유지 용량이 방전된다. 이때, n채널용의 바이어스 전압 Vbias_n는 하강한다.

예를 들면, p채널용의 바이어스 전압 발생 회로부에서는, 판정 출력 Q1가 "L 레벨"이고 판정 출력 Q2가 "H 레벨"일 때, 유지 용량이 방전된다. 이때, p채널용의 바이어스 전압 Vbias_p는 하강한다. 한편, 판정 출력 Q1가 "H 레벨"이고 판정 출력 Q2가 "L 레벨"일 때, 유지 용량이 챠지된다. 이때, p채널용의 바이어스 전압 Vbias_p는 상승한다.

또한, 판정 출력 Q1 및 Q2의 양쪽이 "L 레벨"인 경우, 어느 회로부에서도 유지 용량은 직전 값을 유지한다.

위상 관계 판정 유닛(33)은, 위상 비교 회로(29)의 판정 출력 Q2에 따라 입력 클록 CLK1과 출력 클록 CLK2의 위상 관계를 판정하는 회로이다. 도 8에, 위상 관계 판정 유닛(33)의 회로예를 나타낸다. 도 8에 나타내는 위상 관계 판정 유닛(33)은, 인버터(331)와, CMOS 스위치(P채널 MOS 트랜지스터(333) 및 N채널 MOS 트랜지스터(335))와, 유지 용량(337)으로 구성된다.

인버터(331)에는 판정 출력 Q2가 입력되고, 그 반전 출력이 P채널 MOS 트랜지스터(333)의 제어에 사용된다. 한편, N채널 MOS 트랜지스터(335)의 제어에는 리셋 신호 RST가 사용된다.

이 회로 구성의 경우, 예를 들면, 판정 출력 Q2가 "H 레벨"일 때(즉, 출력 클록 CLK2의 위상 쪽이 상대적으로 앞서 있을 때), 유지 용량(337)의 전위로 부여되는 위상 변환 제어 신호 Pcont는 고전원 전위(즉, "H 레벨")로 된다. 한편, 리셋 신호 RST가 "H 레벨"일 때, 유지 용량(337)의 전위로 부여되는 위상 변환 제어 신호 Pcont는 저전원 전위(즉, "L 레벨")로 된다.

그리고 판정 출력 Q2만 사용하여 위상 변환 신호 Pcont를 생성하는 것은, 출 력 클록 CLK2의 위상이 입력 클록 CLK1에 대하여 앞선 경우에는, 이것을 180°위상 반전하기 위해서이다. 즉, 전압 제어형 지연선(23)에 의한 위상 조정을 입력 클록 CLK1에 대하여 지연시켜 위상의 범위 내에서만 조정하기 위해서이다.

도 9에, 위상 관계 판정 유닛(33)을 사용한 경우의 위상 조정 범위의 이미지를 나타낸다. 도 9에 나타낸 바와 같이, 이 클록 신호 생성 회로(11)에 있어서의 위상의 조정 범위는, 종래형의 360°로부터 180°로 반감되게 된다. 이 조정 범위의 반감이, 이 클록 신호 생성 회로(11)의 특징이다.

A-3 클록 신호 생성 회로의 동작 및 효과

이하에서는, 도 10을 사용하여, 클록 신호 생성 회로(11)에 의한 위상 제어 동작을 설명한다. 단계 SP1에서, 클록 신호 생성 회로(11)에서는, 반복, 위상 비교 회로(29)에 있어서 입력 클록 CLK1과 출력 클록 CLK2의 위상이 비교된다. 다음에, 단계 SP2에서, 클록 신호 생성 회로(11)에서는, 입력 클록 CLK1의 위상에 대하여 출력 클록 CLK2의 위상이 앞서 있는지 여부가 판정된다. 무엇보다, 이 판정 처리에 상당하는 동작은, 위상 관계 판정 유닛(33)에 대한 판정 출력 Q2의 공급 동작으로서 실행된다.

이 판정 처리에 있어서 긍정 결과가 얻어진 경우(출력 클록 CLK2의 위상이 앞서 있는 경우), 단계 SP3에서, 클록 신호 생성 회로(11)는, 출력 클록 CLK2의 위상을 180°반전하여 출력한다. 구체적으로는, 위상 관계 판정 유닛(33)으로부터 "H 레벨"의 위상 변환 제어 신호 Pcont가 출력되고, 위상 반전/비반전 유닛(25)에서 클록 위상이 180°반전된다.

한편, 단계 SP2에 있어서 부정 결과가 얻어진 경우(출력 클록 CLK2의 위상이 지연되어 있거나 입력 클록 CLK1과 동기하고 있는 경우), 클록 신호 생성 회로(11)는, 출력 클록 CLK2의 현재의 위상 관계가 유지된다. 구체적으로는, 위상 관계 판정 유닛(33)으로부터 "L 레벨"의 위상 변환 제어 신호 Pcont가 출력되고, 위상 반전/비반전 유닛(25)에서는 입력된 클록이 그대로 출력된다.

이후, 단계 SP4에서, 클록 신호 생성 회로(11)는, 입력 클록 CLK1과 출력 클록 CLK2의 위상차에 기초하여 전압 제어형 지연선(23)의 지연량을 조정한다. 결과적으로, 전압 제어형 지연선(23)에 구해지는 위상 조정 능력은, 입력 클록 CLK1에 대하여 180°의 범위로 한정된다.

이것은, 전압 제어형 지연선(23)을 구성하는 지연 소자(인버터 회로, 부하 용량, 트랜지스터 쌍)의 단수가 종래형(360°조정형)의 절반으로 끝난다는 것을 의미한다. 그리고 이 지연 소자수의 반감은, 클록 신호 생성 회로(11)의 회로 면적을 대폭 삭감할 수 있다는 것을 의미한다. 또한, 지연 소자수의 반감은, 클록 신호 생성 회로(11)에서 소비되는 전력의 삭감에도 효과를 발휘한다. 또한, 지연량의 조정 범위가 좁다는 것은, 입력 클록 CLK1에 위상 동기한 출력 클록 CLK2가 출력되기까지의 시간을 대폭 단축할 수 있는 것을 의미한다. 즉, 위상 록까지의 인입 시간의 짧은 클록 신호 생성 회로를 실현할 수 있다.

B 제2 실시예

B-1 디스플레이 패널의 구성

도 11에, 이 실시예에서 설명하는 디스플레이 패널(51)의 평면 구성예를 나 타낸다. 그리고 도 11에는 도 1과의 대응 부분에 동일 부호를 부여하여 나타내고 있다. 도 11에 나타낸 바와 같이, 디스플레이 패널(51)의 기본 구성은, 클록 신호 생성 회로(61)를 제외하고, 제1 실시예의 디스플레이 패널(1)과 같다.

B-2 클록 신호 생성 회로의 구성(지연량 아날로그 제어형)

도 12에, 이 실시예에서 사용하는 클록 신호 생성 회로(61)의 회로 구성을 나타낸다. 그리고 도 12에는 도 2와의 대응 부분에 동일 부호를 부여하여 나타낸다. 도 12에 나타낸 바와 같이, 이 실시예와 관계되는 클록 신호 생성 회로(61)는, 위상 관계 판정 유닛(63)을 제외하고, 제1 실시예의 클록 신호 생성 회로(11)와 같다.

이 실시예에서 사용하는 위상 관계 판정 유닛(63)은, 위상 비교 회로(29)의 판정 출력 Q1에 따라 입력 클록 CLK1과 출력 클록 CLK2의 위상 관계를 판정하는 회로이다. 도 13에, 위상 관계 판정 유닛(63)의 회로예를 나타낸다. 도 13에 나타내는 위상 관계 판정 유닛(63)은, 인버터(631)와, CMOS 스위치(P채널 MOS 트랜지스터(633) 및 N채널 MOS 트랜지스터(635))와, 유지 용량(637)으로 구성된다.

인버터(631)에는 판정 출력 Q1가 입력되고, 그 반전 출력이 P채널 MOS 트랜지스터(633)의 제어에 사용된다. 한편, N채널 MOS 트랜지스터(635)의 제어에는 리셋 신호 RST가 사용된다.

이 회로 구성의 경우, 예를 들면, 판정 출력 Q1가 "H 레벨"일 때(즉, 출력 클록 CLK2의 위상 쪽이 상대적으로 지연되어 있을 때), 유지 용량(637)의 전위로 부여되는 위상 변환 제어 신호 Pcont는 고전원 전위(즉, "H 레벨")로 된다. 한편, 리셋 신호 RST가 "H 레벨"일 때, 유지 용량(637)의 전위로 부여되는 위상 변환 제어 신호 Pcont는 저전원 전위(즉, "L 레벨")로 된다.

판정 출력 Q1만 사용하여 위상 변환 신호 Pcont를 생성하는 것은, 이 실시예의 경우, 출력 클록 CLK2의 위상이 입력 클록 CLK1에 대하여 늦었을 경우에는, 이것을 180°위상 반전하기 위해서이다. 즉, 전압 제어형 지연선(23)에 의한 위상 조정을 입력 클록 CLK1에 대하여 앞선 위상의 범위 내에서만 조정하기 위해서이다.

도 14에, 위상 관계 판정 유닛(63)을 사용한 경우의 위상 조정 범위의 이미지를 나타낸다. 도 14에 나타낸 바와 같이, 이 클록 신호 생성 회로(61)에 있어서의 위상의 조정 범위는, 종래형의 360°에서 180°로 반감되게 된다. 이 조정 범위의 반감이, 이 클록 신호 생성 회로(61)의 특징이다.

B-3 클록 신호 생성 회로의 동작 및 효과

이하에서는, 도 15를 사용하여, 클록 신호 생성 회로(61)에 의한 위상 제어 동작을 설명한다.

단계 SP11에서, 클록 신호 생성 회로(61)에서는, 반복, 위상 비교 회로(29)에 있어서 입력 클록 CLK1과 출력 클록 CLK2의 위상이 비교된다.

다음에, 단계 SP12에서, 클록 신호 생성 회로(61)에서는, 입력 클록 CLK1의 위상에 대하여 출력 클록 CLK2의 위상이 지연되어 있는지 여부가 판정된다. 보다 구체적으로, 이 판정 처리에 상당하는 동작은, 위상 관계 판정 유닛(63)에 대한 판정 출력 Q1의 공급 동작으로서 실행된다.

이 판정 처리에 있어서 긍정 결과가 얻어진 경우(출력 클록 CLK2의 위상이 지연되어 있는 경우), 단계 SP13에서, 클록 신호 생성 회로(61)는, 출력 클록 CLK2의 위상을 180°반전하여 출력한다. 구체적으로는, 위상 관계 판정 유닛(63)으로부터 "H 레벨"의 위상 변환 제어 신호 Pcont가 출력되고, 위상 반전/비반전 유닛(25)으로 클록 위상이 180°반전된다.

한편, 판정 처리 S12에 있어서 부정 결과가 얻어진 경우(출력 클록 CLK2의 위상이 앞서 있거나 입력 클록 CLK1과 동기하고 있는 경우), 클록 신호 생성 회로(61)는, 출력 클록 CLK2의 현재의 위상 관계가 유지된다. 구체적으로는, 위상 관계 판정 유닛(63)으로부터 "L 레벨"의 위상 변환 제어 신호 Pcont가 출력되고, 위상 반전/비반전 유닛(25)에서는 입력된 클록이 그대로 출력된다.

이후, 단계 SP14에서 클록 신호 생성 회로(61)는, 입력 클록 CLK1과 출력 클록 CLK2의 위상차에 기초하여 전압 제어형 지연선(23)의 지연량을 조정한다. 결과적으로, 전압 제어형 지연선(23)에 구해지는 위상 조정 능력은, 입력 클록 CLK1에 대하여 180°의 범위로 한정된다.

이것은, 전압 제어형 지연선(23)을 구성하는 지연 소자(인버터 회로, 부하 용량, 트랜지스터 쌍)의 단수가 종래형(360°조정형)의 절반으로 끝난다는 것을 의미한다. 그리고 이 지연 소자수의 반감은, 클록 신호 생성 회로(61)의 회로 면적을 대폭 삭감할 수 있는 효과를 실현한다. 또한, 지연 소자수의 반감은, 클록 신호 생성 회로(61)에서 소비되는 전력의 삭감에도 효과를 발휘한다. 또한, 지연량의 조정 범위가 좁다는 것은, 입력 클록 CLK1에 위상 동기한 출력 클록 CLK2가 출력되기까지의 시간을 대폭 단축할 수 있는 것을 의미한다. 즉, 위상 록까지의 인 입 시간의 짧은 클록 신호 생성 회로를 실현할 수 있게 된다.

C 제3 실시예

C-1 디스플레이 패널의 구성

도 16에, 이 실시예에서 설명하는 디스플레이 패널(71)의 평면 구성예를 나타낸다. 도 16에는 도 1과의 대응 부분에 동일 부호를 부여하여 나타내고 있다. 도 16에 나타낸 바와 같이, 디스플레이 패널(71)의 기본 구성은, 제1 실시예의 디스플레이 패널(1)과 같다. 차이는, 클록 신호 생성 회로(81)의 지연 선로를 디지털형의 지연 선로로 하는 점이다.

C-2 클록 신호 생성 회로의 구성(지연량 디지털 제어형)

도 17에, 클록 신호 생성 회로(81)의 회로 구성을 나타낸다. 도 17에는 도 2와의 대응 부분에 동일 부호를 부여하여 나타낸다. 이 클록 신호 생성 회로(81)는, 입력 버퍼 회로(21), 디지털 지연선(83), 위상 반전/비반전 유닛(25), 출력 버퍼 회로(27), 위상 비교 회로(29), 시프트 클록 발생 유닛(85), 링형 시프트 레지스터(87), 위상 관계 판정 유닛(33)으로 구성된다.

도 17에 나타내는 클록 신호 생성 회로(81)의 경우도, 위상 반전/비반전 유닛(25)과 위상 관계 판정 유닛(33)을 사용하여, 위상의 조정 범위의 반감화를 실현하는 점은 제1 실시예와 공통된다. 제1 실시예와의 차이는, 지연선으로서 디지털 지연선(83)을 사용하는 점과 그 조정계 회로로서 시프트 클록 발생 유닛(85) 및 링형 시프트 레지스터(87)를 사용하는 점이다.

이하, 이 실시예에서 신규의 구성 부분에 대하여만 설명한다. 디지털 지연 선(83)은, 부하 용량을 가지는 CMOS 인버터 회로의 직렬 접속 회로로 구성된다. 도 18에, 디지털 지연선(83)의 구성예를 나타낸다. 도 18에 나타내는 회로 구성은, 기본적으로 도 3에 나타내는 회로 구성과 같다.

차이점은, 제1 실시예에서는 CMOS 인버터 회로의 출력단에 접속되는 트랜지스터 쌍의 바이어스 전압 Vbias를 아날로그 구동한 것에 대하여, 이 실시예에서는 스위치로서 구동한다는 점이다. 그리고 각 인버터 회로의 출력단에 접속된 스위치를 개방 및 폐쇄 제어함으로써, 전반로(propagation path)와 부하 용량과의 접속/비접속을 전환 제어하고, 지연량을 1단 단위로 제어할 수 있는 구성을 채용한다.

그리고 각 스위치의 개폐는, 후술하는 링형 시프트 레지스터(87)가 실행한다. 이 실시예의 경우, 전송로에 접속되는 부하 용량의 수는, 0개에서 16개의 범위로 증감 제어되게 된다. 또한, 모든 스위치가 개방 제어되는 경우(모든 스위치가 오프 제어된 경우)가, 가장 지연 시간이 짧은 상태이다. 전송로에 접속되는 부하 용량의 수가 1개 증가하면, 디지털 지연선(83) 상에서의 지연량은 단위 지연량씩 증가하는 구조로 되어 있다. 따라서, 모든 스위치가 폐쇄 제어된 경우(모든 스위치가 온 제어된 경우)가, 가장 지연 시간이 긴 상태로 된다.

시프트 클록 발생 유닛(85)은, 위상 비교 회로(29)의 판정 출력 Q1 및 Q2에 따라 링형 시프트 레지스터(87)에 대한 시프트 클록 SCLK의 공급과 정지를 제어하는 회로이다. 이 시프트 클록 발생 유닛(85)의 기능은, 지연량 제어 유닛에 대응한다. 시프트 클록 발생 유닛(85)은, 판정 출력 Q1 및 Q2의 한쪽이 "H 레벨"이고 다른 쪽이 "L 레벨"인 기간 중, 시프트 클록 SCLK를 링형 시프트 레지스터(87)에 공급하고, 판정 출력 Q1 및 Q2의 양쪽이 "L 레벨"인 기간 동안, 시프트 클록 SCLK의 링형 시프트 레지스터(87)로의 공급을 정지하는 회로이다.

도 19에, 시프트 클록 발생 유닛(85)의 회로예를 나타낸다. 도 19의 경우, 시프트 클록 발생 유닛(85)은, 챠지 펌프(91), 버퍼(93), 다이오드 접속된 트랜지스터(95), 리셋 트랜지스터(97), 래치(99), 버퍼(101), 논리곱 게이트(103), 버퍼(105)로 구성된다.

챠지 펌프(91)는, 인버터(911)와, CMOS 스위치(913, 915)와, 유지 용량(917)으로 구성된다. 이 챠지 펌프(91)는, 입력 클록 CLK1의 위상이 출력 클록 CLK2의 위상보다 빠른 경우에 "H 레벨"을 출력하고, 그 반대로 입력 클록 CLK1의 위상이 출력 클록 CLK2의 위상보다 지연된 경우에 "L 레벨"을 출력한다. 또한, 챠지 펌프(91)는, 입력 클록 CLK1의 위상과 출력 클록 CLK2의 위상이 동일하게 되었을 때, 유지 용량(917)에 유지되어 있기 직전의 레벨 값을 출력한다.

버퍼(93)는, 복수 단의 인버터 회로가 직렬로 접속된 회로이다. 리셋 트랜지스터(97)는, 래치(99)의 입력 레벨을 강제적으로 "L 레벨"에 리셋하기 위한 박막 트랜지스터이다. 래치(99)는, 2개의 인버터 회로를 링형으로 접속한 회로단이다. 버퍼(101)는, 짝수 단의 인버터 회로가 직렬로 접속된 회로이다. 논리곱 게이트(103)는, 전술한 논리 게이트(91, 93, 95, 97, 99, 101)가, 입력 클록 CLK1과의 논리곱을 출력하는 게이트 회로이다.

따라서, 논리곱 게이트(93)는, 논리 게이트(91, 93, 95, 97, 99, 101)의 출력이 "H 레벨"의 사이만큼, 입력 클록 CLK1을 시프트 클록 SCLK로서 버퍼(95)에 출 력한다. 또한, 논리곱 게이트(93)는, 논리 게이트(91, 93, 95, 97, 99, 101)의 출력이 "L 레벨"일 때, 시프트 클록 SCLK의 출력을 정지한다. 그리고 버퍼(105)는, 복수 단의 인버터 회로가 직렬로 접속된 회로이다.

링형 시프트 레지스터(87)는, 디지털 지연선(83)과 같은 단수의 D 플립플롭을 링형으로 접속한 시프트 레지스터 회로이다. 이 링형 시프트 레지스터(87)는, 지연량의 설정 유닛으로서 기능한다.

도 20에, 링형 시프트 레지스터(87)의 회로예를 나타낸다. 도 20의 경우, 링형 시프트 레지스터(87)는, 전단의 Q 출력을 다음 단의 D 입력으로 하는 16단의 D 플립플롭 회로와, 최종 단의 Q 출력을 논리 반전하여 초단의 D 입력에 귀환하는 인버터 회로(111)로 구성된다.

D 플립플롭 회로는 리셋 단자를 구비하고, 리셋 신호의 입력에 의해 모든 Q 출력이 "L 레벨"의 상태로 변경된다. 또한, D 플립플롭 회로는 시프트 클록 단자를 구비하고, 시프트 클록 SCLK의 공급에 의해 D 입력을 래치하고, Q 출력으로서 다음 단에 출력하는 동작을 실행한다.

이 실시예의 경우, 리셋 상태로부터 입력되는 시프트 클록 SCLK의 상승 에지의 수만큼, Q 출력이 "H 레벨"로 상승하도록 동작한다. 물론, Q 출력 그 반전 출력(반전 Q 출력)의 논리 레벨의 관계는 서로 역으로 된다.

또한, 각 플립플롭 회로단의 Q 출력 반전 Q 출력은, 디지털 지연선(83)을 구성하는 각 단에 대응하는 CMOS 스위치의 개폐 동작을 실행한다. 여기서, Q 출력은 n채널형의 박막 트랜지스터의 게이트 전극에 접속되고, 반전 Q 출력은 p채널형의 박막 트랜지스터의 게이트 전극에 접속된다. 따라서, CMOS 스위치를 구성하는 2개의 박막 트랜지스터의 개방 동작과 폐쇄 동작은 모두 동시에 실행된다.

C-3 클록 신호 생성 회로의 동작 및 효과

여기서는, 시프트 클록 발생 유닛(85)의 동작을 중심에, 클록 신호 생성 회로의 동작을 설명한다.

(a) 리셋

먼저, 전원 투입시에 실행되는 리셋 동작을 설명한다. 도 21의 (A)는, 리셋 동작시의 시프트 클록 발생 유닛(85)의 동작 상태를 설명하는 도면이다. 이때, 시프트 클록 발생 유닛(85)을 구성하는 래치(99)의 전단 전위는 강제적으로 "L 레벨"에 설정된다. 따라서, 시프트 클록 발생 유닛(85)을 구성하는 논리곱 게이트(103)에는, "H 레벨"의 논리 게이트 출력이 입력된다.

그러므로 시프트 클록 발생 유닛(85)으로부터 링형 시프트 레지스터(87)에는, 시프트 클록 SCLK가 공급된다(도 22의 (B)). 단, 리셋 신호(도 22의 (A))가 "H 레벨"이므로, 링형 시프트 레지스터(85)를 구성하는 각 D 플립플롭은 리셋된다. 즉, 시프트 클록 SCLK가 입력되어도, 각 D 플립플롭 단의 Q 출력(도 22의 (C1) ~ 도 22의 (C16))는 "L 레벨"이 된다. 그러므로 리셋 기간 중의 디지털 지연선(83)의 지연량은 최소값인 채로 된다. 그 이유는 디지털 지연선(83)의 모든 CMOS 스위치가 개방 제어되기 때문이다.

(b) 위상 록까지

다음에, 리셋 동작의 종료로부터 입력 클록 CLK1과 출력 클록 CLK2의 위상 록까지의 동작을 설명한다. 도 21의 (B)에, 리셋 동작의 종료 시점의 동작 상태를 나타낸다. 이때, 입력 클록 CLK1과 출력 클록 CLK2는 아직도 동기하고 있지 않다. 따라서, 챠지 펌프(91)의 출력은 "L 레벨"이 된다. 물론, 시프트 클록 발생 유닛(85)을 구성하는 래치(99)의 입력 전위는 "L 레벨"이며, 그 상태가 유지된다. 따라서, 시프트 클록 발생 유닛(85)을 구성하는 논리곱 게이트(103)에는, "H 레벨"의 논리 게이트 출력이 입력된다.

그러므로 이 기간에도 계속해서, 시프트 클록 발생 유닛(85)으로부터 링형 시프트 레지스터(87)에 시프트 클록 SCLK가 공급된다(도 22의 (B)). 그런데 이번에는, 리셋 신호(도 22의 (A))가 "L 레벨"이다. 따라서, 시프트 클록 SCLK의 에지가 D 플립플롭에 입력될 때마다, 선두단으로부터 차례대로 Q 출력이 "H 레벨"로 상승한다.

도 22의 (C1) ~ 도 22의 (C15)는, 시프트 클록 SCLK의 에지가 15개 입력된 경우의 파형을 나타내고 있다. 즉, 선두로부터 15단까지의 D 플립플롭으로부터 "H 레벨"의 Q 출력이 출력되고, 16단째의 D 플립플롭만 "L 레벨"의 Q 출력이 출력된다.

(c) 위상 록 이후

마지막으로, 위상 록 이후의 동작을 설명한다. 도 21의 (C)는, 위상 록 시의 시프트 클록 발생 유닛(85)의 동작 상태를 설명하는 도면이다. 이때, 입력 클록 CLK1과 출력 클록 CLK2는 동기하고 있으므로, 챠지 펌프(91)의 출력은 처음으로 "H 레벨"로 변화한다.

결과적으로, 래치(99)의 입력 전위는 "H 레벨"에 세트되어 그 상태가 유지된다. 이 전위 변화에 따라 시프트 클록 발생 유닛(85)을 구성하는 논리곱 게이트(103)에 입력되는 논리 게이트 출력은, "H 레벨"로부터 "L 레벨"로 전환되고, 이후 그 상태가 유지된다. 이 전위 변화 이후는, 도 22의 (B)에 나타낸 바와 같이, 시프트 클록 SCLK의 링형 레지스터(87)로의 공급이 정지된다. 물론, 시프트 클록 SCLK의 공급이 정지되면, 링형 시프트 레지스터(87)에 있어서의 "H 레벨"의 시프트 동작은 정지한다. 도 22의 예이면, 선두로부터 15단째까지의 Q 출력이 "H 레벨"에 바뀐 상태가 유지된다.

한편, 디지털 지연선(83)을 구성하는 CMOS 인버터 회로에 접속되는 부하 용량의 접속 단수는 15단으로 되고, 지연 시간의 최소값으로부터 단위 지연 시간의 15개 분만큼 지연 시간이 길게 조정된 클록이 출력 버퍼 회로(27)에 출력된다. 물론, 이 위상 제어 기간 중에, 출력 클록 CLK2의 위상의 진보가 검출된 경우에는, 출력 클록 CLK2의 위상이 180°반전되는 점은 제1 실시예와 같다. 이 실시예와 같이, 전술한 위상의 반전 기능은, 디지털 지연선을 가지는 클록 신호 생성 회로에도 적용할 수 있다. 그리고 말할 필요도 없이, 제2 실시예의 회로 구성과의 조합도 고려된다.

C-4 다른 회로 구성

제3 실시예에서 설명한 디지털 형의 클록 신호 생성 회로에는, 다른 회로 구성도 고려된다. 이하에서는, 디지털 지연선과 그 구동 회로예의 몇 가지를 예시한다.

(a) 예1

도 23에, 다른 실시예와 관계되는 클록 신호 생성 회로(121)의 회로 구성을 나타낸다. 그리고 도 23에는 도 2와의 대응 부분에 동일 부호를 부여하여 나타낸다. 이 클록 신호 생성 회로(121)는, 입력 버퍼 회로(21), 디지털 지연선(123), 위상 반전/비반전 유닛(25), 출력 버퍼 회로(27), 위상 비교 회로(29), 클록 발생 유닛(125), 카운터(127), 디코더(129), 위상 관계 판정 유닛(33)으로 구성된다.

도 23에 나타내는 클록 신호 생성 회로(121) 중 신규한 구성 부분은, 디지털 지연선(123)과 클록 발생 유닛(125)과 카운터(127)와 디코더(129)의 4개다. 이하, 이 실시예에서 신규의 구성 부분에 대하여만 설명한다.

디지털 지연선(123)은, 부하 용량을 가지는 CMOS 인버터 회로의 직렬 접속 회로로 구성된다. 도 24에, 디지털 지연선(123)의 구성예를 나타낸다. 디지털 지연선(123)은, 도 18에 나타내는 구조와는 상이하고, CMOS 인버터 회로의 2단 직렬 접속을 1단위로 하는 16개의 버퍼 회로단의 직렬 접속 회로로 구성된다.

그리고 각 버퍼 회로단(최종단을 제외함)의 출력 선로는 2개로 분기되어, 한쪽은 다음 단의 버퍼 회로단에 접속되고, 다른 쪽은 CMOS 스위치 경유로 출력단자에 접속된다. 이 회로 구성의 경우, 지연량의 제어는, 16개의 CMOS 스위치 중 폐쇄 제어되는 유일 개의 CMOS 스위치의 위치의 제어에 의해 실현된다.

클록 발생 유닛(125)은, 카운터(127)의 동작 클록을 발생하는 회로이다. 그리고 그 회로 구성은, 도 19에서 설명한 시프트 클록 발생 유닛(85)과 전혀 같은 구성의 회로를 이용하면 된다.

카운터(127)는, 입력 클록 CLK1과 출력 클록 CLK2 사이의 위상차에 상당하는 기간 내에 발생된 클록을 계수하는 회로이다. 도 25에, 카운터(127)의 회로예를 나타낸다. 그리고 도 25는, 디지털 지연선(123)을 구성하는 지연 소자의 단수가 16인 경우의 회로예이다. 그러므로 디지털 출력은 D0~D3의 4비트로 부여된다.

또한, 디코더(129)는, 카운트값에 대응하는 CMOS 스위치에만 폐쇄 제어 신호를 출력하는 회로이다. 도 26에, 디코더(129)의 회로예를 나타낸다. 이 회로 구성에 의해, 카운터(127) 및 디코더(129)는 다음과 같이 동작한다.

예를 들면, 리셋 신호 RST의 입력시, 카운터(127)의 디지털 출력 D0~D3는 모두 "L 레벨"이 된다. 이때, 디코더(129)의 제어 신호 DP2~DP16는 "L 레벨", 제어 신호 DP1만큼이 "H 레벨"이 된다.

따라서, 디지털 지연선(123)의 초단에 위치하는 CMOS 스위치만큼이 폐쇄 제어되고, 지연량이 최소값으로 리셋된다. 따라서, 이 1단 분의 지연량만큼 지연된 클록 신호가 위상 반전/비반전 유닛(25)에 출력되게 된다. 물론, 클록 발생 유닛(125)에서 발생되는 클록수가 2개, 3개로 증가하면, 제어 신호 DP1~DP16 중 유일한 "H 레벨"의 위치가 1단씩 후단으로 시프트한다. 이 동작에 의해, 지연량의 디지털 제어가 실현된다.

(b) 예2

도 27에, 다른 실시예와 관계되는 클록 신호 생성 회로(131)의 회로 구성을 나타낸다. 그리고 도 27에는 도 17과의 대응 부분에 동일 부호를 부여하여 나타낸다. 즉, 디지털 지연선의 지연량을 링형 시프트 레지스터로 제어하는 경우에 대하 여 설명한다. 단, 여기서는 도 17과는 구별 구성의 디지털 지연선(133)과 링형 시프트 레지스터(135)를 사용한다.

도 28에, 디지털 지연선(133)의 회로예를 나타낸다. 도 28에 나타내는 디지털 지연선(131)은, 2개의 CMOS 인버터 회로의 직렬 접속을 1단위로 하는 버퍼 회로를 16단 직렬로 접속한 회로로 구성된다.

그리고 각 버퍼 회로(최종단을 제외함)의 출력 선로는 2개로 분기되어, 한쪽은 다음 단의 버퍼 회로에, 다른 쪽은 출력단자로 접속된다. 지연량의 제어는, 2개의 분기선 중 출력단자와 접속되는 분기 선상에 배치되는 합계 16개의 CMOS 스위치의 개방 및 폐쇄 제어에 의해 실현된다.

또한, 디지털 지연선(133)이 정상적으로 동작하기 위해서는, 16개의 CMOS 스위치 중 폐쇄 제어되는 것은 항상 1개일 필요가 있다. 그러므로 이 실시예에서의 링형 시프트 레지스터(135)에는, 16단의 D 플립플롭단의 각 단으로부터 출력된다. 출력 중 다만 일단에 대하여만큼 "H 레벨"의 제어 신호 DP가 출력되도록 동작하는 디코더가 내장된다. 이 실시예의 경우, 입력 클록 CLK1의 지연량(즉, 입력 클록 CLK1가 통과하는 버퍼 회로의 단수)은 1개에서 16개의 범위에서 설정된다. 따라서, 선두단에 위치하는 CMOS 스위치가 폐쇄 제어되는 경우가, 가장 지연 시간이 짧은 상태이다. 그리고 폐쇄 제어되는 CMOS 스위치의 위치가 일단씩 뒤로 어긋날 때, 디지털 지연선(133) 상에서의 지연량은 단위 지연량씩 증가하는 구조로 되어 있다. 따라서, 모든 최후미(16단째)의 CMOS 스위치가 폐쇄 제어된 경우, 지연 시간은 최대값이 된다.

다음에, 링형 시프트 레지스터(135)의 구성을 설명한다. 링형 시프트 레지스터(135)는, 디지털 지연선(133)과 같은 단수의 D 플립플롭을 링형으로 접속한 시프트 레지스터 회로이다. 도 29에, 링형 시프트 레지스터(135)의 회로예를 나타낸다. 도 29의 경우, 링형 시프트 레지스터(135)는, 전단의 Q 출력을 다음 단의 D 입력으로 하는 16단의 D 플립플롭 회로(141)와, 최종단의 Q 출력을 논리 반전하여 초단의 D 입력으로 귀환하는 인버터 회로(143)와, 디코더(151)로 구성된다.

D 플립플롭 회로(141)는 리셋 단자를 구비하고, 리셋 신호의 입력에 의해 모든 Q 출력이 "L 레벨"의 상태로 변경된다. 또한, D 플립플롭 회로(141)는 시프트 클록 단자를 구비하고, 시프트 클록 SCLK의 공급에 의해 D 입력을 래치하고, Q 출력으로서 다음 단에 출력하는 동작을 실행한다.

이 시프트 레지스터단의 구성은 도 20과 같다. 따라서, 리셋 상태로부터 입력되는 시프트 클록 SCLK의 상승 에지의 수만큼, Q 출력이 "H 레벨"로 상승하도록 동작한다.

단, 이들 Q 출력을 단순히 그대로 디지털 지연선(133)에게 제공하면, 디지털 지연선(133)을 정확하게 동작시킬 수 없을 것이다. 그래서, 디코더(151)가 필요해진다. 디코더(151)는, 기본적으로 "H 레벨"의 Q 출력이 나타나는 D 플립플롭의 경계 위치를 검출하는 동작을 실행한다. 이 위치가, 위상 동기에 필요한 지연 시간을 반영하고 있기 때문이다.

그래서, 디코더(151)로서 2단째의 D 플립플롭으로부터 16단째의 D 플립플롭까지의 범위에서, 각 D 플립플롭의 입력 레벨과 출력 레벨의 일치/불일치를 검출하 는 15개의 배타적 논리합 회로(153)를 배치한다. 이 배타적 논리합 회로(153)를 이용하면, 자단의 Q 출력이 "H 레벨"이고 다음 단의 Q 출력이 "L 레벨"이 되는 D 플립플롭의 위치(레벨 변화의 경계 위치)를 검출할 수 있다.

그리고 레벨 변화의 경계 위치에서는, 배타적 논리합 회로(153)의 출력에 2개의 "H 레벨"의 펄스 신호(지연량 설정 신호 DP)가 발현된다. 그러므로 논리곱 게이트(155)에 있어서, 자단의 것의 Q 출력 배타적 논리합 회로(153)의 논리곱을 구하고, 단지 하나의 "H 레벨"의 펄스 신호를 추출한다.

이들 15개의 논리곱 게이트(155)의 출력 펄스는, 제어 신호 DP로서 각각 디지털 지연선(133) 중 대응 위치의 CMOS 스위치(구체적으로는 게이트 전극)에 공급된다.

그리고 제어 신호 DP는 정논리(positive logic)이다. 따라서, n채널형의 박막 트랜지스터의 게이트 전극에는 제어 신호 DP가 직접 부여되고, p채널형의 박막 트랜지스터의 게이트 전극에는 제어 신호 DP를 인버터 회로에 논리 반전된 신호가 부여된다.

단, 초단에 위치하는 논리곱 게이트(155)의 출력 펄스에 관하여 만큼은, 리셋 신호와 함께 논리합 게이트(157)에 입력되고, 그 논리합 출력이 초단의 CMOS 스위치에 대응한 제어 신호 DP1로서 공급된다. 이로써, 리셋 신호의 입력시에는, 초단의 CMOS 스위치를 강제적으로 폐쇄 제어할 수 있다.

이하에서는, 도 30을 사용하여, 클록 신호 생성 회로(131)에서 실행되는 동작을 설명한다. 그리고 시프트 클록 발생 유닛(85)의 동작은 도 17에 나타낸 클록 신호 생성 회로(81)의 경우와 같으므로 생략한다.

(i) 리셋

먼저, 전원 투입시에 실행되는 리셋 동작을 설명한다. 이때, 링형 시프트 레지스터(135)에는, "H 레벨"의 리셋 신호(도 30의 (A)와 함께 시프트 클록 SCLK(도 30의 (B))가 공급된다. 이때, 논리합 게이트(157)를 통과한 리셋 신호에 의해 초단의 CMOS 스위치만큼이 폐쇄 제어된 상태로 제어된다. 이로써, 디지털 지연선(133)의 지연량은 최소값으로 제어된다.

(ii) 위상 록까지

다음에, 리셋 동작의 종료로부터 입력 클록 CLK1과 출력 클록 CLK2의 위상 록까지의 동작을 설명한다. 먼저, 리셋 동작 종료 후의 최초의 시프트 클록 SCLK의 입력에 의해, 초단의 D 플립플롭의 Q 출력만큼이 "H 레벨"로 변화한다. 이때, 2단째의 D 플립플롭의 Q 출력은 "L 레벨"이므로, 초단의 논리곱 게이트(155)의 출력단에만 "H 레벨"의 제어 신호 DP가 나타난다. 이로써, 역시 초단의 CMOS 스위치만큼이 폐쇄 제어된다.

이어서, 리셋 동작 종료 후의 2번째의 시프트 클록 SCLK가 입력되면, 초단의 D 플립플롭(141)과 2단째의 D 플립플롭(141)의 Q 출력이 "H 레벨"의 상태로 된다. 따라서, "H 레벨"의 Q 출력 "L 레벨"의 Q 출력의 경계 위치는, 2단째의 D 플립플롭(141)과 3단째의 D 플립플롭(141) 사이에 있게 된다.

따라서, 이번은 2단째에 위치하는 논리곱 게이트(155)의 출력단에만 "H 레벨"의 제어 신호 DP가 나타난다. 이로써, 2단째의 CMOS 스위치만큼이 폐쇄 제어된 다. 이후 차례대로, 시프트 클록 SCLK가 입력될 때마다, 폐쇄 제어되는 CMOS 스위치의 위치가 3단째, 4단째로 차례대로 시프트한다(도 30의 (C1)~(C15)).

(iii) 위상 록 이후

마지막으로, 위상 록 이후의 동작을 설명한다. 도 30에서는, 리셋 종료 후의 15개째의 시프트 클록 SCLK가 링형 시프트 레지스터(135)에 입력된 시점에서, 위상 록이 검출된 경우를 나타내고 있다. 이 경우, "H 레벨"의 Q 출력 "L 레벨"의 Q 출력의 경계 위치는, 15단째의 D 플립플롭(141)과 16단째의 D 플립플롭(141) 사이의 상태에 고정된다. 이 결과, 15단째의 CMOS 스위치를 통해서 15단의 버퍼 회로로 지연된 클록이 출력 버퍼 회로(25)에 출력된다. 이 동작에 의해, 지연량의 디지털 제어가 실현된다.

(D) 제4 실시예

(D-1) 디스플레이 패널의 구성

도 31에, 이 실시예에서 설명하는 디스플레이 패널(161)의 평면 구성예를 나타낸다. 그리고 도 31에는 도 1과의 대응 부분에 동일 부호를 부여하여 나타내고 있다. 도 31에 나타낸 바와 같이, 디스플레이 패널(161)의 기본 구성은, 제1 실시예의 디스플레이 패널(1)과 같다. 차이는, 클록 신호 생성 회로(171)에 계층형의 지연 제어 기능을 탑재하는 점이다. 즉, 결점 조정 기능과 미세 조정 기능을 조합한 지연량의 조정 기능을 탑재하는 점이다.

D-2 클록 신호 생성 회로의 구성(지연량의 계층 제어형)

도 32에, 이 실시예에서 사용하는 클록 신호 생성 회로(171)의 회로 구성을 나타낸다. 그리고 도 32는, 제1 실시예(도 2)와 제3 실시예(도 17)와의 대응 부분에 동일 부호를 부여하여 나타내고 있다.

도 32에 나타낸 바와 같이, 이 실시예와 관계되는 클록 신호 생성 회로(171)는, 지연선을 전압 제어형 지연선(23)과 디지털 지연선(83)의 2단 구성으로 하고, 각각의 지연량 설정 유닛으로서 챠지 펌프(31)와 링형 시프트 레지스터(87)를 사용하는 구성을 채용한다. 이 실시예의 경우, 전압 제어형 지연선(23)과 챠지 펌프(31)가 지연량의 미세 조정 기능에 대응하고, 디지털 지연선(83)과 링형 시프트 레지스터(87)가 지연량의 거친 조정 기능에 대응한다.

그리고 링형 시프트 레지스터(87)의 시프트 동작을 규정하는 시프트 클록 SCLK의 발생에 사용하는 클록에는, 입력 클록 CLK1을 분주한 클록을 사용한다. 이를 위한 회로가 분주 회로(173)이다. 분주 회로(173)의 분주 주기는 임의이지만, 분주 주기가 클수록 링형 시프트 레지스터(87)의 동작 주파수를 저하시킬 수 있다. 그만큼, 링형 시프트 레지스터(31) 및 (103)의 동작 마진을 확보할 수 있다. 결과적으로, 수율에의 영향도 작게 할 수 있다.

D-3 클록 신호 생성 회로의 동작 및 효과

이 실시예와 관계되는 클록 신호 생성 회로(171)에서는, 리셋 동작이 종료한 시점에서 위상의 관계가 검출되고, 그 후의 동작 기간에 미세 조정용의 디지털 지연선(23)과 거친 조정용의 디지털 지연선(83)의 양쪽의 지연량이, 위상 비교 회로(29)에서 검출된 위상 양에 따라 설정된다.

그리고 입력 클록 CLK1의 위상에 대하여 출력 클록 CLK2의 위상이 앞서 있는 경우에는, 위상 관계 판정 유닛(33)의 제어에 의해 위상 반전/비반전 유닛(25)에 있어서 출력 클록 CLK2의 180°위상 반전 동작이 실행된다. 이윽고, 위상 록이 검출되면, 챠지 펌프(31)와 링형 시프트 레지스터(87)의 양쪽에서 지연량의 설정 동작이 정지되어 그 시점의 지연량이 보존된다.

그리고 위상 록 후에 위상차가 생긴 경우에는, 챠지 펌프(31)가 단독으로 위상의 미세 조정 동작을 재개하지만, 거친 조정용의 링형 시프트 레지스터(87)는 동작하지 않는다. 이것은 위상 록 후의 위상 어긋남은 적고, 입력 클록 CLK1의 분주 클록인 시프트 클록 SCLK가 발생되는 전에 위상차가 해소되기 때문이다.

이와 같이 지연량의 제어를 계층적으로 실행함으로써, 위상 록의 빠름과 미세 조정이 밸런스를 이루는 클록 신호 생성 회로를 실현할 수 있다. 물론, 이 실시예의 경우에도 위상의 조정 범위를 180°로 제한 가능하므로 회로 면적의 축소화와 저소비 전력화를 실현할 수 있다.

D-4 다른 회로 구성

그리고 전술한 설명에서는, 거친 조정용의 지연선을 전원 제어형 지연선(23)으로 구성하고, 미세 조정용의 지연선을 디지털 지연선(83)으로 구성하는 경우에 대하여 설명하였다. 그러나 도 33에 나타내는 클록 신호 생성 회로(181)에 나타낸 바와 같이, 거친 조정용과 미세 조정용의 양쪽의 지연선을 지연선을 디지털 지연선(83)으로 구성해도 된다. 이 경우, 미세 조정용의 시프트 클록 SCLK1는, 입력 클록 CLK1의 분주 클록으로서 생성하고, 거친 조정용의 시프트 클록 SCLK2는, 앞의 분주 클록을 더 분주한 클록으로서 생성하면 된다.

E 제5 실시예

E-1 디스플레이 패널의 구성

도 34에, 이 실시예에서 설명하는 디스플레이 패널(191)의 평면 구성예를 나타낸다. 그리고 도 34에는 도 1과의 대응 부분에 동일 부호를 부여하여 나타내고 있다. 도 34에 나타낸 바와 같이, 디스플레이 패널(191)의 기본 구성은, 클록 신호 생성 회로(201)를 제외하곤, 제1 실시예의 디스플레이 패널(1)과 같다.

이 실시예와 관계되는 클록 신호 생성 회로(201)에는, 의사 록 상태의 해제 기능을 추가적으로 탑재한다. 그 이유는, 유리 기판의 표면에 형성되는 박막 트랜지스터에는, 실리콘 웨이퍼 상에 제조되는 트랜지스터와 비교하여 특성 불균일이 큰 특성이 있기 때문이다. 그러므로 입력 클록 CLK1과 출력 클록 CLK2의 위상차가 180°어긋난 상태가 위상 록으로 오판정되는 경우가 있다. 그래서, 이것을 해결하기 위해, 이 실시예와 관계되는 클록 신호 생성 회로(201)에는, 의사 록 상태를 검출하여 그 상태를 탈출하는 기능을 탑재한다.

E-2 클록 신호 생성 회로의 구성(의사 록 해제 기능형)

도 36에, 이 실시예에서 사용하는 클록 신호 생성 회로(201)의 회로 구성을 나타낸다. 그리고 도 36에는 도 2와의 대응 부분에 동일 부호를 부여하여 나타낸다.

도 36에 나타내는 클록 신호 생성 회로(201)에 신규한 구성 부분은, 의사 록 검출 유닛(203)이다. 이 의사 록 검출 유닛(203)은, 입력 클록 CLK1과 출력 클록 CLK2의 의사 록 상태를 검출하는 회로이다. 그리고 의사 록 검출 유닛(203)이, " 의사 록 해제 유닛"에 대응한다.

그리고 이 실시예의 경우, 위상 판정/비반전부(25)를 위상 관계 판정 유닛(33) 및 의사 록 검출 유닛(203)과 공용하기 위한 논리합 게이트(205)도 탑재한다. 즉, 위상 변환 제어 신호 Pcont와 의사 록 검출 신호 WNG와의 논리합 신호를 발생하는 게이트 회로를 배치한다.

도 37a 및 도 37b에, 의사 록 검출 유닛(203)의 회로 구성을 나타낸다. 도 37a는, 게이트 회로와 논리 회로(205)를 조합시키는 경우의 회로 구성이며, 도 37b는, 게이트 회로의 조합만으로 구성되는 회로 구성이다.

도 38에, 의사 록 검출 유닛(203)의 입출력 관계를 나타낸다. 도 38에 굵은 선으로 나타낸 바와 같이, 의사 록 검출 유닛(203)은, 판정 출력 Q1 및 Q2가 함께 "L 레벨"이고, 또한 입력 클록 CLK1과 출력 클록 CLK2의 신호 레벨이 상이한 경우에, 입력 클록 CLK1과 출력 클록 CLK2가 의사 록 상태에 있는 것으로 판정한다.

또한, 판정 출력 Q1 및 Q2가 함께 "L 레벨"인 것은, 도 37a 및 도 37b의 부정 논리합 게이트에 의해 검출된다. 또한, 입력 클록 CLK1과 출력 클록 CLK2의 신호 레벨이 상이한 것은, 도 37의 배타적 논리합 게이트에 의해 검출된다. 그리고 논리 회로(205)는, 논리곱 게이트와 같은 논리 연산을 실현한다.

이 의사 록 검출 유닛(203)은, 의사 록 상태의 검출시, 의사 록 검출 신호 WNG를 "H 레벨"로 변환한다. 그리고 의사 록 상태가 검출되지 않은 경우, 의사 록 검출 유닛(203)은, "L 레벨"의 의사 록 검출 신호 WNG를 출력한다.

E-3 클록 신호 생성 회로의 동작 및 효과

이 실시예와 관계되는 클록 신호 생성 회로(201)의 경우에는, 위상 비교 회로(29)의 판정 출력 Q1 및 Q2가 함께 "L 레벨"이 되어, 위상 록 상태로 판정된 경우라도, 의사 록 검출 유닛(203)에 의해 그 록 상태가 정규의 것인지 가짜의 것인지가 판정된다.

그리고 가짜(의사 록)인 것으로 판정된 경우에는, 위상 판정/비반전부(25)에 의해 전압 제어형 지연선(23)의 출력 클록의 위상을 반전할 수 있다. 의사 록 상태와 정규의 록 상태는 180°의 위상차가 있으므로, 이 반전 동작에 의해 출력 클록 CLK2는 정확한 록 위상으로 변경할 수 있다.

물론, 의사 록 상태가 검출되기 전에, 출력 클록 CLK2의 위상이 입력 클록 CLK1의 위상보다 앞서 있는 것이 검출된 경우에는, 위상 판정/비반전부(25)에 의해 전압 제어형 지연선(23)의 출력 클록의 위상이 반전된다. 이상과 같이, 이 회로 구성의 클록 신호 생성 회로(201)를 이용하면, 출력 클록 CLK2의 위상이 의사 록 상태로 잘못하여 끌어들여진 경우라도, 이 상태로부터 확실하게 빠져 나가 정규의 록 상태로 끌어들일 수가 있다.

F 제6 실시예

F-1 디스플레이 패널의 구성

도 39에, 이 실시예에서 설명하는 디스플레이 패널(211)의 평면 구성예를 나타낸다. 그리고 도 39에는 도 1과의 대응 부분에 동일 부호를 부여하여 나타내고 있다. 도 39에 나타낸 바와 같이, 디스플레이 패널(211)의 기본 구성은, 클록 신호 생성 회로(221)를 제외하곤, 제1 실시예의 디스플레이 패널(1)과 같다

이 실시예와 관계되는 클록 신호 생성 회로(221)에는, 위상 관계의 판정 기간과 그 판정 결과에 따른 위상 조정 기간의 분리 기능을 탑재한다. 그 이유는 위상 조정 동작의 실행 중에 위상 관계를 판정하는 경우, 판정 동작 중에도 위상 관계가 변화되므로 정확한 위상 판정을 할 수 없기 때문이다.

그래서, 이 실시예에서는, 지연량의 설정 동작이 정지하고 있는 기간 중(리셋 기간 중)에, 입력 클록 CLK1과 출력 클록 CLK2의 위상 관계를 판정하고, 리셋 기간의 종료 후에 판정 결과에 따라 위상의 반전/비반전 동작을 실행하는 클록 신호 생성 회로에 대하여 설명한다.

도 40에, 동작 내용을 나타낸다. 도 40의 (A)는, 리셋 신호의 공급 기간을 나타낸다. 리셋 신호는, 전원 투입 후의 일정기간 출력된다. 리셋 신호에 의해 각 회로 상태는 초기 상태에 리셋된다. 도 40의 (B)는, 클록 신호 생성 회로 전체의 동작 타이밍을 나타낸다. 도 40의 (C)는, 위상 반전/비반전 유닛(25)의 동작 타이밍을 나타낸다. 그리고 위상의 판정 기간 중에는, 입력 위상이 그대로 출력되는 동작 상태로 고정된다.

F-2 클록 신호 생성 회로의 구성(판정 기간분 이형)

도 41에, 이 실시예에서 사용하는 클록 신호 생성 회로(221)의 회로 구성을 나타낸다. 그리고 도 41에는 도 2와의 대응 부분에 동일 부호를 부여하여 나타낸다.

도 41에 나타내는 클록 신호 생성 회로(221)에 신규한 구성 부분은, 동작 모드 전환 회로(223)이다. 이 동작 모드 전환 회로(223)는, 리셋 신호의 입력에 따 라 위상 반전/비반전 유닛(25)에 공급되는 제어 신호를 전환하는 동작을 실행한다. 도 42에, 동작 모드 전환 회로(223)의 회로 구성을 나타낸다. 도 42에 나타내는 동작 모드 전환 회로(223)는, 위상 반전/비반전 유닛(25)이 도 4에 나타내는 회로 구성을 가지는 경우를 전제로 하는 회로예이다.

동작 모드 전환 회로(223) 중, 위상 변환 제어 신호 Pcont의 전송 경로 상에는, 래치를 구성하는 인버터 회로도 포함하여 4개의 인버터 회로를 직렬로 배치한다. 즉, 입력 레벨이 그대로 출력 레벨이 된다. 단, 이 위상 변환 제어 신호 Pcont의 전송 경로 상에는, 리셋 신호의 입력시에 개방 동작해서 새로운 래치 동작 및 출력 동작을 금지하는 스위치가 배치된다. 또한, 동작 모드 전환 회로(223)의 출력단에는, 리셋 신호의 입력시에 폐쇄 동작하여 출력단을 강제적으로 "L 레벨"로 제어하는 스위치(박막 트랜지스터)가 접속되어 있다.

F-3 클록 신호 생성 회로의 동작 및 효과

도 43에, 리셋 신호의 신호 레벨에 의해 회로 내의 접속이 어떻게 변화하는지를 나타낸다. 도 43의 (A)는 리셋 시의 접속 상태를 나타낸다. 도면에 나타낸 바와 같이, 리셋 시에는, 동작 모드 전환 회로(223)의 출력단으로부터 고정적으로 "L 레벨"의 신호가 위상 반전/비반전 유닛(25)에 출력된다. 위상 반전/비반전 유닛(25)은 도 4에 나타내는 구조를 가지고 있으므로, 위상 반전/비반전 유닛(25)은 버퍼로서 동작한다. 한편, 통상 동작시에는, 위상 관계 판정 유닛(33)의 판정 결과에 따른 신호 레벨이 위상 반전/비반전 유닛(25)에 출력된다. 이로써, 판정 기간과 판정 결과에 따른 위상 제어의 실행 기간이 분리되고, 정확한 판정 동작과 정 확한 위상 제어가 실현된다.

F-4 다른 회로 구성

그리고 전술한 설명에서는, 위상 관계 판정 유닛(33)의 판정 기간과 판정 결과에 따른 위상 제어 기간을 분리하는 경우에 대하여 설명하였다. 그러나 도 44에 나타내는 클록 신호 생성 회로(231)와 같이, 전술한 의사 록 검출 기능에 대해서도 그 판정 기간과 판정 결과에 따른 위상 제어 기간을 분리하는 데도 사용할 수 있다.

G 다른 구성예

G-1 절연 기판

전술한 실시예에서는, 클록 신호 생성 회로를 구성하는 능동 소자는, 폴리실리콘(고온 또는 저온을 불문하고), 비정질 실리콘, 유기 재료 등의 박막 형성 기술이나 인쇄 기술을 사용하여 절연 기판인 유리 기판(3)의 표면에 직접 형성되는 경우에 대하여 설명하였다. 그러나 클록 신호 생성 회로가 형성되는 절연 기판은, 유리 기판(3)에 실장되는 플라스틱 그 외의 절연 기판이어도 된다.

G-2 디스플레이 패널로의 응용예

전술한 실시예에서 설명한 클록 신호 생성 회로는, 액정 패널뿐만 아니라, 유기 EL 패널, 플라즈마 디스플레이, 필드 이미션 디스플레이 그 외의 자발광형 디스플레이 패널에 탑재하는 경우에도 적용할 수 있다.

G-3 전자 기기로의 응용예

(a) 시스템 예

전술한 클록 신호 생성 회로는, 시스템 디스플레이 이외의 전자 기기에도 탑재할 수 있다. 이하, 전자 기기의 일례를 나타낸다.

도 45에, 전자 기기 중 디스플레이 패널을 탑재하는 시스템 구성예를 나타낸다. 이 전자 기기(241)는, 디스플레이 패널(243)과 시스템 제어 유닛(245)과 클록 신호 생성 회로(247)로 구성된다. 여기서, 클록 신호 생성 회로(247)는, 디스플레이 패널(243)의 기판 상에 형성되어 있어도 되고, 다른 기판 상에 형성되어 있어도 된다.

시스템 제어 유닛(245)은, 시스템 전체의 동작을 제어하는 처리 유닛이며, 예를 들면, CPU로 구성된다. 이 외에, 전자 기기의 용도에 따른 인터페이스로 구성된다.

도 46에, 전자 기기 중 촬상 디바이스(촬상기)를 탑재하는 시스템 구성예를 나타낸다. 이 전자 기기(251)는, 촬상 디바이스(253)와, 시스템 제어 유닛(255)과, 클록 신호 생성 회로(257)로 구성된다. 여기서, 클록 신호 생성 회로(257)는, 촬상 디바이스의 동작 클록을 생성하는 회로이다. 실시예의 경우와 마찬가지로, 클록 신호 생성 회로(257)는, 촬상 디바이스(253)의 기판 상에 형성되어 있어도 되고, 다른 기판 상에 형성되어 있어도 된다.

시스템 제어 유닛(255)은, 시스템 전체의 동작을 제어하는 처리 유닛이며, 예를 들면, CPU로 구성된다. 이 외에, 전자 기기의 용도에 따른 인터페이스로 구성된다. 그리고 시스템 제어 유닛(255)을 탑재하지 않는 센싱 디바이스 유닛으로서의 구성도 있을 수 있다.

(b) 전자 기기의 외관예

이하에서는, 전술한 클록 신호 생성 회로를 내장하는 전자 기기의 외관예를 예시한다. 그리고 클록 신호 생성 회로는, 하우징 내 중 어느 하나의 부분에 내장되어 있다.

도 47은, 텔레비전 수상기(261)의 외관예이다. 텔레비전 수상기(261)는, 하우징과 한 프론트 패널(263)의 정면에 디스플레이 패널(265)을 배치한 구조를 가지고 있다.

도 48a 및 도 48b에, 디지털 카메라(271)의 외관예를 나타낸다. 그리고 도 48a는 디지털 카메라의 정면측(피사체측) 외관예이며, 도 48b는 디지털 카메라의 배면측(촬영 사람측) 외관예이다. 디지털 카메라(271)는, 보호 커버(273), 촬상 렌즈부(275), 디스플레이 패널(277), 컨트롤 스위치(279), 셔터 버튼(281) 그 외를 하우징에 배치한 구조를 가지고 있다.

도 49에, 비디오 카메라(291)의 외관예를 나타낸다. 비디오 카메라(291)는, 본체(293)의 전방에 피사체를 촬상하는 촬상 렌즈(295)를 배치하고, 본체(293)의 배면에 촬영 스타트/스톱 스위치(297)를 배치하고, 본체(293)의 측면에 디스플레이 패널(299)을 배치한 구조를 가지고 있다.

도 50a 및 도 50b에, 휴대 전화기의 외관예를 나타낸다. 도 50에 나타내는 휴대 전화기(301)는 접는 식이며, 도 50a는 하우징을 연 상태의 외관예이며, 도 50b는 하우징을 닫은 상태의 외관예이다. 휴대 전화기(301)는, 위쪽 하우징(303), 아래쪽 하우징(305), 연결부(이 예에서는 경첩부)(307), 메인 디스플레이 패 널(309), 보조 디스플레이 패널(311), 픽처 라이트(313), 촬상 렌즈(315)를 하우징 표면에 배치한 구조를 가지고 있다.

도 51에, 컴퓨터의 외관예를 나타낸다. 컴퓨터(321)는, 하부 하우징(323), 위쪽 하우징(325), 키보드(327) 및 디스플레이 패널(329)로 구성된다.

이들 외에, 클록 신호 생성 회로는, 오디오 재생 장치, 게임기, 전자 북, 전자 사전 그 외의 전자 기기에도 탑재할 수 있다.

G-4 위상 비교 회로

전술한 실시예의 설명에서는, 위상 비교 회로(27)가 도 5에 나타내는 회로 구성을 가지는 경우에 대하여 설명하였다. 그러나 지연 선로에 디지털 형의 지연 선로를 사용하는 실시예의 경우에는, 위상 비교 회로(27)에 도 52에 나타내는 회로 구성을 채용할 수도 있다. 즉, 출력 클록 CLK2를 클록으로서 동작하는 D 플립플롭(271)으로서도 구성할 수 있다. 이 경우, 입력 클록 CLK1을 D 입력 단자에 접속하면 된다.

이 회로 구성의 경우, 위상 비교 회로(27)는, 도 53으로 나타내는 관계로 동작한다. 즉, 록 상태이거나 출력 클록 CLK2의 위상이 입력 클록 CLK1의 위상보다 늦을 때, Q 출력은 "H 레벨"이 되고, 출력 클록 CLK2의 위상이 입력 클록 CLK1의 위상보다 빠를 때, Q 출력은 "L 레벨"이 된다.

이 Q 출력은, 시프트 클록 발생 유닛(85)을 구성하는 챠지 펌프(91)(도 19)의 출력과 같다. 따라서, 도 52에 나타내는 회로 구성의 위상 비교 회로(27)를 사용하는 경우, 시프트 클록 발생 유닛(85)의 회로 구성은 도 54에 나타내는 구성일 수 있다. 즉, 도 19에서 설명한 시프트 클록 발생 유닛(85)의 회로 구성으로부터 챠지 펌프(91)를 제외한 회로 구성이며 된다.

이 회로 구성을 채용하는 경우에서의 시프트 클록 발생 유닛(85)의 동작을 도 55에 나타낸다. 도 55에 나타내는 동작 내용은, 제1 실시예에서 설명한 도 21의 동작 내용과 동일하다.

G-5 그 외

전술한 실시예로는, 발명의 취지의 범위 내에서 다양한 변형예를 생각할 수 있다. 예를 들면, 본 명세서의 기재에 따라 창작되거나 또는 조합되는 각종의 변형예 및 응용예도 생각된다. 첨부된 청구의 범위 및 등가의 범주 내에서 설계 요건에 따라 각종의 변형, 조합, 서브조합 및 대안이 이루어질 수 있음을 당업자는 이해할 수 있을 것이다.

도 1은 본 발명에 따른 디스플레이 패널의 평면 구성예를 나타낸 도면이다.

도 2는 제1 실시예에 따른 클록 신호 생성 회로의 구성예를 나타낸 도면이다.

도 3은 전압 제어형 지연선의 구성예를 나타낸 도면이다.

도 4는 위상 반전/비반전 유닛의 구성예를 나타낸 도면이다.

도 5는 위상 비교 회로의 구성예를 나타낸 도면이다.

도 6은 판정 출력과 위상 상태와의 관계를 나타낸 도면이다.

도 7은 챠지 펌프의 구성예를 나타낸 도면이다.

도 8은 제1 실시예에 따른 위상 관계 판정 유닛의 구성예를 나타낸 도면이다.

도 9는 제1 실시예에 따른 위상의 반전 동작을 설명하는 도면이다.

도 10은 제1 실시예에 따른 클록 신호 생성 회로의 동작 순서를 나타낸 도면이다.

도 11은 제2 실시예에 따른 디스플레이 패널의 평면 구성예를 나타낸 도면이다.

도 12는 제2 실시예에 따른 클록 신호 생성 회로의 구성예를 나타낸 도면이다.

도 13은 제2 실시예에 따른 위상 관계 판정 유닛의 구성예를 나타낸 도면이다.

도 14는 제2 실시예에 따른 위상의 반전 동작을 설명하는 도면이다.

도 15는 제2 실시예에 따른 클록 신호 생성 회로의 동작 순서를 나타낸 도면이다.

도 16은 제3 실시예에 따른 디스플레이 패널의 평면 구성예를 나타낸 도면이다.

도 17은 제3 실시예에 따른 클록 신호 생성 회로의 구성예를 나타낸 도면이다.

도 18은 디지털 지연선의 구성예를 나타낸 도면이다.

도 19는 시프트 클록 발생 유닛의 구성예를 나타낸 도면이다.

도 20은 링형 시프트 레지스터와 디지털 지연선과의 접속 관계를 나타낸 도면이다.

도 21은 시프트 클록 발생 유닛의 동작 상태를 설명하는 도면이다.

도 22는 링형 시프트 레지스터의 동작 상태를 설명하는 도면이다.

도 23은 제3 실시예에 따른 클록 신호 생성 회로의 다른 구성예를 나타낸 도면이다.

도 24는 디지털 지연선의 다른 구성예를 나타낸 도면이다.

도 25는 카운터의 구성예를 나타낸 도면이다.

도 26은 디코더의 구성예를 나타낸 도면이다.

도 27은 제3 실시예에 따른 클록 신호 생성 회로의 다른 구성예를 나타낸 도면이다.

도 28은 디지털 지연선의 다른 구성예를 나타낸 도면이다.

도 29는 링형 시프트 레지스터와 디지털 지연선과의 다른 접속 관계를 나타낸 도면이다.

도 30은 링형 시프트 레지스터의 동작 상태를 설명하는 도면이다.

도 31은 제4 실시예에 따른 디스플레이 패널의 평면 구성예를 나타낸 도면이다.

도 32는 제4 실시예에 따른 클록 신호 생성 회로의 구성예를 나타낸 도면이다.

도 33은 제4 실시예에 따른 클록 신호 생성 회로의 다른 구성예를 나타낸 도면이다.

도 34는 제5 실시예에 따른 디스플레이 패널의 평면 구성예를 나타낸 도면이다.

도 35는 의사 록 상태를 설명하는 도면이다.

도 36은 제5 실시예에 따른 클록 신호 생성 회로의 구성예를 나타낸 도면이다.

도 37a 및 도 37b는 의사 록 검출 유닛의 구성예를 나타낸 도면이다.

도 38은 의사 록 검출 유닛의 입출력 관계를 나타낸 도면이다.

도 39는 제6 실시예에 따른 디스플레이 패널의 평면 구성예를 나타낸 도면이다.

도 40은 동작 기간의 분리를 설명하는 도면이다.

도 41은 제6 실시예에 따른 클록 신호 생성 회로의 구성예를 나타낸 도면이다.

도 42는 동작 모드 전환 회로의 구성예를 나타낸 도면이다.

도 43은 동작 모드 전환 회로의 동작 상태를 설명하는 도면이다.

도 44는 제6 실시예에 따른 클록 신호 생성 회로의 다른 구성예를 나타낸 도면이다.

도 45는 전자 기기의 시스템 구성예를 나타낸 도면이다.

도 46은 전자 기기의 시스템 구성예를 나타낸 도면이다.

도 47은 전자 기기의 외관예를 나타낸 도면이다.

도 48a 및 도 48b는 전자 기기의 외관예를 나타낸 도면이다.

도 49는 전자 기기의 외관예를 나타낸 도면이다.

도 50a 및 도 50b는 전자 기기의 외관예를 나타낸 도면이다.

도 51은 전자 기기의 외관예를 나타낸 도면이다.

도 52는 위상 비교 회로의 다른 구성예를 나타낸 도면이다.

도 53은 도 52에 나타내는 위상 비교 회로의 동작 상태를 설명하는 도면이다.

도 54는 도 52의 위상 비교 회로에 적절한 시프트 클록 발생 유닛의 구성예를 나타낸 도면이다.

도 55는 도 54에 나타내는 시프트 클록 발생 유닛의 동작 상태를 설명하는 도면이다.

Claims

지연 동기 루프형의 클록 신호 생성 회로에 있어서,

제1 클록 신호를 설정된 지연량만큼 지연시켜 출력하는 지연 선로;

출력단자로부터 출력되는 제2 클록 신호와 상기 제1 클록 신호와의 위상차에 기초하여 상기 지연 선로의 지연 시간 길이를 설정하는 지연 시간 길이 설정 유닛;

상기 제1 클록 신호와 상기 제2 클록 신호의 위상 관계가 특정한 위상 관계에 있는지 여부를 검출하는 위상 관계 판정 유닛; 및

상기 특정한 위상 관계의 검출시, 상기 지연 선로를 포함하는 송신 경로 상의 상기 제1 클록 신호를 위상 반전시키는 위상 반전/비반전 유닛

을 포함하는 지연 동기 루프형의 클록 신호 생성 회로.
제1항에 있어서,

상기 제1 클록 신호와 상기 제2 클록 신호와의 의사 록 상태를 검출하는 의사 록 검출 유닛; 및

의사 록 상태의 검출시, 상기 위상 반전/비반전 유닛에 위상의 반전을 지시하는 의사 록 상태 해제 유닛

을 더 포함하는 지연 동기 루프형의 클록 신호 생성 회로.
제1항에 있어서,

상기 위상 관계 판정 유닛은, 리셋 기간 중에 상기 특정한 위상 관계의 발생 유무를 판정하고, 리셋 기간의 종료 후에 상기 위상 반전/비반전 유닛에 위상의 반전 또는 비반전을 지시하는, 지연 동기 루프형의 클록 신호 생성 회로.
제1항에 있어서,

상기 특정한 위상 관계는, 상기 제1 클록 신호의 위상에 대하여 상기 제2 클록 신호의 위상이 앞서 있는 상태인, 지연 동기 루프형의 클록 신호 생성 회로.
제1항에 있어서,

상기 특정한 위상 관계는, 상기 제1 클록 신호의 위상에 대하여 상기 제2 클록 신호의 위상이 지연되어 있는 상태인, 지연 동기 루프형의 클록 신호 생성 회로.
제1항에 있어서,

상기 지연 동기 루프형의 클록 신호 생성 회로를 구성하는 능동 소자는, 박막 형성 기술 또는 인쇄 기술을 사용하여 절연 기판 상에 형성되는, 지연 동기 루프형의 클록 신호 생성 회로.
표시 패널 모듈에 있어서,

표시 패널;

제1 클록 신호를 설정된 지연량만큼 지연시켜 출력하는 지연 선로와, 출력단자로부터 출력되는 제2 클록 신호와 상기 제1 클록 신호와의 위상차에 기초하여 상기 지연 선로의 지연 시간 길이를 설정하는 지연 시간 길이 설정 유닛과, 상기 제1 클록 신호와 상기 제2 클록 신호의 위상 관계가 특정한 위상 관계에 있는지 여부를 검출하는 위상 관계 판정 유닛과, 상기 특정한 위상 관계의 검출시, 상기 지연 선로를 포함하는 송신 경로 상의 상기 제1 클록 신호를 위상 반전시키는 위상 반전/비반전 유닛을 가지는 지연 동기 루프형의 클록 신호 생성 회로; 및

상기 제2 클록 신호에 기초하여 표시 패널을 구동하는 구동 회로

를 포함하는 표시 패널 모듈.
제7항에 있어서,

상기 클록 신호 생성 회로의 능동 소자는 절연 기판 상에 형성 또는 인쇄된 박막 트랜지스터인, 표시 패널 모듈.
제7항에 있어서,

상기 표시 패널은 액정 패널인, 표시 패널 모듈.
촬상 장치에 있어서,

촬상 소자;

제1 클록 신호를 설정된 지연량만큼 지연시켜 출력하는 지연 선로와, 출력단 자로부터 출력되는 제2 클록 신호와 상기 제1 클록 신호와의 위상차에 기초하여 상기 지연 선로의 지연 시간 길이를 설정하는 지연 시간 길이 설정 유닛과, 상기 제1 클록 신호와 상기 제2 클록 신호의 위상 관계가 특정한 위상 관계에 있는지 여부를 검출하는 위상 관계 판정 유닛과, 상기 특정한 위상 관계의 검출시, 상기 지연 선로를 포함하는 송신 경로 상의 상기 제1 클록 신호를 위상 반전시키는 위상 반전/비반전 유닛을 가지는 지연 동기 루프형의 클록 신호 생성 회로; 및

상기 제2 클록 신호에 기초하여 상기 촬상 소자를 구동하는 구동 회로

를 포함하는 촬상 장치.
전자 기기에 있어서,

제1 클록 신호를 설정된 지연량만큼 지연시켜 출력하는 지연 선로와, 출력단자로부터 출력되는 제2 클록 신호와 상기 제1 클록 신호와의 위상차에 기초하여 상기 지연 선로의 지연 시간 길이를 설정하는 지연 시간 길이 설정 유닛과, 상기 제1 클록 신호와 상기 제2 클록 신호의 위상 관계가 특정한 위상 관계에 있는지 여부를 검출하는 위상 관계 판정 유닛과, 상기 특정한 위상 관계의 검출시, 상기 지연 선로를 포함하는 송신 경로 상의 상기 제1 클록 신호를 위상 반전시키는 위상 반전/비반전 유닛을 가지는 지연 동기 루프형의 클록 신호 생성 회로;

시스템 전체의 동작을 제어하는 시스템 제어 유닛; 및

상기 시스템 제어 유닛에 대한 조작 입력을 받아들이는 조작 입력 유닛

을 포함하는 전자 기기.