TWI380592B - Clock signal generating circuit, display panel module, imaging device, and electronic equipment - Google Patents

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Description

1380592 九、發明說明： 【發明所屬之技術領域】 本發明係關於一延遲同步迴路型信號產生電路，且特定 言之，係關於較佳的係適用於其中主動元件係使用薄膜: 成技術與印刷技術來形成之情況的延遲同步迴路型信號產 生電路。本發明亦可用作一顯示面板模組、一成像裝：及 電子裝備。 本發明包含在膽年12月5曰向曰本專利局申請的日本 專利申請案JP 2007-314635之相關標的，其全部内容以引 用方式併入本文中。 【先前技術】 近來，不僅大螢幕顯示器而且中小範圍的顯示器亦需要 高清晰度顯示解析度。因此，在使用更高頻率的輸入時脈 信號與視訊信號。例如’對於其中功能電路係整合於一顯 示基板上之一系統顯示器’信號頻率係藉由自串列至並列 地轉換視訊信號來減低，從而改良操作邊限。 【發明内容】 然而，對於該等視訊作妹μ 的並列轉換之上游的電路部分 而言’仍存在電路延遲與操作邊限的問題。特定言之，對 於其中視訊信號之輸入頻率極 _ 千桠π的新近系統顯示器，於該 顯示基板產生的時脈信號與該視訊信號之間的延遲之差異 可導致取樣誤差。 日本未審專利申請公開案第綱6-287⑷與謂_6517號 I33767.doc 1380592 中揭示一延遲同步迴路型信號產生電路之一範例。 已構想一方法用以藉由使用諸如一 pLL(鎖相迴路）或 DLL(延遲鎖定迴路）電路之一相位調整器電路來減低時脈 信號與視訊信號之間的延遲差異以便針對時脈信號與視訊 信號之間的延遲差異而近似於零。 然而’對於將組成該時脈信號產生電路的主動元件作為 薄膜電晶體來形成或印刷於該絕緣基板上存在一問題，因 為由於其電珞規模所致包含於該面板上較困難。此係由於 與形成於一矽（半導體）基板上的電晶體相比較形成或印刷 於該絕緣基板上的薄膜電晶體裝置之大小更大的事實。特 定言之，可容易地預見一問題，其中若組態關於其欲以數 位電路之形式設定延遲量的部分則電路規模變得較大。增 加的電路規模導致較差的理論良率，其進而導致增加的成 本。 依據本發明之一具體實施例之一延遲同步迴路型時脈信 號產生電路包括：一延遲線，其用於延遲一第一時脈信號 一設定延遲量並輸出；一延遲時間長度設定單元，其用於 基於自一輸出端子輸出之一第二時脈信號與該第一時脈信 號之間的相差來設定該延遲線之一延遲時間長度；一相位 關係決定單元，其用於偵測該第一時脈信號與該第二時脈 信號之相位關係是否處於一特定相位關係；以及一相位反 轉/非反轉單it，其用於在偵測該特定相位關係之時間在 包括該延遲線之-傳輸路徑上實行該第—時脈信號之相位 反轉。 133767.doc U80592 該延遲同步迴路型時脈信號產生電路可進一步包括：— 偽鎖定狀態偵測單元，其用於偵測該第一時脈信號與該第 二時脈信號之間之一偽鎖定狀態；以及一偽鎖定狀態脫離 . 早元，其用於指示該相位反轉/非反轉單元來在偵測一偽 鎖定狀態之後旋即實行相位反轉。包括此功能致能以一確 : 定方式來避免該時脈信號產生電路把一偽鎖定狀態誤認為 一適當鎖定狀態的操作。 • 该相位關係決定單元可決定在一重設週期期間該特定相 位關係疋否已發生’並在該重設週期結束之後向該相位反 轉/非反轉單元指示反轉或非反轉。此係因為在該重設週 期期間該延遲量係固定的，故可精確偵測該相位關係。 若該特定相位關係暗示其中該第二時脈信號之相位關於 該第一時脈信號之相位而係提前之一狀態，則較佳的係僅 在其中該第二時脈信號之相位關於該第一時脈信號之相位 而係延遲之一狀態中調整該相位。因此，可將該相位調整 _ 範圍減半。 以相同方式’若該特定相位關係暗示其中該第二時脈信 號之相位關於該第一時脈信號之相位而係延遲之一狀態， \ 則較佳的係僅在其中該第二時脈信號之相位關於該第一時 : 脈^號之相位而係提前之一狀態中調整該相位。因此，可 • 將該相位調整範圍減半。 可使用薄膜形成技術或印刷技術來在一絕緣基板上形成 組態該延遲同步迴路型時脈信號產生電路之主動元件。在 此情況下，雖然一般使用大量主動元件來減低性質不規則 133767.doc 1380592 之效應，但因為該相位調整範圍已變窄，故由於元件數目 之減低所致而可減低該電路規模。 亦建議一顯示面板模組、成像裝置、電子裝備等等。該 面板模組可由一顯示面板、上面說明的一組態之一時脈信 號產生電路及用於基於屬於其輸出時脈之第二時脈信號來 驅動該顯示面板之一驅動電路組態。 該時脈信號產生電路之主動元件可以係形成或印刷於一 絕緣基板上的薄膜電晶體。例如，該顯示面板較佳的係一 液晶顯示面板或有機EL(electroluminescent ;電致發光）面 板。 而且，依據本發明之一具體實施例之一成像設備包括： 一成像裝置；上面說明的一組態之一時脈信號產生電路； 以及一驅動電路，其用於基於屬於該時脈信號產生電路之 輸出時脈的第二時脈信號來驅動該成像裝置。 而且，依據本發明之一具體實施例之電子裝備包括：上 面說明的一組態之一時脈信號產生電路；一系統控制單 元，其用於控制整個系統之操作；以及一操作輸入單元， 其用於接受至該系統控制單元之操作輸入。 採用具有以上組態之時脈信號產生電路致能將延遲量之 調整範圍減半，從而甚至當以具有高電阻之薄膜電晶體組 二該時脈彳έ號產生電路時仍可減低電路面積。 —而且，形成該延遲線的延遲裝置之級數係減低，從而可 實現電功率祕的減低H由於形成該延遲線的延遲 裝置之級數係減低所致，可減低至鎖相的時間。 133767.doc 1380592 【實施方式】 將說明對-系統顯示器應用本發明的情況。應注意應 假定不在圖式令或該規格中之說明中^ 用相關技術》而且’應注意，以下說明僅係本發明之具體、 實施例’並且本發明並不受限於其。 A 第一具體實施例 A-1顯示面板之組態 圖1說明在本具體實施例中欲說明之—顯示面板1的平面 圖組態。在此具體實施例的情況下，一顯示區域5及其周 邊電路係以相同程序一起形成於該玻璃基板3之面上 即’吾人將假定其中該顯示面板i係一系統面板之—产 況。 月 閘極線與信號線係依據解析度以晶格形式形成於該顯示 區域5上，並且像素電路係形成於其每一交又位置處。 即，該顯示區域5具有對應於該主動矩陣驅動方法之—面 板組態。應注意，閘極線係在該顯示區域之χ方向上延伸 的佈線，而信號線係在該顯示區域^方向上延伸的佈 線。 於各像素電路，形成由—薄膜電晶體組態之—切換電晶 體與用於保持寫人至其的信號電壓之—保留電容應注 意’該切㈣晶體之閘極電極係連接至該閘極線，並且— 主電極係連接至㈣號線，而另—主電極係連接至一像素 電極。 、 該像素電極產生在其本身與一未顯示的面向電極之間之 133767.doc 心可變地控制與此電場之對準方向。應注意， 且：明之情況下，該像素電路之結構不相關。例如，該 一體實施例可應用於其中爷笨 於不同…… 電極與面向電極係提供 電極i面^上以便面向彼此之-方法、其中該等像素 =與面向電極係提供於相同面板基板上之IPS(平面内切 換）、亦或其他方法。 形成於該顯示區域5周圍的係作為功能電路的一 驅動器7、閘極線驅動器9、時脈信號產生電路u等等Γ 該信號線驅動器7係'用於施加依據寫人時序之信號電壓 至该等對應的信號線之一驅動電路。該信號線驅動器7係 由與在X方向上的像素之數目相等的若干正反器之一移位 暫存器、用於鎖存各正反器之輸出處之信號值並將該鎖存 輸出轉換成類比電壓之數位/類比轉換電路等等組態。 該閘極驅動器9係用於依序使閘極線具有該信號電壓之 寫入時序之一驅動電路。該閘極驅動器9係由與在乂方向上 的像素之數目相等的若干正反器組態。該信號線驅動器7 與該閘極驅動器9係藉由自該時脈信號產生電路丨丨提供之 時脈信號（稍後說明的CLK2)來驅動。 順便提及’該時脈信號產生電路i!係一輸入時脈(與該 視訊信號同步）係輸入至其之一電路，並產生如稍後所說 明的與該輸入時脈CLK1同步之一輪出時脈CLK2。該時脈 信號產生電路11亦具有一新功能，即用於以其中該輸出時 脈CLK2之相位係延遲為該輸入時脈CLK丨之相位之—狀熊 來調整該相位的功能。 133767.doc 1380592 雖然稍後將說明細節，但由於此功能所致，該時脈信號 產生電路11之相位調整範圍僅係通常360。的一半，即係 1 80°。因此，延遲線之級數僅係針對一般時脈信號產生電 路之數目的一半，並且亦可將直至鎖相的時間切成一半。 在此具體實施例之情況下，吾人會說已使用一半導體程序 在該玻璃基板3(其係一絕緣基板）上形成組成該時脈信號產 生電路11的主動元件。 至該信號線驅動器7、閘極線驅動器9及時脈信號產生電 路11之驅動信號係經由未顯示的佈線來供應。順便提及， 一未顯不的面向玻璃係布置於該玻璃基板3(其係下部基板） 之面上’以便封存該液晶層。 A-2時脈仏號產生電路（延遲量類比控制型）之組態 圖2說明本規格之本發明者所建議之一延遲同步迴路型 時脈信號產生電路11的内部組態範例。該時脈信號產生電 路11包括一輸入緩衝器電路21、一電壓控制型延遲線23、 一相位反轉/非反轉單元25、一輸出緩衝器電路27、一相 位比較電路29、一電荷幫浦3丨及一相位關係決定單元33。 該輸入緩衝器電路21與該輸出緩衝器電路27各係其中多 個反相器電路係串聯連接的電路。輸入至該輸入緩衝器電 路21的輸入時脈CLK1亦將稱為"第一時脈"，而自該輸出緩 衝器電路27輸出的輸出時脈(：1^1(：2亦將稱為"第二時脈，，。 該電壓控制型延遲線23係能夠類比控制該輸入時脈 CLK1之延遲量的延遲線。該電壓控制型延遲線23係可藉 由可變地控制連接於各反相器電路之輸出級與負載電容之 133767.doc 12 1380592 控制型延遲線23與該輸出緩衝器電路27之間。即，該相位 反轉/非反轉單元25係位於該延遲線上。 該時脈相位轉換操作之切換係基於自該相位關係決定單 , 元33提供之一相位轉換控制信號Pc〇nt來控制。在此具體 :· 實施例之情況下，若該輸出時脈CLK2之相位關於該輸入 時脈CLK1之相位而係提前，則執行該時脈相位之18〇。反 轉操作。另一方面，若該輸出時脈〇1^尺2之相位關於該輸 φ 入時脈CLK1之相位而係延遲，則執行該時脈相位之非反 轉操作。該相位反轉/非反轉單元25之相位轉換操作的切 換係藉由該相位關係決定單元3 3來執行。 圖4顯示該相位反轉/非反轉單元25之一電路範例。圖4 所示之相位反轉/非反轉單元25具有通過兩個反相器電路 INV之一傳輸路徑（SW1之路徑）與僅通過一個反相器電路 之一傳輸路徑（SW2之路徑），其中該等開關SW1與SW2係 布置使得時脈信號僅通過一個或另一反相器電路。 ^ 應注意’該等開關SW1與sW2之操作係直接相反的。因 此，圖4所示之相位反轉/非反轉單元25反轉該切換信號之 連接。應注意，一反相器電路INV3係用於同時斷開/閉合 : 組成該等開關SW1與SW2的η通道電晶體與p通道電晶體。 • 在圖4所示之電路組態的情況下，若該相位轉換控制信 . 號Pc〇nt處於"Η"位準，則該開關sw2係閉合。即，選擇僅 通過一個反相器電路的傳送路徑，並且輸出一時脈，其經 受關於在輸入之時間的時脈相位的18〇。相位反轉。另一方 面’右該相位轉換控制信號Pc〇nt處於"L"位準，則該開關 133767.doc 1380592 SW1係閉合。即’選擇通過兩個反相器電路的傳送路徑， 並且輸出時脈，其中在輸入之時間的時脈相位不變。 該相位比較電路29係用於比較該輸入時脈CLK1之邊緣 相位與該輸出時脈CLK2之邊緣相位並依據下游的比較關 係來輸出決定輸出Q1與Q2的電路。 圖5說明該相位比較電路29之一電路組態範例。該相位 比較電路29係由以該輸入時脈CLK1作為該時脈信號而操 作之一D正反器41、以該輸出時脈CLK2作為該時脈信號而 操作之一 D正反器43及一 AND閘極45組態，該AND閘極獲 得該等D正反器41與43之輸出信號的邏輯接合並產生針對 該等D正反器41與43之重設信號。 在此電路組態之情況中’對於該相位比較電路29，對應 於關於其已首先偵測上升邊緣的時脈CLK之D正反器的輸 出信號變為"H"位準，並且該等d正反器41與43之決定輸出 Q1與Q2兩者都於一時序係重設，於該時序對應於關於其 該"H”位準稍後出現的時脈clk之D正反器的輸出信號變為 ” H"位準。 因此，該等決定輸出Q1與Q2係針對一對應於該相差之 數罝的"H"位準輸出。例如，若該輸入時脈CLK1之相位關 於該輸出時脈CLK2而係提前，則該決定輸出對應於 該相差之週期之一數量的"H"位準。另一方面，若該輸入 時脈CLK2之相位關於該輸出時脈CLK1而係提前，則該決 疋輸出Q2係對應於該相差之週期之一數量的"H"位準。應 注意’若該輸入時脈CLK1與該輸出時脈CLK2之邊緣相位 I33767.doc -15- 1380592 係大約相同，則於該相位比較電路29處"L"位準之決定輸 出Q1與Q2繼續係自該D正反器41與43輸出。圖6說明上面 說明的決定輸出Q1與Q2與相位狀態之間的關係。 該電荷幫浦31係用於依據該相位比較電路29之決定輸出 Q1與Q2來產生偏壓電壓Vbias_n與偏壓電壓Vbias—p(類比 電壓）以供應至該電壓控制型延遲線23的電路。 圖7顯示該電荷幫浦3丨之一電路組態。該電荷幫浦3 1係 由一η通道偏壓電壓產生電路單元與一 p通道偏壓電壓產生 電路單元組態。該等偏壓電壓產生電路單元各係由一反相 器311、CMOS開關313與3 15及一保留電容3 17組態。 例如，對於該η通道偏壓電壓產生電路單元，若該決定 輸出Q1係"L”位準而該決定輸出Q2#"H，，位準則保留電 容係充電。此時’該n通道偏壓電壓Vbias』上升。另一方 面，右該決又輸出〇 1你丨’口" >隹 > 1 刑係H位準而該決定輸出Q2係”L，，位 準，則保留電容係放電。此睥，
此0f该11通道偏壓電壓Vbias n 下降。 一 料偏㈣壓產生電路單元，若 輸出Q1係"L"位準而# A + ±八 旱而5亥決疋輸出Q2係"H"位準，則佯留雷 容係放電。此時，該Dii、“ r 只』保留電 4 P通道偏壓電壓Vbias〜p下 面，若該決定輸出Q1係，丨H丨丨你..住 ^ , 進目丨啦一 、位準而該決定輸出Q2係"L"位 準’則保留電谷係充雷。 上升。 匕時，該P通道偏壓電壓Vbias_p ipg yp 饰出Q1與Q2係處於”L 電路單元都保持針對保留電容的前一值β 則兩個 133767.doc 1380592 該相位關係決疋單元3 3係用於基於來自該相位比較電路 29之決疋輸出Q2來決定該輸入時脈CLK1與該輸出時脈 CLK2之間的相位關係的電路。圖8顯示該相位關係決定單 元33之一電珞範例。圖8所示之相位關係決定單元33係由 一反相器331、CMOS開關（p通道MOS電晶體333與η通道 MOS電晶體335)及保留電容337組態。 應注意，該決定輸出Q2係輸入至該反相器331並且其反 相輸出係用於控制該ρ通道MOS電晶體333。另一方面，一 重設信號RST係用於控制該η通道MOS電晶體335。 對於此電路組態，若（例如）該決定輸出Q2係”Η"位準 (即’該輸出時脈CLK2之相位係相對提前），則具有該保留 電容337之電位的相位轉換控制信號pcont係高電源電位 (即，"H"位準）。另一方面，若該重設信號rst係"H"位 準’則具有該保留電容337之電位的相位轉換控制信號 Pcont係低電源電位（即，"L"位準）。 應注意，僅使用該決定輸出Q2產生該相位轉換控制信號 Pcont的原因係若該輸出時脈CLK2之相位關於該輸入時脈 CLK1係提前，貝此係欲經受180〇相位反轉》即，此係欲 藉由該電壓控制型延遲線23在關於該輸入時脈CLK1的延 遲之範圍内調整相位調整。 圖9係說明在使用該相位關係決定單元33之情況下的相 位調整範圍的概念圖。如圖9所示，該時脈信號產生電路 11之調整範圍係自相關技術中的360°減低至180。。該調整 範圍之此減半係該時脈信號產生電路11之一特徵。 133767.doc 17 1380592
Ad時脈信號產生電路之操作與優點 將參考圖10說明使用該時脈信號產生電路"的相位控制 操作。 • 纟步驟S1中，於該時脈信號產生電路η處，該相位比較 ：· 冑路29重複比較該輸入時脈CLKi與該輸出時脈CLK2之相 位。 訂來，於料脈信號產生電路U處，在步驟82中關於 • 該輸出時脈CLK2之相位是否關於該輸人時脈CLK1之相位 而係提前來進行決定。更明確地說，將等效於此決定處理 之操作執行為供應該決定輸出如至該相位關係決定單元^ 的操作。 若自該決定處理獲得一肯定結果（即’若該輸出時脈 CLK2之相位係提前），則在步驟S3中該時脈信號產生電路 η將該輸出時脈CLK2之相位反轉18〇。並輸出。明確地 說，自該相位關係決定單元33輸出具有"H”位準之相位轉 • 換控制信號PC〇nt，並於該相位反轉/非反轉單元25處將該 時脈相位反轉180。》 另一方面，若在步驟S2中自該決定處理獲得一否定結果 : (即，若該輸出時脈CLK2之相位係延遲或與該輸入時脈 : CLK1同步），則於該時脈信號產生電路11處保持該輸出時 脈CLK2之當前相位關係。明確地說，自該相位關係決定 單元33輸出具有"L"位準之相位轉換控制信號pc〇nt，並於 該相位反轉/非反轉單元25處輸出該時脈相位作為輸入而 不變。 133767.doc -18- 1380592 隨後，在步驟S4中該時脈信號產生電路丨丨依據該輸入時 脈CLK1與該輸出時脈CLK2i相差來調整該電壓控制型延 遲線23之延遲畺。因此，對於該電壓控制型延遲線^所需 要的相位調整能力係限於關於該輸入時脈clk丨一 1 8〇。的 範圍。 此思味著可將組成該電壓控制型延遲線23的延遲裝置 (反相器電路 '負載電容、電晶體對）之狀態的數目減低至 相關技術（其針對360。來調整）之數目的一半。將延遲裝置 數目減半意味著可顯著減低該時脈信號產生電路η之電 路面積。減低延遲裝置亦有利於減低該時脈信號產生電路 11處的電功率消耗。此外，針對延遲量之一更窄調整範圍 思味著可顯著減低直至與該輸入時脈CLK1相位同步之一 輸出時脈CLK2之輸出的時間。即，可實現具有至鎖相之 一較短獲取時間的時脈信號產生電路。 B 第二具體實施例 1 顯示面板之組態 圖11說明在本具體實施例中欲說明之一顯示面板51的平 面圖組態。在圖11中，對應於圖1之組件係以相同參考數 字來表7F。如圖11所示，該顯示面板51之基本組態與依據 該第一具體實施例的顯示面板丨之基本組態相同，不同之 處在於該時脈信號產生電路61。 Β-2時脈信號產生電路（延遲量類比控制型）之組態 圖12說明依據本具體實施例之時脈信號產生電路6丨的電 路、且.邊貞主意’圖12所不之與圖2相同的組件係以相同 133767.doc 參考數字來表示。 與此具體實施例一起使用的相位關係決定單元63係基於 來自該相位比較電路29之決定輪出Q1來決定該輸入時脈 CLK1與該輸出時脈CLK2之間的相位關係的電路。圖13說 明該相位關係決定單元63之一電路範例。圖13所示之相位 關係決定單元63係由一反相器631、CM〇s開關（？通道]^〇8 電晶體633與η通道MOS電晶體635)及保留電容637組態。 應注意’該決定輸出Q1係輸入至該反相器63 1並且其反 相輸出係用於控制該ρ通道MOS電晶體633。另一方面，一 重設信號RST係用於控制該η通道MOS電晶體635。 對於此電路組態，若（例如）該決定輸出Qi係"Η"位準 (即’該輸出時脈CLK2之相位係相對延遲），則具有該保留 電谷637之電位的相位轉換控制信號pc〇nt係高電源電位 (即，"H"位準）。另一方面，若該重設信號RST係"H"位 準，則具有該保留電容637之電位的相位轉換控制信號 Pcont係低電源電位（即，”L"位準）。 應注意，僅使用該決定輸出Q1產生該相位轉換控制信號 Pcont的原因係若該輸出時脈CLK2之相位關於該輸入時脈 CLK1係延遲’則此係欲經受1 8〇。相位反轉。即，此係欲 藉由該電壓控制型延遲線23在關於該輸入時脈CLK1的延 遲之範圍内調整相位調整。 圖14係說明在使用該相位關係決定單元63之情況下的相 位調整範圍的概念圖。如圖14所示，該時脈信號產生電路 61之調整範圍係自相關技術中的360。減低至180。。該調整 133767.doc • 20· 1380592 範圍之此減半係該時脈信號產生電路61之—特徵。 B-3 時脈信號產生電路之操作與優點 將參考圖！5說明使用該_脈信號產生電路61的相位控制 . 操作》 :· 在步驟S11中，於該時脈信號產生電路61處，該相位比 肖電路29重複比較該輸入時脈CLK1與該輸出時脈之 . 相位。 # 接下來，於該時脈信號產生電路61處’在步驟S12中關 於該輸出時脈CLK2之相位是否關於該輸入時脈clki之相 纟而係、延遲來進行決定。更明確地說’將等效於此決定處 理之操作執行為供應該決定輸出Q丨至該相位關係決定單元 63的操作。 若自該決定處理獲得一肯定結果（即，若該輸出時脈 CLK2之相位係延遲），則在步驟S13中該時脈信號產生電 路61將該輸出時脈CLK2之相位反轉18〇。並輸出。明確地 # 說，自該相位關係決定單元63輪出具有"H"位準之相位轉 換控制信號Pcont ’並於該相位反轉/非反轉單元25處將該 時脈相位反轉180。。 ，· 另一方面，若在步驟S 12中自該決定處理獲得一否定結 ： K即，若該輸出時脈CLK2之相位錢前或與該輸入時脈 • CLK1同步），則於該時脈信號產生電路61處保持該輸出時 脈CLK2之當前相位關係β明確地說，自該相位關係決定 單70 63輸出具有”l”位準之相位轉換控制信號pc〇nt，並於 該相位反轉/非反轉單元25處輸出該時脈相位作為輸入而 133767.doc 1380592 不變。 隨後’在步驟S14中該時脈信號產生電路61依據該輸入 時脈CLK1與該輸出時脈CLK2之相差來調整該電壓控制型 延遲線23之延遲量《因此’對於該電壓控制型延遲線23所 需要的相位調整能力係限於關於該輸入時脈CLK1 一 180。 的範圍。 此意味著可將組成該電壓控制型延遲線23的延遲裝置 (反相器電路、負載電容、電晶體對）之狀態的數目減低至 相關技術（其針對360。來調整）之數目的一半。將延遲裝置 之數目減半意味著可顯著減低該時脈信號產生電路6丨之電 路面積。減少延遲裝置亦有利於減低該時脈信號產生電路 61處的電功率消耗。此外，針對延遲量之一更窄調整範圍 意味著可顯著減低直至與該輸入時脈CLK1相位同步之一 輸出時脈CLK2之輸出的時間。即，可實現具有至鎖相之 一較短獲取時間的時脈信號產生電路。 C 第三具體實施例 < C-1顯示面板之組態 圖16說明在本具體實施例中欲說明之一顯示面板71的平 面圖組態。在圖16中，對應於圖1之組件係以相同參考數 子來表示。如圖16所示，該顯示面板71之基本組態與依據 該第具體貫施例的顯示面板1之基本組態相同，不同之 處在於該時脈信號產生電路81之延遲線係一數位延遲線。 C-2時脈信號產生電路（延遲量數位控制型）之組態 圖17說明依據本具體實施例之時脈信號產生電路8 1的電 133767.doc •22- 1380592 路組態。應注意，與圖2相同的組件係以相同參考數字來 表示。此時脈信號產生電路81係由一輸入緩衝器電路Μ、 一數位延遲線83、一相位反轉/非反轉單元25、一輸出緩 衝器電路27、一相位比較電路29、一偏移時脈產生單元 85、-環型移位暫存器87及一相位關係決定單元33組態。 同樣對於圖所示之時脈信號產生電路81的情況，該相 位調整範圍係使㈣相位反轉/非反轉單元25與相位關係
決定單元33來減半，其與該第一具體實施例相同。與該第 一具體實施例相比較所不同的係一數位延遲線㈣用作該 延遲線83 ’並且一偏移時脈產生單元85與環型移位暫存器 87係用作該調整系統電路。 現將僅說明與以上具體實施例相比較對於本具體實施例 係新組件的組件。該數位延遲線83係由具有負載電容的 CMOS反相器電路之—串聯連接電路組態。請說明該數 位L遲_線83之-組4範例。圖i 8所示之電路組態基本上與 圖3所示之電路組態相同。 ” 所不同的係在該第-具體實施例中連接至該cm〇s反相 器之輸出級的電晶體對之偏壓電壓…衫係以一類比方式 =動，而對於本具體實施例此係作為1關來驅動。一组 ^ = ^其中連接至各反相器電路之輸出級之一開關的 :“控制係控制，從而控制該傳播路徑與負載電容 =:非接觸之間的切換，故可按單'級之增量來控制 應注意 該等開 關之斷開/閉合係藉 由稍後說明的環型 133767.doc •23· 1380592 移位暫存器87來執行。名士目触由^ 在本 >、體實細例之情況下，連接至 該傳輸路徑的負载電容之數係 双曰保控制以便在一零至〗6之範 圍内增加或減少。應注意，當所有開關係控制而斷開(所 有開關係控制而關閉）時，該延遲時間係最短的。該數位 延遲線83上的延遲量隨連接至該傳輸路徑之每一負載電容 而遞增地增加。因I當所有開關係控制而閉合（所有開 關係控制而開啟）時，該延遲時間係最長的。
該偏移時脈產生單元85係基於該相位比較電路29之決定 輸出Q1與Q2來控制—偏移時脈8(：1^至該環型移位暫存器 87之供應與停止的電路。此偏移時脈產生單元85之功能對 應於該延遲量控制單元。該偏移時脈產生單元咐該等決 定輸出Q1與Q2之一者係"H"位準而另一者係ml"位準時， 使用該偏移時脈SCLK來供應該環型移位暫存器87，並且 在該等決定輸出Q1與Q2兩者都係"L”位準時，停止該偏移 時脈SCLK至該環型移位暫存器87的供應。 圖19說明該偏移時脈產生單元85之一電路範例。在圖19 所示之情況下，該偏移時脈產生單元85係由一電荷幫浦 91、一緩衝器93、一二極體連接的電晶體95、一重設電晶 體97、一鎖存器99、一緩衝器1〇1、一 AND閘極1〇3及一緩 衝器105組態。 該電荷幫浦91係由一反相器911、CMOS開關913與915及 一保留電容917組態。若該輸入時脈CLK1i相位在該輸出 時脈CLK2之相位之前，則該電荷幫浦91輸出"H"位準而 若該輸入時脈CLK1之相位在該輸出時脈CLK2之相位之 133767.doc •24· 電荷幫浦91輸出"l ”位準。此外，若該輸入時脈 J與。亥輸出時脈clk2之相位相同，則該電荷幫 浦91輸出針對保留f容的前—值。 5 ·,衝器93係具有串聯連接的多個反相器電路之一電 路該重叹電晶體97係用於將該鎖存器99之輸入位準強制 地U L"位準之—薄膜電晶體。該鎖存請係其中兩 , '' 方式連接之一電路級。該緩衝器101 係具有串聯連接的偶數個反相器電路之一電路。該娜問 極103係用於輸出上面說明的邏輯閘極91、93、95、97、 99及101之邏輯接合與該輸入時脈clki之一閘極電路。 因此，僅當該等邏輯閉極91、93、95、97、99及101之 輸出係Η位_準時，該AND閑極1〇3將該輸入時脈輸 出至該緩衝器95作為-偏移時脈虹民，並當該等邏輯閑
和 3 95 97、99及101之輸出係"L"位準時，該AND 閘極⑻儲存該偏料msclk之輸卜隸意，該緩衝器 1 05係具有串聯連接的多個反相器電路之一電路。 該環型移位暫存諸係其巾數目等於數㈣遲線83之數 目的DiE反H係以環方式連接之一移位暫存器電路。此環 型移位暫存器87用作一延遲量設定單元。 圖20說明該環型移位暫存器87之一電路範例。在圖如中 說明之情況下，該環型移位暫存器87係由其中前一級之Q 輸出係下一級之D輸入的16個D正反器電路與其中最後級 之Q輸出係經受邏輯反轉並係回授至該第一級之D輸入的 一反相器電路111組態。 133767.doc -25- 1380592 應注意，該等D正反器電路具有重設端子，其令全部之 Q輸出係藉由一重設信號之輸入改變至一·,L，，位準狀離。而 且，該等D正反器電路具有偏移時脈端子以執行用於在供 * 應一偏移時脈SCLK的情況下鎖存D輸入之操作並作為(^輸 ' 出來輸出至下一級。
W - 在此具體實施例之情況下，實行操作以使得上升至"H" 位準的Q輸出之數目等於自該重設狀態輸入的偏移時脈 • SCLK之上升邊緣的數目。當然，該Q輸出與其反轉輸出 (反轉Q輸出）之邏輯位準的關係係彼此反轉的。 而且，各正反器電路級處的q輸出與反轉Q輸出執行對 2 =組成該數位延遲線8 3之每_級的c M 〇 s開關之斷開/閉 p操作。應注意’該Q輸出係連接至該11遍道薄膜電晶體之 閘極電極’而該反轉Q輸出係連接至該？通道薄膜電晶體之 電極因此，組成该CMOS開關的兩個薄膜電晶體之 斷開操作與閉合操作各係同時實行。 • C·3時脈信號產生電路之操作與優點 現在，將說明該時脈信號產生電路的操作，主要詳細說 明該偏移時脈產生單元85的操作。 - (a) 重設 #先’將說明於開啟電源時執行的重設操作。圖21中之 系用於說明於重設操作時該偏移時脈產生單元^之操 。、的圖。此時’組態該偏移時脈產生單元85的鎖存器 轉電位係強制设定至'’L”位準。因此，’Ή”位準之邏 W極輸出係輸入至組態該偏移時脈產生單元85的AND閉 133767.doc -26 - 1380592 極 103 〇 因此 偏移時脈SCLK係自該偏移時脈產生單元85供 應至該環型移位暫存器87(圖22中之⑽。然而應注意， 5一重又1口號（圖22中之（A))係"H"位準，故組成該偏移時脈 ··. 產生單元85之各D正反器係重設。即，即使輸入該偏移時 脈SCLK，各D正反器（圖22中之級（C1)至（C16)^Q輸出仍 係"L ”位準。因此，該數位延遲線83的延遲量在該重設週
φ 期期間保持最小值。原因係該數位延遲線83的所有CMOS 開關都係控制而斷開。 (b) 直至鎖相 接下來’將說明自該重設操作結束直至該輸入時脈 CLK1與該輸出時脈CLK2之鎖相的操作》圖21中的（B)說明 於結束該重設操作之點的操作狀態。此時，該輸入時脈 CLK1與該輸出時脈CLK2尚未係同步。因此，該電荷幫浦 91之輸出係"L"位準。當然’組態該偏移時脈產生單元85 φ 的鎖存器99之輸入電位係"L"位準，並且該狀態係保持。 因此’ ·Ή"位準之邏輯閘極輸出係輸入至組態該偏移時脈 產生單元85的AND閘極103。 . 因而，同樣在此週期期間該偏移時脈SCLK繼續係自該 偏移時脈產生單元85供應至該環型移位暫存器87(圖22中 • 之（B))。然而’在此情況下’該重設信號（圖22中之（A))係 "L"位準。因此，每次一偏移時脈SCLK之一邊緣係輸入至 D正反器，該Q輸出都自前置級按順序上升至該"H"位準。 圖22中之（C1)至（C15)說明在輸入15個偏移時脈SCLK邊 133767.doc -27· 1380592 緣的情況下之波形。即，"Η"位準之Q輸出係自前置D正反 器輸出至第15D正反器，並且僅第㈣正反器輸m立準 之Q輸出。 . (c) 鎖相之後 最後，將說明鎖相之後的操作。圖21中的（C)說明於鎖 相時該偏移時脈產生單元85的操作狀態。此時，該輸入時 : 脈CLK1與該輸出時脈CLK2係同步，故該電荷幫浦之輸 出第一次改變至"H"位準。 因此，3亥鎖存器99之輸入電位係設定為"η"位準，並且 該狀態係保持。此電位改變將輸入至組態該偏移時脈產生 單元85的AND閘極103之邏輯閘極輸出自"H"位準切換至 "L"位準，並隨後保持該狀態。如圖22中之（B)所示，自此 電位起’該偏移時脈SCLK至該環型移位暫存器87的供應 係停止。當然，在該偏移時脈SCLK之供應停止之後，於 該環型移位暫存器87處的"H"位準之偏移操作旋即停止。' • 在圖22中之範例中，其中自前置級至第15級的〇輸出係切 換至"H”位準的狀態係保持。 另一方面，連接至組成該數位延遲線83的CM〇s反相器 . 電路之連接的負載電容之數目係15，故其中其延遲時間已 ； 係調整以便比該延遲時間之最小值長1 5個增量延遲時間的 時脈係輸出至該輸出緩衝器電路27 ^當然，若在該輸出時 脈CLK2之相位中偵測該輸出時脈CLK2之相位的提前，則 將該輸出時脈CLK2之相位反轉180。，其與該第一具體實 施例相同。 133767.doc -28- 1380592 因而，可將上面說明的反轉功能施加至亦具有一數位延 遲線之時脈信號產生電路，如本具體實施例。當然，亦 可構想與該第二具體實施例之電路組態之一組合。 . c-4其他電路組態 應注意，針對該第三具體實施例中說明的數位型時脈信 ^產生電路，可構想其他組態。以下係數位延遲線及其驅 動路徑的數個範例。 (a) 範例1 圖23顯示依據另一具體實施例之一時脈信號產生電路 121的電路組態。對應於圖2中之該些組件的圖23_之組件 係以相同參考數字來表示。該時脈信號產生電路121係由 . 一輸入緩衝器電路2丨、一數位延遲線123、一相位反轉/非 反轉單元25、一輸出緩衝器電路27、相位比較電路29、一 時脈產生單το 125、計數器127、一解碼器129及—相位關 係決定單元33來組態。 • 在圖23所示之時脈信號產生電路121的組件中新組件 係該數位延遲線123、時脈產生單元丨25、計數器丨27及解 碼器129，即此等四個組件。將僅關於此具體實施例之此 . 等新組件進行說明。 該數位延遲線123係其中具有負載電容之多個反相器電 路係串聯連接的電路。圖24顯示該數位延遲線123之一組 態範例。與圖18所示之結構不同，該數位延遲線123係由 16個緩衝器電路級之—串聯連接的電路組態，該16個緩衝 器電路級各具有兩個CM〇s反相器電路之串聯連接作為一 H3767.doc •29· 1380592 單一增董。 應注意，各緩衝器電路級（不包括最後級）使其輸出線係 分成兩個，其中一個係連接至下一緩衝器電路級而另一個 • 係經由一（：]^〇5開關連接至一輸出端子。在此電路組態之 _· 情況下’延遲量的控制係藉由僅控制該16個CMOS開關中 係控制而閉合的一個CMOS開關之位置來實現。 該時脈產生單元125係用於產生該計數器】27之操作時脈 φ 的電路。應注意’該電路組態可與以圖丨9說明的偏移時脈 產生單元85精確相同。 該計數器127係用於計數在等效於該輸入時脈CLK1與該 輸出時脈CLK2之間的相差之週期内產生的時脈之一電 路。圖25顯示該計數器127之一電路範例。應注意，圖25 係在組成該數位延遲線123之延遲裝置的數目係16的情況 下之一電路範例。因此’數位輸出係DO至D3之4位元輸 出。
φ 而且，該解碼器129係用於僅向對應於該計數值之CMOS 開關輸出一閉合控制信號的電路。圖26顯示該解碼器129 之一電路範例。由於此電路組態所致，該計數器127與該 : 解碼器129運作如下。 : 例如，於一重設信號RST之輸入時，該計數器127之數 位輸出D0至D3都係"L"位準。此時，該解碼器129之控制 信號DP2至DP16係"L"位準，其中僅該控制信號DPI係 位準。 因而，僅位於該數位延遲線123之第一級的CMOS開關係 133767.doc •30- :制而閉合，並且該延遲量係重設至最小值。因而，單獨 藉由此-級之延遲量所延遲之__時脈信號係輸出至該相位 反轉/非反轉單τ〇25〇當然’隨著於該時脈產生單元125處 產生的時脈之數目增加至二、三等等，該等控制信號Dpi 至DP 16之唯一 "Η"位準的位置一次一個級地朝向後面的級 偏移。此操作實現該延遲線的數位控制。 (Β) 範例2 圖27說明依據另一具體實施例之一時脈信號產生電路 131的電路組態。對應於圖17中之該些組件的圖27中之組 件係以相同參考數字來表示^此處，關於使用—環型移位 暫存器來控制一數位延遲線之延遲量的情況進行說明。然 而應’主意，使用組態與圖17所示之該些組態不同的數位 延遲線133與環型移位暫存器135。 圖28說明一數位延遲線133之一電路範例。圖28所示之 數位延遲線133係由16個緩衝器電路級之一串聯連接的電 路組態，該16個緩衝器電路級各具有兩個CMOS反相器電 路之串聯連接作為一單一增量。 應注意，各緩衝器電路級（不包括最後級）使其輸出線係 分成兩個，其中一個係連接至下一緩衝器電路級而另一個 係經由一 CMOS開關連接至一輸出端子。延遲量的控制係 藉由布置於連接至該等輸出端子之分支上的總共16個 CMOS開關之位置的斷開/閉合控制來實現。 應注意，該16個CMOS開關之一者必須一直係控制而閉 合以便該數位延遲線133正確運作。因此，對於此具體實 133767.doc 31 1380592 施例中的壤型移位暫存器135，内建一解碼器來運作以使 得僅針對自該16個D正反器輸出的Q輸出之一級而針對"H" 位準輸出-控制信號DP。在此具體實施例之情況下，該輪 入時脈CLK1之延遲量（即，該輸入時脈CLK1所通過的緩衝 器電路之數目)係設定於!至16的範圍内。因此，其中位於 前頭的CMGS開關係㈣而閉合之_情^纟具有最短延遲 時間的狀態。該配置係使得控制而閉合的CM〇s每向後—
*’及°亥數位延遲線133上的延遲量便以該延遲量增量變得 更大。因此，若該後置（第16)CM〇s開關係控制而閉合， 則該延遲時間最大。 接下來，將說明該環型移位暫存器135之組態。該環型 移位暫存器135係其中數目與該數位延遲線133之級相同的 D正反器已係以環方式連接之一移位暫存器電路。圖29說 明該環型移位暫存器135之—電路範例。在圖2靖示之情 況下1¾環型移位暫存器135係由其中前一級之q輸出係下 一級之D輸入的16個級之D正反器電路141與其中最後級之 Q輸出係經受邏輯反轉並係回授至該第一級之〇輸入的一 反相器電路143及一解碼器151組態。 應注意，該等D正反器電路141具有重設端子，其中全部 之Q輸出係藉由一重設信號之輸入改變至一"L"位準狀態： 而且’該等D正反器電路141具有偏移時脈端子以執㈣、於 在供應一偏移時脈SCLK的情況下鎖存D輸入之操作並作為 Q輸出來輸出至下一級。 、 因 該移位暫存器之組態與圖2 0中之移位暫存器相同 133767.doc -32- 1380592 此’實行操作以使得上升π.位準的q輸出之數目等於自 4重設狀態輸人的偏移時脈SCLK之上升邊緣的數目。 然而，若僅將此等Q輸出按原樣提供至該數位延遲線 ⑴’則該數位延遲線133將不正確運作。因此，該解碼器 ^開始運行。該解碼器151基本上實㈣㈣測其中顯現 Η位準之Q輸出的D正反器之邊界位置的操作。其係因為 此位置反映用於相位同步的延遲時間。 因此，該解碼器151係由15個XOR電路153組態，該15個 XOR電路係用於在第二級D正反器至第16級〇正反器之範 圍内偵測該等D正反器之輸入位準與輸出位準之匹配/非匹 配。使用此等XOR電路153致能其中其本身的Q輸出係"h" 位準但下一級之Q輸出係，，L"位準的D正反器之位置（即，位 準之邊界位置）改變。 應注意，在該位準改變邊界位置處的XOR電路153之輸 出中顯現兩個"H"位準脈衝信號（延遲量設定信號DP)。因 此’該AND閘極155獲得其本身級之Q輸出與該x〇r電路 153之邏輯接合，並且僅擷取一個"H"位準脈衝信號。該15 個AND閘極155之輸出脈衝係作為控制信號dp供應至處於 該數位延遲線133中對應位置的CMOS開關（更明確地說， 其閘極電極）。 應注意，一控制信號DP屬於正邏輯。因此，一控制信 號DP係直接提供至該η通道薄膜電晶體之閘極電極，並且 其中該控制信號DP已於該反相器電路處經受邏輯反轉之一 信號係提供至該Ρ通道薄膜電晶體之閘極電極。 133767.doc -33- 1380592 然而，關於僅於該第一级處之AND閘極155的輪出脈 衝’該輸出脈衝係與該重設信號一起輸入至一 〇R間極 157 ’並且該邏輯和係作為一控制信號dpi供應至該第一級 之CMOS開關。因此，於一重設信號之輸入時，可強制地 閉合控制該第一級之CMOS開關。 參考圖30’以下係於該時脈信號產生電路131處執行的 操作之說明。應注意，該偏移時脈產生單元85之操作與圖
1 7中說明的時脈信號產生電路8丨之情況相同，故將省略其 說明。 (i) 重設 首先，將說明於開啟電源時執行的重設操作。此時，該 環型移位暫存器135係以一 "H"位準重設信號（圖3〇中之（A))
與一偏移時脈SCLK(圖30中之（B))供應。由於已通過該〇R 閘極157的重設信號所致，僅該第一 CM〇s開關係控制至一
閉合狀態。因此，該數位延遲線133的延遲量係控制至最 小值。 (Π) 直至鎖相 接下來，將$明自該重設操作結束至該輸入時脈clki 與該輸出時脈CLK2之鎖相的操作。首先，由於在該重設 操作結束之後該第-偏移時MCLK的輸人所致，僅該第 一級D正反器之Q輸出係改變 D正反器之Q輸出係"L ”位準 之輸出級處顯現·Ή"位準控制 CMOS開關係控制而閉合。 至"Η”位準。此時，該第二級 ’故僅於該第一 AND閘極1 55 信號DP。因此，僅該第一級 133767.doc 1380592 接下來，在輸入在該重設操作結束之後的第二偏移時脈 SCLK之後，該第一級D正反器141與第二級〇正反器14丨之 輪出旋即處於"H"位準。因此，發現"H"位準Q輸出與"l"位 準Q輸出之邊界位置在該第二級D正反器141與第三級d正 反器141之間。 因此，僅於§玄第二AND閘極155之輸出級處顯現ι，Η"位準 控制信號DP，並且僅該第二級CM〇s開關係控制而閉合。 隨後’每次輸入該偏移時脈SCLK，控制而閉合的CM〇s開 關之位置便係按順序偏移至第三、第四等等（圖3〇中之（C1) 至（C15))。 (iii)鎖相之後 最後’將說明鎖相之後的操作。圖3 0顯示其中於第1 5偏 移時脈SCLK在結束重設之後已係輸入至該環型移位暫存 器1 3 5之點已偵測該鎖相的情況。在此情況下，"H"位準q 輸出與位準Q輸出之邊界位置係固定於第15級〇正反器 141與第16級D正反器14丨之間。因此，於第15級緩衝器電 路處延遲的時脈係透過第15 CMOS開關輸出至該相位反轉/ 非反轉單元25。此等操作實現延遲量之數位控制。 D 第四具體實施例 D-1 顯示面板之組態 圖3 1說明在本具體實施例中欲說明之一顯示面板161的 平面圖組態。在圖3 1中，對應於圖1之組件係以相同參考 數字來表示。如圖31所示，該顯示面板161之基本組態與 依據該第一具體實施例的顯示面板1之基本組態相同，不 133767.doc -35- 1380592 同之處在於該時脈k號產生電路171具有一階層式延遲控 制功能’即具有組合一粗調整功能與一細調整功能之一延 遲量調整功能。 D-2時脈信號產生電路（延遲量階層式控制型）之組態 圖32說明依據本具體實施例之時脈信號產生電路171的 電路組態。應注意，與該第一具體實施例（圖2)及第三具體 實施例（圖17)相同的組件係以相同參考數字來表示。 如圖32所示，依據此具體實施例之時脈信號產生電路 171具有用於使用a亥電街幫浦31與環型移位暫存器Μ作為 個別延遲量設定單元的電壓控制型延遲線23與數位延遲線 83之延遲的兩級組態。在此具體實施例之情況下，該電壓 控制型延遲線23與該電荷幫浦31對應於延遲量之細調整功 能，而該數位延遲線83與環型移位暫存器87對應於延遲量 之粗調整功能。 應注意，藉由該輸入時脈CLK1i分頻所獲得之一時脈 係用作用於產生操縱該環型移位暫存器87之偏移操作的偏 移時脈SCLK之時脈。為此目的提供一分頻器電路丨乃。雖 然可視需要地設定該分頻器電路173之循環，但該循環愈 大，可使該環型移位暫存器87之操作頻率愈低。因此，^ 確保該環型移位暫存ϋ87與該數位延遲線83之操作邊限。 因此，亦可減低對良率的影響。 D-3時脈信號產生電路之操作與優點 對於依據此具體實施例的時脈信號產生電路Η〗，於該 產生操作結束時的相位之關係係❹卜並且在隨後的操作乂 I33767.doc •36· 週期中用於細調整的電壓控制型延遲線23與用於粗調整的 數位延遲線83兩者的延遲量係依據於該相位比較電路29處 该測的相位量予以設定。 若該輸出時脈CLK2之相位關於該輸入時脈Clk 1之相位 係提前，則在該相位關係決定單元33之控制之下於該相位 反轉/非反轉單元25處實行該輸出時脈CLK2之180。相位反 轉。S最終偵測鎖相時，該電荷幫浦3 1與該環型移位暫存 裔87兩者處停止延遲量設定操作，並且保存該點處的延遲 量° 若在鎖相之後相差發生，則單獨藉由該電荷幫浦3丨來實 行相位細調整操作，但用於粗調整的環型移位暫存器87不 運作。此係因為在鎖相之後的相位偏移較細微，並且在產 生屬於该輸入時脈CLK1之一分頻時脈的偏移時脈SC[K之 前該相差係解決。 以此方式階層地實行延遲控制之控制致能實現一時脈信 號產生電路，其中鎖相速度與細調整係平衡。當然，對於 此具體實施例亦可將該相位之調整範圍限制於18〇。，故可 實現電路面積之大小的減低與電功率消耗的減低。 D-4 其他電路組態 上面已說明一組態，其中用於粗調整之延遲線係由該電 壓控制型延遲線23組態而用於係調整之延遲線係由該數位 延遲線8 3組態。然而’可如圖3 3所示之時脈信號產生電路 181—樣進行一配置，其中用於粗調整與細調整的兩個延 遲線係由數位延遲線83組態。在此情況下，可產生一細調 133767.doc •37- 1380592 整偏移時脈SCLK1作為該輸入時脈CLK1之一分頻時脈， 並可進一步產生一粗調整偏移時脈SCLK2作為該分頻時脈 之一分頻時脈。 E 第五具體實施例 E-1 顯示面板之組態 圖34說明在本具體實施例中欲說明之一顯示面板19丨的 平面圖組態。在圖34中，對應於圖！之組件係以相同參考 數字來表示《如圖34所示，該顯示面板191之基本組態與 依據該第一具體實施例的顯示面板〗之基本組態相同，不 同之處在於該時脈信號產生電路2〇1。 對於本具體實施例，一偽鎖定狀態脫離功能係添加至該 時脈信號產生電路201。原因係與形成於一矽晶圓上的電 晶體相比較形成於一玻璃基板之面上的薄膜電晶體具有更 大的！·生質不規則。因此，其中該輸入時脈丨與該輸出 時脈CLK2之間的相差係18()。之-狀態可能係錯誤地決定 為處於鎖才目t $ 了解決此點，依據此具體實施例之時脈 信號產生電路201具有用於偵測一偽鎖定狀態並逃脫此狀 態的功能。 E-2時脈信號產生電路（偽鎖定脫離功能型）之組態 圖36說明依據本具體實施例之時脈信號產生電路201的 電m應注意’圖36中與圖2相同的組件係以相同參 考數字來表示。 對圖36所不之時脈信號產生電路2〇1係新組件的組件係 偽鎖定偵測單元203。此偽鎖定偵測單元2〇3係用於偵測 133767.doc -38· 1380592 該輸入時脈CLKI與該輸出時脈clk2之間之一爲鎖定狀雜 的電路。應注意，該傷鎖定谓測單元2〇3可以係稱為”偽鎖 定脫離單元"。 應主意’在本具體實施例中，亦提供用於在該相位關係 決疋早tc33與該偽鎖定相單元2〇3之間共用該相位反轉/ 非反轉單元25之-OR閉極2()5。即，提供產生該相位轉換 控制信號Pe°nt與-偽鎖定偵測信號WNG的邏輯和之一閘 極電路。 圖37A與37B說明該偽鎖定摘測單元2〇3之電路組態。圖 37A顯示在組合開極電路與該邏輯電路205之情況下的電路 組態’而圖37B顯示在單獨組合閘極電路之情況下的電路 組態。 圖38說明關於該偽鎖定賴測單元2〇3的輸入/輸出關係。 ，如圖38中之粗線所若料決定輸出Q1與Q2兩者都係 L位準並且該輸入時脈(：]1反1與該輸出時脈clk2之信號位 準亦不同，則該偽鎖定偵測單元2〇3決定該輸入時脈（^^ 與該輸出時脈CLK2處於一偽鎖定狀態。 於圖37A與圖37B中之一N〇R閘極處進行決定輸出㈣ Q2兩者都係"L"位準的偵測。而且，於圖與圖中的 X〇R閘極處偵測該輸入時脈CLK1與該輸出時脈CLK2之信 號位準不同的事實。該邏輯電路2〇5實現與一 and閘極相 同的邏輯操作。 —此偽鎖定偵測單元2〇3在偵測一偽鎖定狀態時將該偽鎖 定偵測信號WNG轉換至"H”位準。若未偵測一偽鎖定狀 133767.doc •39· 1380592 態，則該偽鎖定偵測單元203輸出"L"位準偽鎖定#測 WNG。 。& E-3時脈信號產生電路之操作與優點 在依據此具體實施例之時脈信號產生電路201的情況 下，甚至在其中來自該相位比較電路29之決定輸出…與 Q2都係"L”位準並且決定一鎖相狀態的情況下，該偽鎖定 偵測單元203可決定該鎖定狀態是否係真或假。 右決定該鎖定狀態為假（偽鎖定），則可藉由該相位反轉/ 非反轉單元25來反轉該電壓控制型延遲線23之輸出時脈的 相位。一偽鎖定狀態與一真鎖定狀態之間的相差係1 8〇。， 故可使用此反轉操作來將該輸出時脈CLK2改變至適當鎖 定相位。 當然，若在偵測該偽鎖定狀態之前偵測其中該輸出時脈 CLK2關於該輸入時脈CLK1係提前之一狀態，則藉由該相 位反轉/非反轉單元25來反轉該電壓控制型延遲線23之輸 出時脈。因而，藉由使用依據此電路組態之時脈信號產生 電路201 ’即使該輸出時脈CLK2之相位係錯誤地處於一偽 鎖定狀態’仍可以一確定方式逃脫此狀態並進入一適當鎖 定狀態。 F 第六具體實施例 F-1 顯示面板之組態 圖39說明在本具體實施例中欲說明之一顯示面板211的 平面圖組態。在圖3 9中，對應於圖1之組件係以相同參考 數字來表示。如圖39所示，該顯示面板211之基本組態與 133767.doc -40 - 依據°亥帛具體實施例的顯示面板1之基本組態相同，不 同之處在於該時脈信號產生電路221。 依據此具體實施例的時脈信號產生電路221具有用於在 . Μ關週期與基於相位關係決；^之衫結果的相 &調整週期之間進行分離的分離功能。原因係若在執行相 彳4調正操作時決定相位關係，則該相位關係亦在該決定操 作期間改變’從而干擾精確的相位決定。 • 目此，對於本具體實施例，將說明-時脈信號產生電 =、’其中在其中該等延遲量設定操作係停止期間（在該重 &週期期間）決定該輸入時脈CLK1與該輸出時脈CLK2之相 &關係’並在該重設週期結束之後基於其決定結果來執行 反轉/非反轉。 圖4〇說明其操作。圖40中之⑷說明一重設信號之供應 T期。在開啟電源之後，該重設信號係輸出一預定時間 量。由於該重設信號所致，各電路之狀態係重設至初始狀 •態。圖40中之（B)說明整個時脈信號產生電路之操作時 序，而圖40中之（C)說明該相位反轉/非反轉單元25之操作 時序。應注意，在該相位決定週期期間，該輸入相位係固 • 定至輸出而不改變之一操作狀態。 ； F-2 時脈信號產生電路（決定週期分離型）之組態 • 圖41說明依據本具體實施例之時脈信號產生電路221的 電路組態。應注意，圖41中與圖2相同的組件係以相同參 考數字來表承。 對圖41所示之時脈信號產生電路221係新組件的組件係 I33767.doc •41 · 1380592 一操作模式切換電路223。此操作模式切換電路223依據重 设指號之輸入執行供應至該相位反轉/非反轉單元25的切 換之操作。圖42顯示該操作模式切換電路223的電路組 . 態。圖42所不之操作模式切換電路223係假定該相位反轉/ . 非反轉單元25具有圖4所示之電路組態的電路範例。 對於該操作模式切換電路223，包括組成一鎖存器之反 相器電路的四個反相器電路係串列地布置於該相位轉換控 # 制信號Pc〇nt傳輸路徑上。即，該輸入位準係該輸出位準 而不改變。然而，一開關係布置於該相位轉換控制信號 Pc〇nt傳輸路徑上，其於一重設信號之輸入時斷開，並禁 止新的鎖存操作與輸出操作。而且，於一重設信號之輸入 時閉合以強制地控制該操作模式切換電路223之輸出級至 "L"位準的開關（薄臈電晶體）係連接至該輸出級。 F-3 時脈信號產生電路之操作與優點 圖43說明該電路内的連接如何根據該重設信號之信號位 • 準來改變。圖43中之（A)說明重設時的連接狀態。如圖所 示，於重設時，一固定"L"位準信號係自該操作模式切換 電路223之輸出端輸出至該相位反轉/非反轉單元25。該相 · 位反轉/非反轉單元25具有，所示之組態，並因此該㈣ ； 反轉/非反轉單元25用作一緩衝器。另一方面，在正常操 ' 作_，依據該相位關係決定單元33處之決定結果的信號 位準係輸出至該相位反轉/非反轉單元25。因此，相位關 係之決定週期與基於相位關係決定之決定結果的相位調整 週期係分離’並可實現精確的決定操作與精確的相位控 133767.doc •42· 1380592 制。 F-4 其他電路組態 雖然上面已說明-配置，其中藉由該相位關係決定單元 33之相位關係的決定週期與基於該等決定結果的相位調整 週期係分離，但與圖44所示之時脈信號產生電路231相 同，可進行-配置，其中上面說明的偽鎖定㈣功能亦係 用於在該決定週期與基於該等決定結&的相位控制週期之 間進行分離。 G 其他組態範例 G-1 絕緣基板 已關於組成該時脈信號產生電路的主動元件說明以上具 體實施例，該時脈信號產生電路係使用薄膜形成技術或印 刷技術使用多晶矽（與是否高溫或低溫無關）、非晶矽、有 機材料等等來直接形成於該玻璃基板3(其係一絕緣基板） 上。然而’其上形成該時脈信號產生電路的絕緣基板並不 限於此，並可以係諸如固裝於該玻璃基板3上之塑膠的另 一絕緣基板或類似者。 G-2 對顯示面板之應用的範例 在以上具體實施例中說明的時脈信號產生電路並不限於 對液晶面板的應用，並亦可應用於有機EL面板、電椠顯示 器、場發射顯示器及其他發光顯示面板。 G-3 對電子裝備之應用的範例 (a) 系統範例 上面說明的時脈信號產生電路並不限於對系統顯示器的 J33767.doc -43· 1380592 應用，並亦可應用於其他電子裝備。下面說明電子裝備之 —範例〇 圖45顯示固裝一顯示面板的電子裝備之一系統組緣範 • 例。此電子裝備係由—顯示面板如、-系統控制單元⑷ ：· 及一時脈信號產生單元247組態。該時脈信號產生電路247 彳以係形成於該顯示面板243之基板上，或可以係形成於 一分離基板上。 φ 該系統控制單元245係用於控制整個系統之操作的處理 單元，並（例如）係由一 CPU組態。亦提供的係依據該電子 裝備之使用的介面。 圖46說明其中一成像裝置（成像器）係固裝於該電子裝備 上的系統組態範例。此電子裝備25丨係由該成像裝置253、 系統控制單元255及時脈信號產生電路257組態。此處，該 時脈信號產生電路2 5 7係用於產生該成像裝置之操作時脈 的電路，並與以上具體實施例的情況相同，該時脈信號產 # 生電路257可以係形成於該成像裝置257之基板上或可以係 形成於另一基板上。 該系統控制單元255係用於控制整個系統之操作的處理 •. 皁元並（例如）係由CPU組態。亦提供的係依據該電子事 - 備之使用的介面。亦可將一組態構想為一獨立的感測裝 置’其中不提供系統控制單元255。 (b) 電子裝備之外觀的範例 以下係該電子裝備之外觀之範例的說明。該時脈信號產 生電路係内建於外殼之某一部分中。 133767.doc • 44· 1380592 圖47係一電視接收器261之外視圖的範例。該電視接收 器261具有其中一顯示面板265係定位於用作該外殼的一前 面板263之該正面處的一組態。 圖48Α與48Β係一數位相機271之外視圖的範例。圖48八 係該數位相機自前側（對象側）的外視圖之一範例，而圖 48Β係該數位相機自後側（照相者側）的外視圖之一範例。 該數位相機271具有布置於外殼上之一保護蓋273、照相透 鏡早元275、顯示面板277、控制開關279、一快門按紐281 等等。 圖49係一攝錄影機291之外視圖的範例。該攝錄像機291 具有用於拍攝於一主單元293之前側處之一對象的視訊透 鏡295與布置於該主單元293之後面上的拍攝開始/停止開 關297 ’其中一顯示面板299係提供至該主單元293之一側 面。 圖5 0Α與50Β係一給殼狀蜂巢式電話3〇1之外視圖的範 例。圖50Α係該蜂巢式電話301在斷開時的外視圖之一範 例’而圖50Β係該蜂巢式電話301在折疊時的外視圖之一範 例。該蜂巢式電話301具有其中一上部外殼3〇3、下部外殼 305、連結單元（在此範例中係鉸鍵單元）3〇7、主顯示面板 3 09、補充顯示面板311、圖像燈313及照相透鏡315係布置 於該外殼之面上的組態。 圖5 1係一電腦321之外視圖的範例。該電腦321係由一下 部外殼323、侧外殼325、鍵盤327及顯示面板329組態。 除此等範例以外’可將該時脈信號產生電路實施於其他 133767.doc -45- 1380592 電子裝備中，例如音訊播放器、遊戲主機、電子書閱嘈 器、電子辭典等等。 G-4 相位比較電路 . 上面已關於其中該輸出緩衝器電路27包括圖5所示之電 路組態之一情況說明具體實施例。然而，在針對該延遲線 使用一數位延遲線之一具體實施例的情況下，可針對該輸 ： 出緩衝器電路27來採用圖52所示之電路組態。即，該=出 φ 緩衝器電路27可以係組態為一 D正反器271 ’其以輪出時脈 CLK2作為其時脈來運作。在此情況下，可將該輸入時脈 CLK1連接至該D輸入端子。 在此電路組態之情況下，該輸出緩衝器電路27以圖53所 示之關係來運作。即，若該狀態係一鎖定狀態或該輸出時 脈CLK2之相位在該輸入時脈CLK丨之相位後面則該q輸 出係"H"位準，而若該輸出時脈CLK2之相位在該輸入時脈 CLK1之相位前面’則該Q輸出係"L"位準。 • 此Q輸出與組成該偏移時脈產生單元85的電荷幫浦91(圖 19)之輸出相同。因此，若使用具有圖^所示之電路組態 的輸出緩衝器電路27，則該偏移時脈產生單元85的電路2 . ‘態可以係圖54所示之電路組態。即，其中該電荷幫浦91係 - 自以圖19說明之偏移時脈產生單元85的電路組態省略之— 電路組態將足夠。 圖55顯示若採用此電路組態的偏移時脈產生單元85之操 作圖55所不之操作與以第一具體實施例說明的 圖21所示 之操作相同。 133767.doc -46 - 1380592 G-5 其他 基於本規格中之說明，可在本發明之精神與範疇内對上 面說明的具體實施例進行各種修改，包括（例如）作為組合 建立或獲得的各種修改與應用。熟習此項技術者應瞭解， 可根據設計需要及其他因素進行修改、組合、次組合及變 更，只要其係在隨附申請專利範圍或其等效内容的範疇内 即可。 【圖式簡單說明】 圖1係說明依據一第一具體實施例之一顯示器之一平面 組態範例的圖式； 圖2係說明依據該第一具體實施例之一時脈信號產生電 路之一組態範例的圖式； 圖3係說明一電壓控制型延遲線之一組態範例的圖式； 圖4係說明一相位反轉/非反轉單元之一組態範例的圖 式； 圖5係說明一相位比較電路之一組態範例的圖式； 圖6係說明決定輸出與相位狀態之間關係的圖式； 圖7係說明一電荷幫浦之一組態範例的圖式； 圖8係說明依據該第—具體實施例之一相位關係決定單 元之一組態範例的圖式； 圓9係用於說明依據該第一具體實施例之相位反轉操作 的圖式； 圖10係說明依據該第一具體實施例之時脈信號產生電路 之操作程序的圖式； 133767.doc •47- 圖11係說明依據一第二具體實施例之一顯示面板之一平 面組態範例的圖式； 圖12係說明依據該第二具體實施例之一時脈信號產生電 路之一組態範例的圖式； 圖13係說明依據該第二具體實施例之一相位關係決定單 元之一組態範例的圖式； 圖14係用於說明依據該第二具體實施例之相位反轉操作 的圖式； 圖1 5係用於說明依據該第二具體實施例之時脈信號產生 電路之操作裎序的圖式； 圖16係說明依據一第三具體實施例之一顯示面板之一平 面組態範例的圖式； 圖17係說明依據該第三具體實施例之一時脈信號產生電 路之一組態範例的圖式； 圖18係說明一數位延遲線之一組態範例的圖式； 圖19係說明一偏移時脈產生單元之一組態範例的圖式； 圖20係說明一環型移位暫存器與數位延遲線之間的連接 關係的圖式； 圖21係用於解釋該偏移時脈產生單元之該操作狀態的圖 式； 圖22係用於說明該環型移位暫存器之操作狀態的圖式； 圖23係說明依據該第三具體實施例之時脈信號產生電路 之另一組態範例的圖式； 圖24係說明該數位延遲線之另一組態範例的圓式； 133767.doc -48- 1380592 圖25係說明一計數器之一組態範例的圖式； 圖26係說明一解碼器之一組態範例的圖式； 圖27係說明依據該第r:且體眚竑 乐一/、體貫轭例之時脈信號產生電路 • 之另一組態範例的圖式； 目28係說明該數位延遲線之另-組態範例的圖式； 圖29係'說明該環型移位暫存器與數位延遲線之間的另一 連接關係的圖式； 目30係用於解釋該環型移位暫存器之該操作狀態的圖 式； 圖31係說明依據-第四具體實施例之一顯示面板之一平 面組態範例的圖式； 圖32係說明依據該第四具體實施例之時脈信號產生電路 之一組態範例的圖式； 圖33係說明依據該第四具體實施例之時脈信號產生電路 之另一組態範例的圖式； • 圓34係說明依據一第五具體實施例之一顯示面板之一平 面組態範例的圖式； 圖35係用於說明一偽鎖定狀態的圖式； ·.. 圖36係說明依據該第五具體實施例之一時脈信號產生電 • 路之一組態範例的圖式； . 圖刀八與376係說明—偽鎖定偵測單元之一組態範例的 圖式； 圖38係說明該偽鎖定偵測單元之輸入/輸出關係的圖 式； 133767.doc •49- 圖39係說明依據一第 八體實施例之一顯示面板之一平 面組態範例的圖式； 圖40係用於解釋操作週期之分離的n 圖41係說明依據該第 站 逋霄知例之一時脈信號產生電 路之一組態範例的圖式； 圖42係說明操作拉式切換電路之—組態範例的圖式； 圖43係用於解釋該操作模式切換電路之操作狀態的圖 式； 圖44係說明依據該第六具體實施例之時脈信號產生電路 之另一組態範例的圖式； 圖45係說明電子裝備之一系統組態範例的圖式，· 圖4 6係說明電子裝備之一系統組態範例的圖式； 圖47係說明電子裝備之一外視圖的圖式； 圖48A與48B係說明電子裝備之外視圖的圖式； 圖49係說明電子裝備之一外視圖的圖式； 圖50A與50B係說明電子裝備之外視圖的圖式； 圖5 1係說明電子裝備之一外視圖的圖式； 圖52係說明一相位比較電路之另一組態範例的圖式； 圖5 3係用於說明圖5 2所示之相位比較電路之操作狀態的 圖式； 圖54係說明已應用圖52所示之相位比較電路的一偏移時 脈產生單元之一組態範例的圖式；以及 圖55係用於解釋圖54所示之偏移時脈產生單元之操作狀 態的圖式。 133767.doc -50- 1380592 【主要元件符號說明】 1 顯示面板 3 玻璃基板 5 顯示區域 7 信號線驅動器 9 閘極線驅動器 11 時脈信號產生電路 21 輸入緩衝器電路 23 電壓控制型延遲線 25 相位反轉/非反轉單元 27 輸出緩衝器電路 29 相位比較電路 31 電荷幫浦 33 相位關係決定單元 41 D正反器 43 D正反器 45 AND閘極 51 顯示面板 61 時脈信號產生電路 63 相位關係決定單元 71 顯示面板 81 時脈信號產生電路 83 數位延遲線 85 偏移時脈產生單元 133767.doc -51 - 1380592 87 環型移位暫存器 91 電荷幫浦 93 緩衝器 95 二極體連接的電晶體 97 重設電晶體 99 鎖存器 101 緩衝器 103 AND閘極 105 緩衝器 111 反相器電路 121 時脈信號產生電路 123 數位延遲線 125 時脈產生單元 127 計數器 129 解碼器 131 時脈信號產生電路 133 數位延遲線 135 環型移位暫存器 141 D正反器電路 143 反相器電路 151 解碼器 153 XOR電路 155 AND閘極 157 OR閘極 133767.doc -52- 1380592 161 171 173 181 191 201 203 205
221 223 231 243 245 247
253 255 257 261 263 265 271 顯示面板 時脈信號產生電路 分頻器電路 時脈信號產生電路 顯示面板 時脈信號產生電路 偽鎖定偵測單元 OR閘極 顯示面板 時脈信號產生電路 操作模式切換電路 時脈信號產生電路 顯示面板 系統控制單元 時脈信號產生單元 電子裝備 成像裝置 系統控制單元 時脈信號產生電路 電視接收器 前面板 顯示面板 數位相機/D正反器 保護蓋 133767.doc •53· 273 1380592 275 照相透鏡單元 277 顯示面板 279 控制開關 281 快門按鈕 291 攝錄影機 293 主單元 295 視訊透鏡 297 拍攝開始/停止開關 299 顯示面板 301 蛤殼狀蜂巢式電話 303 上部外殼 305 下部外殼 307 連結單元 309 主顯示面板 311 反相器/補充顯示面板 313 CMOS開關/圖像燈 315 CMOS開關/照相透鏡 321 電腦 323 下部外殼 325 側外殼 327 鍵盤 329 顯示面板 331 反相器 333 p通道MOS電晶體 133767.doc -54- 1380592 335 n通道MOS電晶體 631 反相器 633 p通道MOS電晶體 635 η通道MOS電晶體 911 反相器 913 CMOS開關 915 CMOS開關 INV3 反相電路 SW1 開關 SW2 開關 133767.doc -55-

Claims (1)

1380592 、申請J ^ΠνΙί-fMj Afr ngl · 範圍· 第097143374號專利申請案 中文申請專利範圍替換本(ΗΠ年4月） • 一種延遲同步迴路型時脈信號產生電路，其包含： 一延遲線’其用於延遲一第一時脈信號一設定延遲 量； 一延遲時間長度設定單元，其用於基於自一輸出端子 輸出之一第二時脈信號與該第一時脈信號之間的一相差 來設定該延遲線之一延遲時間長度； 一相位關係決定單元，其偵測該第一時脈信號與該第 一時脈彳§號之該相位關係是否處於一特定相位關係；以 及 一相位反轉/非反轉單元，其在偵測該特定相位關係時 在包括該延遲線之一傳輸路徑上實行該第一時脈信號之 相位反轉， 其中， "亥相位反轉/非反轉單元藉由一具有兩個反相器的傳輸 路徑或另一具有一個反相器的傳輸路徑送出該第一時脈 信號。 2.如請求項丨之延遲同步迴路型時脈信號產生電路，其 一步包含： 一偽鎖定狀_測單元，其用於制該第—時脈信號 一該第一時脈信號之間之一偽鎖定狀態；以及 3. 柃：偽鎖定狀態脫離單元，其用於指示該相位反轉/非反 j π在偵測―偽鎖定狀態之後旋即實行相位反轉。 如。月求項1之延遲同步迴路型時脈信號產生電路，其中 133767-I010423.doc 丄 4. 5· 6· 該相位關係決定單元決 ^.θ 兀决疋在一重設週期期間該特定相位 並在該重設週期結束之後向該相位反 反轉單元指示反轉或非反轉。 如凊，項1之延遲同步迴路型時脈信號產生電路，其中 =、定相位關係係其中該第二時脈信號之該相位關於該 時脈<5號之該相位係提前之一狀態。月求項1之延遲同步迴路型時脈信號產生電路，其中 δ特&相位關係係其中該第二時脈信號之該相位關於該 第時脈k號之該相位係延遲之一狀態。 如4求項1之延遲同步迴路型時脈信號產生電路其中 •及態該延遲同步迴路型時脈信號產生電路的主動元件係 使用薄膜形成技術或印刷技術而形成於一絕緣基板上。 133767-1010423.doc
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