KR20040076598A - 락업 시간을 증가시키지 않으면서 위상/주파수 비교기의정밀도를 향상시킬 수 있는 락 범위가 넓은 위상 동기루프형 주파수 합성기와 그것의 발진 주파수 선택 방법 - Google Patents

락업 시간을 증가시키지 않으면서 위상/주파수 비교기의정밀도를 향상시킬 수 있는 락 범위가 넓은 위상 동기루프형 주파수 합성기와 그것의 발진 주파수 선택 방법 Download PDF

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쿠와노아키라
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엔이씨 가꼬오부쯔 디바이스 가부시끼가이샤
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Abstract

위상 동기 루프형 주파수 합성기는: 입력 신호(IN)를 수신하는 위상/주파수 비교기(1)와, 차지 펌프 회로(2)와, 제어 전압(Vc)을 생성하는 루프 필터(3)와, 상기 제어 전압에 의해 제어되는 다수의 전압 제어 발진기(41'-0, 41'-1, 41'-2, …, 41'-(m-1))를 포함하는 전압 제어 발진기 블록(4')과, 고정 분주기(51')와 프로그램 가능한 분주기(52')로 형성된 분주기와, 상기 전압 제어 발진기 중 하나만을 선택하여 활성화시키는 선택 회로(7', 8')를 포함하고, 상기 선택 회로는 루프 필터에 바이어스 전압을 인가하는 동안 상기 입력 신호의 출력 펄스의 소정 수(R0) 내에서 상기 제 1의 분주기의 출력 펄스의 수(Sf)를 카운트한다. 이렇게 하여, 제 1의 분주기의 출력 펄스의 수가 최적의 값(Sopt)에 가깝게 되도록 전압 제어 발진기 중 하나가 선택된다.

Description

락업 시간을 증가시키지 않으면서 위상/주파수 비교기의 정밀도를 향상시킬 수 있는 락 범위가 넓은 위상 동기 루프형 주파수 합성기와 그것의 발진 주파수 선택 방법{WIDE LOCK RANGE PHASE LOCKED LOOP TYPE FREQUENCY SYNTHESIZER CAPABLE OF ENHANCING PRECISION OF PHASE/FREQUENCY COMPARATOR WITHOUT INCREASING LOCKUP TIME AND ITS METHOD FOR SELECTING OSCILLATION FREQUENCY}
발명의 배경
발명의 분야
본 발명은 다수의 전압 제어 발진기를 포함하는 락 범위(lock range)가 넓은 위상 동기 루프(PLL)형 주파수 합성기와 그것의 발진 주파수 선택 방법에 관한 것이다.
종래 기술
일반적으로, 휴대형 전화 장치에 있어서, 상이한 주파수에 대응하기 위해서 다수의 전압 제어 발진기를 구비하는 락 범위가 넓은 PLL형 주파수 합성기가 국부 발진기로서 장착된다.
PLL 회로를 포함하는 종래 기술의 락 범위가 넓은 PLL형 주파수 합성기(일본 특개평10-200406호 공보 참조)에 있어서, 상기 PLL 회로는 위상/주파수 비교기, 차지 펌프 회로, 루프 필터, 다수의 전압 제어 발진기와 전압 제어 발진기에 연결된다수의 스위치로 형성된 전압 제어 발진기 블록, 1/N 분주기(여기서 N은 정수), 및 언락 제어 회로(unlock control)를 포함한다. 언락 제어 회로는 언락 상태 검출 회로와, 업/다운 카운터, 및 업/다운 카운터의 출력 신호에 따라 상기 스위치 중 하나를 선택하기 위한 선택기를 구비한다. 이 경우, 업/다운 카운터는 위상/주파수 비교기에 연결된다. 즉, 언락 상태에서, 언락 상태 검출 회로는 위상/주파수 비교기의 출력 신호를 업/다운 카운터로 패스한다. 결과적으로, 위상/주파수 비교기가 리딩 신호(leading signal)를 생성할 때, 업/다운 카운터는 카운트업된다. 따라서, 업/다운 카운터의 값이 그 최대치에 도달하면, 업/다운 카운터는 오버플로 캐리 신호를 생성하고, 선태기는 다른 스위치를 선택한다. 이와는 대조적으로, 위상/주파수 비교기가 래깅 신호(lagging signal)를 생성하면, 업/다운 카운터는 카운트다운된다. 따라서, 업/다운 카운터의 값이 그 최소치에 도달하면, 업/다운 카운터는 언더플로 캐리 신호를 생성하고, 선택기는 다른 스위치를 선택한다. 따라서, 전압 제어 발진기 블록의 발진 주파수가 온도 변동 또는 전원 전압의 변동으로 인해 변동될 때, 업/다운 카운터와 선택기는 위상 언락 상태를 위상 동기 상태로 재빠르게 이동시키도록 동작된다. 이것에 대해서는 하기에 상세히 설명할 것이다.
그러나, 상기 언급된 종래 기술의 PLL형 주파수 합성기에 있어서, 업/다운 카운터가 위상/주파수 비교기의 출력 신호에 의해 동작되기 때문에, 위상/주파수 비교기의 정밀도가 향상되면, 업/다운 카운터의 정밀도도 향상되어야 한다. 결과적으로, 위상 언락 상태에서 위상 동기 상태로의 전환이 지연되어 락업 시간(lockup time)을 증가시킨다.
또한, 상기 언급된 종래 기술의 PLL형 주파수 합성기에 있어서, 모든 전압 제어 발진기가 항상 동작되기 때문에, 소비 전력이 크다.
본 발명의 목적은 락업 시간을 증가시키지 않으면서 위상/주파수 비교기의 정밀도를 향상시킬 수 있는 락 범위가 넓은 PLL형 주파수 합성기를 제공하는 것이다.
본 발명의 다른 목적은 소비 전력을 감소할 수 있는 락 범위가 넓은 PLL형 주파수 합성기를 제공하는 것이다.
본 발명의 또 다른 목적은 락 범위가 넓은 주파수 합성기에서 발진 주파수를 선택하는 방법을 제공하는 것이다.
본 발명에 따르면, 위상 동기 루프형 주파수 합성기는: 입력 신호를 수신하는 위상/주파수 비교기와, 차지 펌프 회로와, 제어 전압을 생성하는 루프 필터와, 상기 제어 전압에 의해 제어되는 다수의 전압 제어 발진기를 포함하는 전압 제어 발진기 블록과, 고정 분주기와 프로그램 가능한 분주기로 형성된 분주기와, 상기 전압 제어 발진기 중 하나만을 선택하여 활성화시키는 선택 회로를 포함하고, 상기 선택 회로는 루프 필터에 바이어스 전압을 인가하는 동안 상기 입력 신호의 출력 펄스의 소정 수 내에 상기 제 1의 분주기의 출력 펄스의 수를 카운트한다. 이렇게 하여, 제 1의 분주기의 출력 펄스의 수가 최적의 값에 가깝게 되도록 전압 제어 발진기 중 하나가 선택된다.
본 발명은 첨부된 도면을 참조로 종래 기술과 비교한 하기의 상세한 설명으로부터 더욱 명확하게 이해될 것이다.
도 1은 종래 기술의 락 범위가 넓은 PLL형 주파수 합성기를 설명하는 회로 블록도.
도 2는 본 발명에 따른 락 범위가 넓은 PLL형 주파수 합성기의 실시예를 설명하는 회로 블록도.
도 3은 도 2의 전압 제어 발진기의 발진 주파수 특성을 나타내는 그래프.
도 4의 A 및 B는 도 2의 전압 제어 발진기 블록의 예를 나타내는 상세 회로도.
도 5 내지 도 7은 도 2의 제어 회로의 동작을 설명하는 순서도.
도 8의 A 내지 E는 도 5 내지 도 7의 순서도를 설명하는 타이밍도.
도 9는 도 7의 순서도의 수정예를 나타내는 순서도.
♠도면의 주요 부분에 대한 부호의 설명♠
1 : 위상/주파수 비교기 2 : 차지 펌프 회로
3 : 루프 필터 4, 4' : 전압 제어 발진기 블록
5, 5' : 1/N 분주기 6 : 언락 상태 검출 회로
7 : 업/다운 카운터 8 : 선택기
51' : 1/L 분주기 52' : 1/M 분주기
본 발명의 바람직한 실시예의 설명 이전에, 종래 기술의 락 범위가 넓은 PLL형 주파수 합성기가 도 1을 참조로 설명될 것이다(일본 특개평10-200406호 공보 참조).
도 1에 있어서, 주파수 합성기는 fr의 주파수를 갖는 입력 신호(IN)를 수신하여 N·fr의 주파수를 갖는 출력 신호(OUT)를 생성하는데, 여기서 N은 프로그램 가능한 단자(P)로부터 제공되는 가변적인 양의 정수이다.
위상 동기 루프 회로는 위상/주파수 비교기(1)와, 차지 펌프 회로(2)와, 루프 필터(3)와, 전압 제어 발진기 블록(4) 및 1/N 분주기(5)로 구성된다.
위상/주파수 비교기(1)는 입력 신호(IN)의 위상을 1/N 분주기(5)의 출력 신호의 위상과 비교하여 리딩 신호(UP) 및 래깅 신호(DN)를 생성한다. 결과적으로, 차지 펌프 회로(2)는 리딩 신호(UP)에 따라 루프 필터(3)를 충전하고 래깅 신호(DN)에 따라 루프 필터(3)를 방전하고, 그 결과 루프 필터(3)는 제어 전압(Vc)을 생성한다. 제어 전압(Vc)은 전압 제어 발진기 블록(4)으로 제공되어, 전압 제어 발진기 블록(4)의 발진 주파수(fvco), 즉, 출력 신호(OUT)의 주파수를 제어한다. 이 출력 신호(OUT)는 또한 1/N 분주기(5)를 통해 위상/주파수 비교기(1)로도 제공된다. 따라서, 위상 동기 상태에서, 1/N 분주기(5)의 주파수(fvco/N)는 입력 신호(IN)의 주파수(fr)에 비슷하게 된다. 즉,
fr≒fvco/N
∴ fvco≒N·fr
전압 제어 발진기 블록(4)은 다수의 전압 제어 발진기(41-0, 41-1, 41-2, …, 41-(m-1)), 및 스위치(42-0, 42-1, 42-2, …, 42-(m-1))로 구성되는데, 여기서 m은 1보다 큰 양의 정수이다. 이 경우, 제어 전압(vc)에 의존하는 전압 제어 발진기(41-0, 41-1, 41-2, …, 41-(m-1))의 발진 주파수 특성은 서로 상이하기 때문에, 넓은 락 범위를 달성하게 된다. 또한, 스위치(42-0, 42-1, 42-2, …, 42-(m-1))는 전압 제어 발진기(41-0, 41-1, 41-2, …, 41-(m-1))의 출력 신호를 각각 선택한다. 이 경우, 스위치(42-0, 42-1, 42-2, …, 42-(m-1)) 중 하나의 스위치만이 온 되고 나머지 스위치는 오프된다. 따라서, 스위치(42-0, 42-1, 42-2, …, 42-(m-1))를 선택함으로써 상이한 발진 주파수가 달성될 수 있다.
또한, 언락 상태 검출 회로(6), 업/다운 카운터(7) 및 선택기(8)를 구비하는 언락 제어 회로가 마련된다. 선택기(8)는 스위치(42-0, 42-1, 42-2, …, 또는 42-(m-1))를 선택하기 위해 선택 신호(SEL(0), SEL(1), SEL(2), …, SEL(m-1)) 중 하나를 생성한다. 즉, 위상 동기 상태에서, 선택기(8)에 의해 스위치(42-0, 42-1, 42-2, …, 42-(m-1)) 중 하나가 선택되어 고정된다. 한편, 위상 언락 상태에서, 언락 상태 검출 회로(6)는 위상 언락 상태를 검출하고 위상/주파수 비교기(1)의 출력신호를 업/다운 카운터(7)로 패스한다.
언락 상태 검출 회로(6)는 위상/주파수 비교기(1)의 출력 신호를 사용하여 선택기(8)의 상태를 변경시키도록 동작한다. 구체적으로는, 위상/주파수 비교기(1)가 리딩 신호(UP)를 생성하면, 업/다운 카운터(7)는 카운트업된다. 결과적으로, 업/다운 카운터(7)의 값이 그 최대치에 도달하면, 업/다운 카운터(7)는 오버플로 캐리 신호를 생성하고, 선택기(8)는 현재 스위치(42-i)가 선택되어 있다면 스위치(42-(i+1))를 선택한다. 이와는 반대로, 위상/주파수 비교기(1)가 래깅 신호(DN)를 생성하면, 업/다운 카운터(7)는 카운트다운된다. 결과적으로, 업/다운 카운터(7)의 값이 그 최소치에 도달하면, 업/다운 카운터(7)는 언더플로 캐리 신호를 생성하고, 선택기(8)는 현재 스위치(42-i)가 선택되어 있다면 스위치(42-(i-1))를 선택한다.
여기서, 선택기(8)의 동작 속도는 루프 필터(3)의 동작 속도보다 일반적으로 빠르기 때문에, 위상 언락 상태는 재빨리 위상 동기 상태로 되돌아갈 수 있다. 따라서, 전압 제어 발진기 블록(4)의 발진 주파수가 온도 변화 또는 전원 전압의 변화로 인해 변동될 때, 언락 상태 검출 회로(6), 업/다운 카운터(7) 및 선택기(8)는 위상 언락 상태를 위상 동기 상태로 재빨리 이동시킬 수 있다.
그러나, 도 1의 PLL형 주파수 합성기에 있어서, 업/다운 카운터(7)가 위상/주파수 비교기(1)의 출력 신호에 의해 동작하기 때문에, 위상/주파수 비교기(1)의 정밀도가 향상되면, 업/다운 카운터(7)의 정밀도도 또한 향상되어야만 한다. 결과적으로, 위상 언락 상태에서 위상 동기 상태로의 전환이 지연되고 그 결과 락업 시간을 증가시키게 된다.
또한, 모든 전압 제어 발진기(41-0, 41-1, 41-2, …, 41-(m-1))가 항상 동작되기 때문에, 소비 전력이 증가한다.
본 발명에 따른 락 범위가 넓은 PLL형 주파수 합성기의 실시예를 도시하는 도 2에 있어서, 도 1의 전압 제어 발진기 블록(4)와 1/N 분주기(5)는 각각 전압 제어 발진기 블록(4')과 1/N 분주기(5')로 변경되었다. 또한, 도 1의 언락 상태 검출 회로(6)는 제거되었다. 또한, 도 1의 업/다운 카운터(7)와 선택기(8)는 제어 회로(7')와 디코더(8')로 교체되었다. 또한, 스위치(11A, 11B 및 11C)와 바이어스 전압원(12)이 도 1의 요소에 부가되었다.
전압 제어 발진기 블록(4')은 다수의 전압 제어 발진기(41'-0, 41'-1, 41'-2, …, 41'-(m-1))와 스위치(42'-0, 42'-1, 42'-2, …, 42'-(m-1))로 구성된다. 이 경우, 전압 제어 발진기(41'-0, 41'-1, 41'-2, …, 41'-(m-1))의 발진 주파수 특성은 도 3에 도시된 바와 같이 전압 제어 발진기(41-0, 41-1, 41-2, …, 41-(m-1))의 발진 주파수 특성과 유사하다. 그러나, 스위치(42'-0, 42'-1, 42'-2, …, 42'-(m-1))는 전압 제어 발진기(41'-0, 41'-1, 41'-2, …, 41'-(m-1))의 출력 신호를 선택하는 것이 아니라, 전압 제어 발진기(41'-0, 41'-1, 41'-2, …, 41'-(m-1))를 각각 활성화시킨다.
예를 들면, 도 2의 전압 제어 발진기 블록94')의 제 1의 예를 도시하는 도 4의 A에서, 전압 제어 발진기 블록(4')은 고정 인덕터(L), 제어 전압(Vc)에 의해 제어되는 가변 커패시터(Cv), 고정 커패시터(C0, C1, C2, …, Cm-1), 및 고정 저항기(-G)로 구성된다. 전압 제어 발진기(41'-0)는 고정 인덕터(L), 가변 커패시터(Cv), 고정 커패시터(C0) 및 저항기(-G)로 형성된다. 전압 제어 발진기(41'-1)는 고정 인덕터(L), 가변 커패시터(Cv), 고정 커패시터(C1) 및 저항기(-G)로 형성된다. 전압 제어 발진기(41'-2)는 고정 인덕터(L), 가변 커패시터(Cv), 고정 커패시터(C2) 및 저항기(-G)로 형성된다. 유사하게, 전압 제어 발진기(41'-(m-1))는 고정 인덕터(L), 가변 커패시터(Cv), 고정 커패시터(Cm-1) 및 저항기(-G)로 형성된다.
한편, 도 2의 전압 제어 발진기 블록(4')의 제 2의 예를 도시하는 도 4의 B에서, 전압 제어 발진기 블록(4')은 제어 전압(Vc)에 의해 제어되는 발진기 유닛(OSC0, OSC1, OSC2, …, OSCm-1), 및 상기 발진기 유닛(OSC0, OSC1, OSC2, …, OSCm)에 각각 연결된 기준 전류원(Iref0, Iref1, Iref2, …, Irefm-1)으로 구성된다. 즉, 기준 전류원(Iref0, Iref1, Iref2, …, Irefm-1)은 스위치(42'-0, 42'-1, 42'-2, …, 42'-(m-1))에 의해 각각 온오프된다.
1/N 분주기(5')는 프리스케일러, 즉, 1/L 분주기(51')와 1/M 분주기(52')로 구성되는데, 여기서 L은 고정된 양의 정수이고 M은 프로그램 가능한 단자(P)로부터 제공되는 가변적인 양의 정수이다. 이 경우, N=L·M이다.
제어 회로(7')는 중앙 처리 유닛(CPU), 프로그램과 상수를 저장하기 위한 판독 전용 메모리(ROM), 임시적인 데이터를 저장하기 위한 랜덤 액세스 메모리(RAM) 등으로 구성될 수 있다.
디코더(8')는 제어 회로(7')로부터 선택 데이터(SELD)를 수신하여 스위치(42'-0, 42'-1, 42'-2, …, 42'-(m-1)) 중 하나를 선택하기 위한 선택 신호(SEL(0), SEL(1), SEL(2), …, 또는 SEL(m-1))를 생성한다.
바이어스 전압원(2)은 도 3에 도시된 바와 같이 제어 전압(Vc)의 중심값과 같은 소정의 값인 바이어스 전압(VB)을 생성한다. 바이어스 전압(VB)이 스위치(11A)를 통해 루프 필터(3)에 인가되면, 제어 전압(Vc)은 바이어스 전압(VB)과 동일하다.
위상 동기 상태에서, 제어 회로(7')는 인에이블 신호(EN)를 생성하지 않기 때문에(즉, EN="0"), 스위치(11A, 11B, 및 11C)는 그들의 아래쪽을 향해 활성화된다. 결과적으로, 위상 동기 루프는 위상/주파수 비교기(1)와, 차지 펌프 회로(2)와, 루프 필터(3)와, 전압 제어 발진기 블록(4') 및 1/N 분주기(5')로 형성된다.
한편, 위상 언락 상태 또는 최적의 값(Sopt)이 설정된 초기 상태에 있어서는, 인에이블 신호(EN)가 인에이블 신호 생성 회로(도시되지 않음)로부터 주파수 전환 신호(UPSEL)를 생성하는 제어 회로(7')로 제공되기 때문에(즉, UPSEL="1"), 스위치(11A, 11B, 및 11C)는 그들의 위쪽에서 활성화된다. 결과적으로, 주파수가 fr인 입력 신호(IN)가 제어 회로(7')의 인터럽트 단자(INT1)로 제공되고, 주파수가 fvco/L인 프리스케일러(51')의 출력 신호가 제어 회로(7')의 인터럽트 단자(INT2)에제공된다. 따라서, 발진 주파수의 전환 동작은 도 5 내지 도 7에 도시된 순서도를 사용하여 제어 회로(7')에 의해 수행된다.
도 5의 인터럽트 루틴은 입력 신호(IN)의 각 펄스가 제어 회로(7')의 인터럽트 단자(INT1)에 제공될 때마다 수행된다.
먼저, 단계 501에서, 카운터 값(R)이 +1만큼 카운트업된다. 여기서, 주파수 전환 신호(UPSEL)가 도 8의 A에 도시된 바와 같이 변경되면, 인터럽트 단자(INT1)에서의 입력 신호(fr)는 도 8의 B에 도시된 바와 같이 되고, 카운터 값(R)은 도 8의 C에 도시된 바와 같이 변경된다.
다음에, 단계 502에서, 카운터 값(R)이 소정의 값(R0)보다 큰지 작은지가 판정된다. 결과적으로, R>R0일 때만, 제어는 발진 주파수 전환 단계 503으로 진행한다. 그렇지 않으면, 제어는 단계 504로 바로 진행한다. 발진 주파수 전환 단계 503은 도 7을 참조로 차후에 상세히 설명될 것이다.
도 6의 인터럽트 루틴은 프리스케일러(51')의 출력 신호의 각 펄스가 제어 회로(7')의 인터럽트 단자(INT2)에 제공될 때마다 수행된다.
먼저, 단계 601에서, 카운터 값(S)은 +1만큼 카운트업된다. 여기서, 주파수 전환 신호(UPSEL)가 도 8의 B에 도시된 바와 같이 변경되면, 프리스케일러(51')의 출력 신호(fvco/L)는 도 8의 D에 도시된 바와 같이 되고, 카운터 값(S)은 도 8의 E에 도시된 바와 같이 변경된다.
그 다음, 도 6의 루틴은 단계 602에 의해 완료된다.
다음으로, 도 5의 발진 주파수 전환 단계 503을 도 7을 참조로 설명한다.
먼저, 단계 701에서, 카운터 값(S)은 최종 카운터 값(Sf)으로서 정의된다.
다음에, 단계 702에서, 최종 카운터 값(Sf)이 Sopt-Δ와 Sopt+Δ로 정의되는 최적의 범위 내에 있는지의 여부가 판정되는데, 여기서 Sopt는 최종 카운터 값(Sf)의 최적값이고 Δ는 특정한 양의 값이다. 결과적으로, Sf< Sopt-Δ이면, 제어는 단계 703으로 진행하지만, Sf> Sopt+Δ이면, 제어는 단계 706으로 진행한다. 또한, Sopt-Δ ≤ Sf≤ Sf< Sopt+Δ이면, 제어는 단계 712로 진행한다.
단계 703에서, 선택 데이터(SELD)는 +1만큼 증가, 즉 SELD <- SELD+1이 되고, 따라서, 현재 선택 신호(SEL(i))는 선택 신호(SEL(i+1))로 변경된다. 이 경우, 선택 데이터(SELD)는 단계 704 및 단계 705를 사용하여 그 최대값(m-1)에 의해 보호된다.
단계 706에서, 선택 데이터(SELD)는 1만큼 감소되고(즉, SELD <- SELD-1), 따라서, 현재 선택 신호(SEL(i))는 선택 신호(SEL(i-1))로 변경된다. 이 경우, 선택 데이터(SELD)는 단계 707과 단계 708을 이용하여 그 최소값(0)에 의해 보호된다.
단계 709와 단계 710에서, 카운터 값(R 및 S)은 클리어되어 다음 처리를 준비한다.
다음에, 도 7의 루틴은 단계 711에 의해 도 5의 단계 504로 복귀한다.
한편, 단계 712에서, 제어 회로(7')는 주파수 전환 신호(UPSEL)을 리셋한다(즉, UPSEL = "0").
그 다음, 도 7의 루틴은 단계 713에 의해 완료된다.
이렇게, 도 5 내지 도 7에 도시된 동작은 주파수 전환 신호(UPSEL)가 0이 될 때까지, 즉, 위상 동기 상태가 확립될 때까지 반복된다.
도 7의 단계 703과 단계 706에서, 선택 데이터(SELD)는 1만큼 변경되지만, 선택 데이터(SELD)는 2, 3, …과 같은 다른 값만큼 변경될 수도 있다.
도 7의 발진 주파수 전환 루틴의 수정예가 도 9에 도시되어 있다. 도 9에서, i의 값은 초기화 루틴(도시되지 않음)에 의해 0으로 초기화된다.
먼저, 단계 901에서, 카운터 값(S)은 최종 카운터 값(Sf)으로 정의된다.
다음에, 단계 902에서, 절대값 Δi가
Δi <- ｜Sf- Sopt｜에 의해 계산되는데, 여기서, Sopt는 최종 카운터 값(Sf)의 최적값이다.
다음에, 단계 903에서, i의 값은 +1만큼 증가된다, 즉,
i <- i+1
다음에, 단계 904에서, i의 값이 그 최대값을 넘는지가 판정된다. 즉, i > m-1을 만족하는지의 여부가 판정된다. 결과적으로, i ≤ m-1이면, 제어는 단계 905로 진행하지만, i > m-1이면, 제어는 단계 909로 진행한다.
단계 905에서, 선택 데이터(SELD)는 i로 되고, 단계 906 및 단계 907에서,카운터 값(R 및 S)은 클리어되어, 다음 처리를 준비한다.
다음에, 도 9의 루틴은 단계 908에 의해 도 5의 단계 504로 복귀한다.
한편, 단계 909에서, 최소값(MIN)이 절대값(Δ0, Δ1, Δ2, …, Δ(m-1))으로부터 선택되고, 단계 910에서, 선택 데이터(SELD)는 MIN이 된다. 결과적으로, 디코더(8')는 선택 신호(SEL(MIN))를 생성하고, 그 결과 스위치(42'-MIN)는 온되고 나머지 스위치는 오프된다.
다음에, 단계 911 내지 단계 913에서, 카운터 값(R 및 S)과 i의 값은 클리어되어, 다음 처리가 준비된다.
그 다음, 도 9의 루틴은 단계 914에 의해 완료된다.
이렇게, 도 5, 도 6 및 도 9에 도시된 동작도 주파수 전환 신호(UPSEL)가 "0"이 될 때까지 반복된다.
상기 상술된 실시예에서, 도 3에 도시된 바와 같이, 전압 제어 발진기(41'-0, 41'-1, 41'-2, …, 41'-(m-1)) 각각의 캐리어 전력 대 노이즈 전력(C/N) 특성이 변조 감도(Kv)에 의존하기 때문에, 최적의 변조 감도는 전압 제어 발진기 중 최적의 것을 선택함으로써 결정될 수 있다. 이렇게, 전압 제어 발진기 블록(4')의 락 범위는 C/N 특성을 손상시키지 않으면서 크게 될 수 있다.
상기 설명된 바와 같이, 본 발명에 따르면, 종래 기술의 업/다운 카운터가 불필요하기 때문에, 위상/주파수 비교기의 정밀도가 향상되더라도, 위상 언락 상태에서 위상 동기 상태로의 전환은 지연되지 않게 되어 락업 시간을 감소시킨다. 또한, 단지 하나의 전압 제어 발진기만이 활성화되기 때문에, 소비 전력이 감소할 수 있다.

Claims (10)

  1. 입력 신호(IN)를 수신하기 위한 위상/주파수 비교기(1)와;
    상기 위상/주파수 비교기에 연결된 차지 펌프 회로(2)와;
    바이어스 전압(VB)을 생성하기 위한 바이어스 전압원(12)과;
    상기 차지 펌프 회로와 상기 바이어스 전압 중 하나에 선택적으로 연결되며, 제어 전압(Vc)을 생성하기 위한 루프 필터(3)와;
    상기 루프 필터에 연결되며 상기 제어 전압에 의해 제어되는 다수의 전압 제어 발진기(41'-0, 41'-1, 41'-2, …, 41'-(m-1))를 포함하는 전압 제어 발진기 블록(4')과;
    상기 전압 제어 발진기 블록에 연결된 제 1의 분주기(51')와;
    상기 제 1의 분주기에 연결된 제 2의 분주기(52')와;
    상기 제 1의 분주기와 상기 전압 제어 발진기 블록에 연결되며, 상기 전압 제어 발진기 중 하나만을 선택하여 활성화시키기 위한 선택 회로(7', 8')를 포함하며,
    상기 차지 펌프 회로는 상기 위상/주파수 비교기의 출력 신호에 따라 상기 루프 필터를 충전 및 방전시키고, 상기 바이어스 전압원은 상기 루프 필터에 상기 바이어스 전압을 인가하며,
    상기 위상/주파수 비교기는 상기 입력 신호의 위상을 상기 제 2의 분주기의출력 신호의 위상과 비교하며,
    상기 선택 회로는 상기 루프 필터에 상기 바이어스 전압을 인가하는 동안 상기 입력 신호의 출력 펄스의 소정 수(R0) 내에서 상기 제 1의 분주기의 출력 펄스의 수(Sf)를 카운트하고, 상기 제 1의 분주기의 출력 펄스의 수가 최적의 값(Sopt)에 가깝게 되도록 상기 전압 제어 발진기 중 하나가 선택되는 것을 특징으로 하는 위상 동기 루프형 주파수 합성기.
  2. 제 1항에 있어서,
    상기 전압 제어 발진기 블록은:
    고정 인덕터(L)와;
    상기 고정 인덕터에 병렬로 연결되며 상기 제어 전압에 의해 제어되는 가변 커패시터(Cv)와;
    상기 고정 인덕터에 병렬로 연결되며 상기 선택 회로에 의해 선택되는 다수의 고정 커패시터(C0, C1, C2, …, Cm-1)와;
    상기 고정 인덕터에 병렬로 연결된 고정 저항기(-G)를 포함하고,
    상기 전압 제어 발진기 각각은 상기 고정 인덕터, 상기 가변 커패시터, 상기 고정 커패시터 중 하나 및 상기 고정 저항기를 포함하는 것을 특징으로 하는 위상 동기 루프형 주파수 합성기.
  3. 제 1항에 있어서,
    상기 전압 제어 발진기 블록은:
    상기 제어 전압에 의해 제어되는 다수의 전압 제어 발진기 유닛(OSC0, OSC1, OSC2, …, OSCm-1)과;
    상기 전압 제어 발진기 유닛 중 하나에 각각 연결되는 다수의 기준 전류원(Iref0, Iref1, Iref2, …, Irefm-1)을 포함하고,
    상기 전압 제어 발진기 각각은 상기 전압 제어 발진기 유닛 중 하나와 그것에 대응하는 기준 전류원을 포함하고,
    상기 기준 전류원의 하나만이 상기 선택 회로에 의해 온되는 것을 특징으로 하는 위상 동기 루프형 주파수 합성기.
  4. 제 1항에 있어서,
    상기 차지 펌프 회로, 상기 바이어스 전류원, 상기 루프 필터 및 상기 제어 회로에 연결된 제 1의 스위치(11A)와;
    상기 선택 회로에 연결된 제 2의 스위치(11B); 및
    상기 제 1의 분주기와 상기 선택 회로 사이에 연결된 제 3의 스위치(11C)를 더 포함하고,
    상기 바이어스 전류원이 상기 루프 필터에 연결되도록 상기 제어 회로가 상기 제 1의 스위치를 동작시키면, 상기 선택 회로는 상기 제 2 및 제 3의 스위치를온시키는 것을 특징으로 하는 위상 동기 루프형 주파수 합성기.
  5. 제 1항에 있어서,
    상기 제 1의 분주기의 분주율(L)은 고정되고 상기 제 2의 분주기의 분주율(M)은 프로그램 가능한 것을 특징으로 하는 위상 동기 루프형 주파수 합성기.
  6. 제 1항에 있어서,
    상기 선택 회로는:
    상기 루프 필터에 상기 바이어스 전압을 인가하는 동안 상기 전압 제어 발진기 중 하나를 선택하는 동작과;
    상기 제 1의 분주기의 출력 펄스의 수가, 상기 전압 제어 발진기 중 하나가 선택되는 상기 최적의 값을 포함하는 소정의 범위(Sopt-Δ, Sopt+Δ) 내에 있는지의 여부를 판정하는 동작과;
    상기 제 1의 분주기의 출력 펄스의 수가 상기 소정의 범위로부터 벗어나는 경우, 상기 루프 필터에 상기 바이어스 전압을 인가하는 동안 상기 전압 제어 발진기 중 다른 하나를 선택하는 동작; 및
    상기 제 1의 분주기의 출력 펄스의 수가 상기 소정의 범위 내에 있는 경우 상기 차지 펌프 회로를 상기 루프 필터에 연결하는 동안 상기 전압 제어 발진기 중하나의 선택을 고정하는 동작을 수행하는 것을 특징으로 하는 위상 동기 루프형 주파수 합성기.
  7. 제 1항에 있어서,
    상기 선택 회로는:
    상기 루프 필터에 상기 바이어스 전압을 인가하는 동안 상기 전압 제어 발진기 중 하나를 선택하는 동작과;
    상기 제 1의 분주기의 출력 펄스의 수와 상기 최적의 값 사이의 차이의 절대 값(Δ0, Δ1, Δ2, …, Δ(m-1))을 계산하는 동작과;
    상기 절대값에 대한 최소값을 얻기 위해 상기 전압 제어 발진기의 모두에 대해 상기 선택 및 상기 계산 동작을 반복하는 동작과;
    상기 절대값의 최소값(MIN)을 선택하는 동작; 및
    상기 차지 펌프 회로를 상기 루프 필터에 연결하는 동안 상기 전압 제어 발진기 중 상기 최소값에 대응하는 전압 제어 발진기의 선택을 고정하는 동작을 수행하는 것을 특징으로 하는 위상 동기 루프형 주파수 합성기.
  8. 입력 신호(IN)를 수신하기 위한 위상/주파수 비교기(1)와;
    상기 위상/주파수 비교기에 연결된 차지 펌프 회로(2)와;
    바이어스 전압(VB)을 생성하기 위한 바이어스 전압원(12)과;
    상기 차지 펌프 회로와 상기 바이어스 전압 중 하나에 선택적으로 연결되며, 제어 전압(Vc)을 생성하기 위한 루프 필터(3)와;
    상기 루프 필터에 연결되며 상기 제어 전압에 의해 제어되는 다수의 전압 제어 발진기(41'-0, 41'-1, 41'-2, …, 41'-(m-1))를 포함하는 전압 제어 발진기 블록(4')과;
    상기 전압 제어 발진기 블록에 연결된 제 1의 분주기(51')와;
    상기 제 1의 분주기에 연결된 제 2의 분주기(52')를 포함하고,
    상기 위상/주파수 비교기가 상기 입력 신호의 위상을 상기 제 2의 분주기의 출력 신호의 위상과 비교하는 위상 동기 루프형 주파수 합성기에서 발진 주파수를 선택하기 위한 방법에 있어서,
    상기 바이어스 전압을 상기 루프 필터에 인가하는 동안 상기 입력 신호의 출력 펄스의 소정 수(R0) 내에서 상기 제 1의 분주기의 출력 펄스의 수(Sf)를 카운트하는 단계; 및
    상기 제 1의 분주기의 출력 펄스의 수가 최적의 값(Sopt)에 가깝게 되도록 상기 전압 제어 발진기 중 하나를 선택하는 단계를 포함하는 것을 특징으로 하는 발진 주파수 선택 방법.
  9. 제 8항에 있어서,
    상기 선택 단계는:
    상기 바이어스 전압을 상기 루프 필터에 인가하는 동안 상기 전압 제어 발진기 중 하나를 선택하는 선택하는 단계와;
    상기 제 1의 분주기의 출력 펄스의 수가, 상기 전압 제어 발진기 중 하나가 선택되는 상기 최적의 값을 포함하는 소정의 범위(Sopt-Δ, Sopt+Δ) 내에 있는지의 여부를 판정하는 단계와;
    상기 제 1의 분주기의 출력 펄스의 수가 상기 소정의 범위로부터 벗어나는 경우, 상기 루프 필터에 상기 바이어스 전압을 인가하는 동안 상기 전압 제어 발진기 중 다른 하나를 선택하는 동작; 및
    상기 제 1의 분주기의 출력 펄스의 수가 상기 소정의 범위 내에 있는 경우 상기 차지 펌프 회로를 상기 루프 필터에 연결하는 동안 상기 전압 제어 발진기 중 하나의 선택을 고정하는 단계를 포함하는 것을 특징으로 하는 발진 주파수 선택 방법.
  10. 제 8항에 있어서,
    상기 선택 단계는:
    상기 루프 필터에 상기 바이어스 전압을 인가하는 동안 상기 전압 제어 발진기 중 하나를 선택하는 단계와;
    상기 제 1의 분주기의 출력 펄스의 수와 상기 최적의 값 사이의 차이의 절대 값(Δ0, Δ1, Δ2, …, Δ(m-1))을 계산하는 단계와;
    상기 절대값에 대한 최소값을 얻기 위해 상기 전압 제어 발진기의 모두에 대해 상기 선택 및 상기 계산 단계를 반복하는 단계와;
    상기 절대값의 최소값(MIN)을 선택하는 단계; 및
    상기 차지 펌프 회로를 상기 루프 필터에 연결하는 동안 상기 전압 제어 발진기 중 상기 최소값에 대응하는 전압 제어 발진기의 선택을 고정하는 단계를 포함하는 것을 특징으로 하는 발진 주파수 선택 방법.
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