JPS58215B2 - タイミング抽出用ｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】 この発明は、ＲＺデータ信号から最適識別タイミングを
再生するようにしたタイミング抽出用ＰＬＬ（Ｐｈａｓ
ｅＬｏｃｋｅｄＬｏｏｐ）回路に関する。

ＰＬＬ回路は第１図に示すように、位相比較器ＯＭＰ、
ローパスフィルタＬＰＦ、電圧制御発振器ＶＣＯよりな
る位相フィードバックループである。

位相比較器ＯＭＰは入力クロック１と電圧制御発振器Ｖ
ＣＣの出力クロック２の位相差を検出して、電圧に変換
するものである。

位相比較器ＣＭＰの出力３は位相差の周波数成分以外に
入力信号以上の周波数成分も含んでいる。

また、ローパスフィルタＬＰＦは位相比較器ＯＭＰの出
力３を積分して平滑化して、位相差に比例した連続的な
電圧成分だけを取り出し、また、その定数によって、位
相差成分も抑圧する。

電圧制御発振器ＶＣＯはローパスフィルタＬＰＦの出力
電圧４によって発振周波数が制御される発振器であり、
微小範囲では、制御電圧に比例して発振周波数が変化す
る。

ところで、ＰＯＭ伝送において、受信される信号は伝送
路の歪み、変動、雑音および符号量干渉などの種々の原
因によって、位相変動（ジッタ）をもっている。

識別タイミングクロックは入力のゆるやかな周波数変動
には追従し、これらの位相変動（ジッタ）のみを抑圧し
たものであることが望まれる。

そして、タイミング抽出に用いるＰＬＬ回路の役割はこ
れらの条件を満たす識別タイミングクロックを再生する
ことである。

現在、位相比較器ＯＭＰ、ローパスフィルタＬＰＦ、電
圧制御発振器ＶＣＯなどを含むＰＬＬ回路用のＩＣが市
販されているが、ＰＯＭ伝送に用いられるノン・リター
ン・ツウ・ゼロ（以下、ＮＲＺ）信号、リターン・ツウ
・ゼロ（以下ＲＺ）信号のような不規則に断続する入力
信号に対しても、位相比較器が十分に機能するものは実
用化されていない。

従来のタイミング抽出に用いられたＰＬＬ回路の例を第
２図に示す。

第２図のブロック図はＲＺ入力５に対するＰＬＬ回路で
ある。

タンク回路などのクロック連続化回路０８０によって入
力に同期した再生クロック１′がＰＬＬ回路ＰＬＬに供
給されてジッタのないクロックが再生される。

これらの回路は、クロックを連続にする回路を含んでお
り、そのために、タンク回路などのアナログ調整回路を
含むことになる。

したがって、このような従来技術においてはタンク回路
の同調周波数の調整などが必要となり、さらに、最適識
別時間を設定するためのプレイ−ラインなども不可欠と
なり、この最適識別時間の調整はビットレートが低くな
ると、極めて困難なものになる。

また、経年変化、温度変化による素子値の変動によって
定常位相変化を含む。

このために、最適な識別タイミングを得るためには素子
に対する要求も厳しくなる。

一方、ＲＺデータ信号からタイミング再生を行なうよう
に、ＲＺデータ信号と電圧制御発振器のクロックをエク
スクル−シブゲートに入れて、その出力を位相比較器の
出力として、その平均値が１ ／ ２になるようにＰＬ
Ｌ回路を構成することもすでに提案されるに及んでいる
が、この場合、電圧制御発振器のクロックのデユーティ
比が５０係からずれていると、位相比較器出力にドリフ
トを生じる。

このために、ＲＺデータ信号のマーク率の変化が定常位
相差の変動となり、識別時間が変動して好ましくない。

また、マーク率が小さい場合に、位相情報がドリフトに
うもれて、ＰＬＬ回路が引き込みを行なわない状態が発
生する。

また、その他の理由により定常位相変動することも望ま
しくない。

この発明は、上記の点にかんがみなされたもので、位相
比較器出力のドリフトによる識別時間の変動の防止およ
びマーク率の小さい場合においてもＰＬＬ回路の引き込
みを行なうことのできる定常位相変動の小さな再生クロ
ックを再生するタイミング抽出用ＰＬＬ回路を提供する
ことを目的とする。

以下、この発明のタイミング抽出用ＰＬＬ回路の実施例
について図面に基づき説明する。

第３図はその一実施例を示すブロック図である。

この第３図において、ｔｌは入力端子である。

この入力端子ｔ１にはＲ，Ｚデータ信号が導入されるよ
うになっており、このＲＺデータ信号がエクスクル−シ
ブゲートＥＸの第１入力端に導入されるようになってい
る。

このエクスクル−シブゲートＥＸの出力端は抵抗Ｒ１と
コンデンサＣ１との積分回路および抵抗Ｒ２を通して差
動入力増幅器Ａの反転入力端に接続されている。

この差動入力増幅器Ａの反転入力端と出力端間には抵抗
馬とコンデンサＣ２との直列回路が接続されている。

かくして、差動入力増幅器Ａは抵抗Ｒ３とコンデンサＣ
２とともに積分回路を構成している。

さらに、差動入力増幅器Ａは抵抗Ｒ１〜Ｒ３とコンデン
サＣ１，ｃ２とにより、ループフィルタ（ループ浦波器
）として低域通過のアクティブフィルタ（能動低域濾波
器）を形成している。

なお、抵抗Ｒ１〜Ｒ３，コンデンサＣ２はアクティブフ
ィルタの特院を決める定数である。

差動入力増幅器Ａの出力は電圧制御発振器ＶＣＯに供給
するようになっており、この電圧制御発振器ＶＣＯの出
力端よりクロックが発生され識別クロックを得るように
なっているとともに、このクロックは上記エクスクル−
シブゲートＥＸの第２入力端に導入するようになってい
るとともに、ドライブゲートＤＧおよび積分回路ＩＮＴ
を通して差動入力増幅器Ａの非反転入力端にも導入され
るように構成されている。

この積分回路ＩＮＴは図示のごとく、抵抗Ｒ４とコンデ
ンサＣ３とにより構成されている。

なお、ドライブゲートＤＧは積分回路ＩＮＴをドライブ
するためのものである。

また、ドライブゲートＤＧとエクスクル−シブゲートＥ
Ｘは、電源変動などに対する電圧変化特註が同じ回路を
用いることによって電圧ドリフトを補償する。

そのため、同−ＩＣ内のゲートを両者に用いる。

次に、以上のように構成されたこの発明のタイミング抽
出用Ｐ Ｉ Ｌ回路の動作について説明する。

まず、入力端子ｔ１に導入されたＲＺデータ信号１１は
エクスクル−シブゲートＥＸの第１入力端に加えられ、
電圧制御発振器ｖＣＯのクロック１２はこのエクスクル
ーシブゲニトＥＸの第２入力端に加えられる。

このエクスクル−シブゲートＥＸはＲＺデータ信号１１
と電圧制御発振器ｖＣＯのクロック１２との排他的論理
和をとる。

すなわち、エクスクル−シブゲートＥＸは位相比較器と
して動作する。

これによりＲ，Ｚデータ信号１１がない場合に、電圧制
御発振器ＶＯＯのクロック１２がエクスクル−シブゲー
トＥＸの出力端に現われることになる。

ここで、ユクスクルーシブゲートＥＸからなる位相比較
器について説明する。

一般にＲＺデータ信号１１は第４図Ａに示すように“１
”と“０”がランダムに存在する。

このＲＺデータ信号１１と電圧制御発振器ＶＣＯで発生
した第４図Ｂで示すクロック１２がエクスクル−シブゲ
ートＥＸに入力される。

エクスクル−シブゲートＥＸは、２入力が同一の時に出
力が“０”、２入力が異なる時に出力が“１”となるの
で、図より明らかなようにＲＺデータ信号１１が“１”
の場合には、ＲＺデータ信号１１が進むと、第４図Ｃの
出力（エクスクル−シブゲートＥＸ出力）の平均値は上
昇し、遅れると第４図Ｃの出力の平均値は下がり通常の
位相比較器として動作する。

一方、ＲＺデータ信号１１が“０“の場合には、第４図
Ｂのクロック１２がエクスクル−シブゲートＥＸの出力
にそのまま現われる形となり、かつこのクロックパルス
が５０係デユーテイであればエクスクル−シブゲートＥ
Ｘ出力の平均値は変化しない。

したがってエクスクル−シブゲートＥＸを用いた位相比
較器では、ＲＺデータ信号１１が“０”の場合は位相比
較を行わず、“１“の場合にのみ位相比較が行われる。

そのため、ＲＺデータ信号１１が”０”になると、位相
比較器の感度が下がるだけで、ＰＬＬ回路は正常に動作
する。

エクスクル−シブゲートＥＸの出力（位相比較器として
の出力となる）は抵抗Ｒ１とコンデンサＣ１とによる積
分回路および抵抗馬を通して差動入力増幅器Ａの反転入
力端に加えられる。

また、これと同時に、電圧制御発振器ＶＣＯのクロック
１２はドライブゲートＤＧでドライブされ、さらに積分
回路ＩＮＴで積分された後、差動入力増幅器Ａの非反転
入力端に加えられる。

これにより、差動入力増幅器Ａはこの非反転入力端に加
えられた積分回路ＩＮＴの出力を基準にして（アクティ
ブフィルタのリファレンス側となる）、エクスクル−シ
ブゲートＥＸの出力の積分結果、つまり、抵抗Ｒ１とコ
ンデンサＣ１とによる積分回路の出力との偏差をとり、
その偏差をさらに差動入力増幅器Ａと抵抗馬、コンデン
サＣ２とによる積分回路で積分し、その出力を電圧制御
発振器ＶＣＯに加え、この電圧制御発振器ＶＣＯのクロ
ック１２を制御する。

、この電圧制御発振器ＶＣＯのクロック１２が上
記と同様にして、再度エクスクル−シブゲートＥＸの第
２入力端、ドライブゲートＤＧ、積分回路ＩＮＴを通し
て差動入力増幅器Ａの非反転入力端に加えられる。

このようにして、電圧制御発振器ＶＣＯのクロック１２
のデユーティ比が５０係からずれ、それにともなって、
位相比較器の出力のドリフトが生じても補償することが
できるものであり、補償された識別クロック１３が取り
出せるものである。

以上のように、この発明のタイミング抽出用ＰＬＬ回路
は、ＲＺデータ信号と電圧制御発振器のクロックとを入
力して位相比較を行うエクスクル−シブゲートからなる
第１の手段と、この位相比較の出力を入力とする差動入
力増幅器の逆入力側に、前記エクスクル−シブゲートと
同一特性のドライブゲートを介して、さらに積分回路を
通しへ電圧制御発振器からのクロックを与える第２の手
段と、前記差動入力増幅器を含んで能動低域濾波器を構
成し、直流ループ利得の大きなループ濾波器とする、抵
抗およびコンデンサからなる第３の手段とを有すること
を特徴とする。

そして、クロック積分回路を駆動するドライブゲートを
設けて、これを、エクスクル−シブゲートすなわち位相
比較器と電気的特注を同一にすることによって、電源変
動による位相比較器としてのドリフト、電圧制御発振器
のクロックのデユーティが５０係からずれることによっ
て発生する位相比較器としてのドリフトなどを全て除け
る効果を有する。

また、抵抗とコンデンサならびに差動入力増幅器により
能動低域濾波器を構成し、直流ループ利得の大きなルー
プ濾波器とすることにより、ＰＬＬ回路の入出力位相伝
達持回の高域減衰持回を自由に設定できることに加えて
、どのような高域減衰特避を持たせた場合でもＰＬＬ回
路のループ内に差動入力増幅器の直流利得が入るため、
直流ループ利得を非常に大きくすることができる。

さらに、前述の位相比較器のドリフトが小さいことと、
同じく前述の直流ループ利得が大きいことにより、ＰＬ
Ｌ回路に入ってくるＲＺデータ信号と再１される識別ク
ロック両方の定常位相変動を非常に小さくすることが可
能となり、識別クロック再生回路として望ましいものと
なる。

【図面の簡単な説明】

第１図はＰＬＬ回路の基本的構成を説明するための図、
第２図はＲＺ大入力対するＰＬＬ回路を説明するための
ブロック図、第３図はこの発明のタイミング抽出用ＰＬ
Ｌ回路の一実施例を示すブロック図、第４図はエクスク
ル−シブゲートからなる位相比較器を説明するための波
形図である。 Ａ・・・差動入力増幅器、Ｃ１〜Ｃ３・・・コンデンサ
、ＤＧ・・・ドライブゲート、ＥＸ・・・エクスクル−
シブゲート、ＶＣＯ・・・電圧制御発振器、ＩＮＴ・・
・積分回路。

Claims (1)

【特許請求の範囲】
1. ＩＲＺデータ信号からタイミングクロックを再生するた
   めのＰＬＬ回路において、ＲＺデータ信号と電圧制御発
   振器のクロックとを入力して位相比較を行うエクスクル
   −シブゲートからなる第１の手段と、この位相比較の出
   力を入力とする差動入力増幅器の逆入力側に、前記エク
   スクル−シブゲートと同一特許のドライブゲートを介し
   て、さらに積分回路を通して、電圧制御発振器からのク
   ロックを与える第２の手段と、前記差動入力増幅器を含
   んで能動低域濾波器を構成し、直流ループ利得の大きな
   ループ瀘波器とする、抵抗およびコンデンサからなる第
   ３の手段とを有するタイミング抽出用ＰＬＬ回路。