KR20090079110A - 디엘엘 기반의 분수체배 주파수 합성 장치 및 방법 - Google Patents

디엘엘 기반의 분수체배 주파수 합성 장치 및 방법 Download PDF

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Abstract

본 발명은 정수 분주부를 통해 입력 신호의 주파수를 정수 분주하고, 디엘엘을 기반으로 하는 정수 체배부를 이용하여 분주된 출력 신호의 주파수를 정수 체배함으로써 스퍼 잡음을 발생시키지 않는 디엘엘 기반의 분수체배 주파수 합성 장치에 관한 것이다.
본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치는 입력 신호의 주파수를 정수 분주하는 정수 분주부; 및 상기 정수 분주부의 출력 신호의 주파수를 정수 체배하여 출력하는 정수 체배부를 포함하는 것을 특징으로 한다.

Description

디엘엘 기반의 분수체배 주파수 합성 장치 및 방법{DLL-BASED FRACTIONAL-N FREQUENCY SYNTHESIZER}
본 발명은 디엘엘 기반의 분수체배 주파수 합성 장치에 관한 것으로, 특히 정수 분주부를 통해 입력 신호의 주파수를 정수 분주하고, 디엘엘을 기반으로 하는 정수 체배부를 이용하여 분주된 출력 신호의 주파수를 정수 체배함으로써 스퍼 잡음을 발생시키지 않는 디엘엘 기반의 분수체배 주파수 합성 장치에 관한 것이다.
일반적으로 피엘엘(PLL: phase locked loop)은 기준입력 신호와 전압 제어 발진기(VCO)의 발진 출력의 위상차를 검출하여 VCO의 주파수와 위상을 결정하는 회로로써 안정도가 높은 임의의 주파수 합성 장치에 사용된다.
피엘엘을 사용한 주파수 합성 장치에는 정수(integer-N) 방식과 분수(fractional-N) 방식이 있다.
정수 방식의 주파수 합성 장치는 입력 신호의 주파수가 정수 N배만큼 분주되어, 출력 신호의 주파수가 입력 신호의 주파수의 정수 1/N배로 출력되는 구조이다.
분수 방식의 주파수 합성 장치는 입력 신호의 주파수를 정수배 뿐만 아니라 분수배로도 분주할 수 있으며, 출력 신호의 주파수가 입력 신호의 주파수의 정수배 또는 분수배로 출력되는 구조이다.
따라서, 분수 방식의 주파수 합성 장치는 정수 방식의 주파수 합성 장치에 비해 더 높은 입력 주파수를 사용할 수 있다. 또한, 위상 비교기의 비교 시간이 짧아져서 정착 시간(setting time)이 짧아지고, 동일한 출력 신호의 주파수에 대해서 분주비가 낮아지므로 위상 잡음도 향상된다. 그러나, 분주비의 주기적인 변화로 인해 스퍼 잡음이 발생하며 주파수 합성 간격에 비례하여 정착 시간이 길어지는 단점이 발생한다.
통상적으로 주파수 합성 장치는 피엘엘을 주로 사용하며, 최근에 와서는 지터(jitter) 특성이 우수한 디엘엘(DLL: delay locked loop)의 사용을 시도하고 있다.
디엘엘 기반의 주파수 합성 장치는 다수의 가변 지연단 각각의 클럭 출력을 이용하여 다양한 종류의 위상을 합성하여 원하는 주파수를 발생한다.
도 1은 종래 기술에 따른 디엘엘 기반의 주파수 합성 장치로써, 합성 계수 N이 8인 경우의 예시도이며, 도 2는 도 1에 도시된 주파수 합성 장치에서 출력되는 출력 신호의 파형을 도시한 파형도이다.
도 1에 도시된 종래 기술에 따른 디엘엘 기반의 주파수 합성 장치의 동작은 다음과 같다.
위상 비교부(3)는 입력되는 기준 클럭 신호 CKref와 가변 지연부(1)에서 가변 지연된 출력 클럭신호의 위상을 비교한다.
전압 조정부(4)는 위상 비교부(3)의 비교 결과에 따라 아날로그 전압 Vc를 조정한다.
전압 조정부(4)에 의해 조정된 전압 Vc가 가변 지연부(1)에 공급되면, 가변 지연부(1)를 구성하는 복수 개의 단위 지연단(2)이 출력 클럭 신호를 지연시켜 출력한다.
위상 비교부(3)는 단위 지연단(2)에서 지연되어 출력된 클럭 신호와 기준 클럭 신호 CKref의 위상을 비교한다.
상기 과정을 반복하여 가변 지연부(1)의 출력 클럭 신호의 위상과 기준 클럭 신호 CKref의 위상이 동일할 때까지 전압 조정부(4)는 아날로그 전압 Vc의 값을 조정한다.
아날로그 전압 Vc의 값의 변동이 없으면, 상기 출력 클럭 신호의 위상과 CKref의 위상이 일치되어 라킹(locking) 상태가 된다.
위상 보간부(5)는 가변 지연부(1)를 구성하는 복수 개의 단위 지연단(2)의 클럭 신호를 수신하여 N배의 주파수를 합성한다. 즉, 도 2에 도시된 바와 같이, 단위 지연단(2)의 클럭 신호, CK1~ CK8의 출력 클럭 신호를 수신하여 듀티비(duty ratio)가 50%가 되도록 보간하여 합성주파수 NCKin을 구한다.
종래 기술에 따른 디엘엘 기반의 주파수 합성 장치는 합성계수 N의 값에 따라 단위 지연단(2)의 단수를 결정하므로, 합성계수 N이 증가하는 경우, 단위 지연 단(2)의 단수가 증가한다. 따라서, 큰 값의 합성계수 N을 구현하기 위해서는 단위 지연단(2)의 단수를 증가시켜야 하므로, 가변 지연부(1)의 크기가 증가하여 하드웨어 구현이 어렵다는 단점이 있다. 또한, 가변 지연부(1)의 하드웨어 구현에 많은 비용이 소요되며, 제조가 어렵다는 문제가 있다.
본 발명은 이러한 문제점을 해결하기 위한 것으로, 정수 분주부를 통해 입력 신호의 주파수를 정수 분주하고, 디엘엘을 기반으로 하는 정수 체배부를 이용하여 분주된 출력 신호의 주파수를 정수 체배함으로써 스퍼 잡음을 발생시키지 않는 디엘엘 기반의 분수체배 주파수 합성 장치를 제공하는 것을 그 목적으로 한다.
본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치는 입력 신호의 주파수를 정수 분주하는 정수 분주부; 및 상기 정수 분주부의 출력 신호의 주파수를 정수 체배하여 출력하는 정수 체배부를 포함하는 것을 특징으로 한다.
본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치의 상기 정수 분주부는 상기 입력 신호의 주파수를 M으로 정수 분주하며, 상기 정부 체배부는 상기 정수 분주부의 출력 신호의 주파수를 (I·M+K)으로 정수 체배하는 것이 바람직하다.
이때, 상기 정수 체배부에서 출력된 출력 주파수는 입력 신호의 주파수×(I+K/M)이다.
본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치의 상기 정수 체배부는 고리형 가변 지연기를 포함하는 인티저-N 주파수 합성 장치를 포함하는 것이 바람직하다.
이때, 상기 정수 체배부는 복수 개의 단위 지연단이 고리 형태로 연결되며, 인가되는 전압에 따라 상기 정수 체배부에 입력되는 입력 신호의 주파수를 지연시키는 고리형 가변 지연부; 상기 정수 분주부의 출력 신호의 주파수와 상기 고리형 가변 지연부의 출력 신호의 주파수의 위상을 비교하는 위상 비교부; 상기 위상 비교부의 출력 신호에 따라 전압을 조정하여 상기 고리형 가변 지연부로 인가하는 전압 조정부; 및 제어 신호를 생성하여 상기 복수 개의 단위 지연단에 상기 제어 신호를 인가하고, 상기 제어 신호에 따라 상기 고리형 가변 지연부로부터 출력되는 출력 신호를 합성주파수 발생부를 통해 원하는 합성 계수로 합성하도록 제어하는 제어부를 포함한다.
상기 합성 계수는 (I·M+K)일 수 있으며, 상기 제어 신호는 상기 고리형 가변 지연부로 인가되며, 상기 제어 신호에 따라 입력 클럭 신호를 발생시키는 입력 클럭 발생부를 더 포함하는 것이 바람직하다.
상기 단위 지연단은, 상기 제어 신호에 따라 동작하고 입력 클럭 신호를 수신하는 입력 클럭단; 이전의 단위 지연단의 출력 클럭을 수신하는 출력 클럭 수신단; 상기 전압 조정부에 의해 조정되는 전압의 변화에 따라 지연의 크기를 변경하여 펄스를 출력하는 펄스 출력단; 및 상기 조정되는 전압의 변화에 따라 지연의 크기를 변경하여 출력 클럭을 상기 위상 비교부로 출력하는 출력 클럭단을 더 포함하는 것이 바람직하다.
이때, 상기 제어부는 상기 제어 신호에 따라 상기 복수 개의 단위 지연단 중 적어도 어느 하나를 선택하여 제어하며, 상기 합성 계수가 상기 고리형 가변 지연부에 구비되는 상기 단위 지연단의 수보다 많은 경우, 상기 제어 신호를 변경하여 원하는 펄스 출력을 생성하도록 제어한다.
본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 방법은 (a) 정수 분주부가 입력 신호의 주파수를 정수 분주하는 단계; 및 (b) 정수 체배부가 상기 정수 분주부의 출력신호의 주파수를 정수 체배하여 출력하는 단계를 포함한다.
본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 방법의 상기 (b) 단계는, (b-1) 제어부에서 생성된 제어 신호에 따라 고리형 가변 지연부에 입력 클럭 신호를 입력하는 단계; (b-2) 상기 입력 클럭 신호를 상기 고리형 가변 지연부를 구성하는 단위 지연단에 입력하는 단계; (b-3) 상기 단위 지연단에서 출력되는 출력 펄스 클럭을 카운트하는 단계; (b-4) 상기 단위 지연단의 수와 합성계수의 수에 이르는 경우 상기 단위 지연단을 출력 클럭 신호의 위상과 상기 정수 분주부를 통해 분주된 기준 입력 클럭 신호의 위상을 비교하는 단계; (b-5) 상기 위상이 일치하지 않는 경우 전압 조정부에서 공급되는 전압 Vc를 조정하는 단계; 및 (b-6) 상기 제어부는 상기 제어 신호를 변경하여 상기 (b-1) 단계로 피드백하여 원하는 주파수의 파형을 출력하는 단계를 포함하는 것이 바람직하다.
이때, 상기 (b-2) 단계는, 상기 입력 클럭 신호를 상기 단위 지연단에 순차적으로 입력하는 단계; 상기 고리형 가변 지연부를 구성하는 단위 지연단의 수보다 적은 시점에서 상기 입력 클럭 신호의 입력을 중지하는 단계; 및 상기 단위 지연단을 통과하는 입력 클럭 신호의 수를 합성계수에 이르도록 유지하는 단계를 포함한다.
본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치는 디엘엘을 기반으로 하므로 위상 누적 오차가 발생하지 않아 잡음 특성이 우수하다는 장점이 있다. 또한, 분수 방식의 주파수 합성 장치의 사용 없이 정수 분주부 및 디엘엘을 기반으로 하는 정수 체배부를 사용하므로 스퍼 잡음이 발생하지 않는다.
본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치는 고리형 가변 지연부를 사용하므로 레일형 가변 지연부보다 상대적으로 단위 지연단의 사용 갯수가 적어지므로 구현하기 쉬울 뿐더러, 임의 잡음에 따른 위상 잡음 및 스퍼 특성에 유리하다는 장점이 있다.
본 발명에 따른 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 3은 본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치를 주파수 영역에서 모델링한 경우의 개략도이다.
도 3을 참조하면, 본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치는 정수 분주부(300) 및 정수 체배부(400)를 포함한다.
정수 분주부(300)는 입력 신호의 주파수를 정수 분주한다.
정수 분주부(300)는 도 3에 도시된 바와 같이 입력 신호의 주파수 ωref를 M으로 정수 분주한다. 따라서, 정수 분주부(300)의 출력 신호의 주파수는 ωref/M 이다.
정부 체배부(400)는 정수 분주된 신호의 주파수를 정수 체배한다.
정부 체배부(400)는 정수 분주부(300)의 출력 신호의 주파수를 입력받아 (I·M+K)만큼 정수 체배하여 출력한다. 정부 체배부(400)의 출력 신호의 주파수 ωout은 수학식 1과 같다. (이때, I, M, K = 정수)
Figure 112008003790012-PAT00001
도 4는 본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치를 시간 지연 영역에서 모델링한 경우의 개략도이다.
도 4를 참조하면, 시간 지연 영역에서 모델링한 디엘엘 기반의 분수체배 주파수 합성 장치는 폐루프(closed loop)를 형성하며, RF 영역의 광 대역폭(wide bandwidth)에서 적용을 위해 적분 기능을 하는 캐패시터 부분을 이산시간 적분기인 (1-z-1)-1을 사용한다.
시간 지연 영역에서 모델링한 디엘엘 기반의 분수체배 주파수 합성장치에 입력되는 T는 정수 분주부의 출력 신호의 주기, 즉, M/ωref를 의미하며, 입력 신호는 차지 펌프인 Kcp 및 (1-z-1)-1 와 전압 제어 딜레이 라인인 KVCDL을 거쳐 출력 신호 (dout)으로 출력된다.
이때, 출력 신호(dout)은 입력 신호가 피드백될 때까지 발생하는 시간을 의미 하며, derr는 I값 또는 K값의 변화로 인해 발생하는 시간 지연 오차를 의미한다.
바람직하게는, 출력 신호(dout)은 입력 신호의 주기 T를 목표로 피드백되며, 라킹 상태가 되면 dout=T가 된다.
도 5는 본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치의 정수 체배부(400)의 구현예로써, 합성계수 N이 I·M+K인 경우를 도시한 도면이다.
본 발명에 따른 정수 체배부(400)는 위상 비교부(410), 전압 조정부(420), 고리형 가변 지연부(430) 및 제어부(440)를 포함한다.
위상 비교부(410)는 정수 분주부(300)를 통해 분주된 기준 입력 클럭 신호 CKref/M와 고리형 가변 지연부(430)에서 출력되는 출력 클럭 신호 CKcmp의 위상을 비교한다.
고리형 가변 지연부(430)에서 출력되는 출력 클럭 신호 CKcmp는 고리형 가변 지연부(430)를 구성하는 복수 개의 단위 지연단의 수와 합성 계수의 수가 일치하는 경우에 위상 비교부(410)로 인가된다.
전압 조정부(420)는 상기 분주된 기준 입력 클럭 신호 CKref/M와 출력 클럭 신호 CKcmp의 위상이 일치하지 않는 경우 Vc를 조정하여, 조정된 전압 Vc를 고리형 가변 지연부(430)에 인가한다.
고리형 가변 지연부(430)는 제어부(440)로부터 수신한 제어 신호 Si에 따라 입력 클럭 발생부(450)에서 생성된 입력 클럭 신호 CKin를 고리형 가변 지연 부(430)를 구성하는 단위 지연단(430a)(도 6 참조)에 인가한다.
이때, 제어부(440)에 의해 변경된 제어 신호 Si에 따라 단위 지연단(430a)의 출력 노드는 CKout과 연결되며, 변경된 제어 신호 Si는 고리형 가변 지연부(430)를 구성하는 전체 단위 지연단을 1회 통과한 것을 의미한다. 이때, 단위 지연단(430a)을 통과한 입력 클럭 신호 CKin의 수가 합성계수 N보다 작은 경우에는 새로운 하나의 단위 지연단을 시작으로 상기 단위 지연단을 통과하는 입력 클럭 신호의 수가 합성계수 N에 이르도록 반복하여 출력 클럭 신호를 구한다.
또한, 변경된 제어 신호 Si에 따라 새롭게 선택되어 있는 단위 지연단에 지연단 입력 클럭(CKin)이 다시 입력되며, 상기 과정은 반복된다.
출력된 CKout은 위상 비교부(410)의 입력단에 인가되어 분주된 기준 입력 클럭 신호CKref/M와 위상 비교가 수행된다. 상기 위상 비교의 결과에 의해 아날로그 전압 Vc이 조정되며, 조정된 전압 Vc는 고리형 가변 지연부(430)를 구성하는 복수개의 단위 지연단의 지연의 크기를 수정한다. 그에 따라, 출력펄스 Pi의 주기가 조정되므로 원하는 클럭 출력 파형과 출력 클럭을 구할 수 있다.
고리형 가변 지연부(430)를 구성하는 단위 지연단(430a)(도 6 참조)은 입력 클럭 신호 CKin를 인가받아 출력 클럭 펄스 Pi를 발생시킨다. 이때, 입력 클럭 발생부(450)는 총 단위 지연단(430a)의 수에 이르기 전에 상기 입력 클럭 신호 CKin의 생성을 중단한다. 발생된 출력 클럭 펄스 Pi는 합성 주파수 발생부(460)에서 합성되어 제어부(440)로 입력된다.
제어부(440)는 합성 계수 N을 입력받아 내부 레지스터에 저장하고, 단위 지연단(430a)(도 6 참조)을 제어하는 제어 신호 Si를 생성하여 고리형 가변 지연부(430)에 제공한다.
제어부(440)는 총 단위 지연단(430a)을 통과한 클럭의 수와 합성 계수 N의 수가 일치하면 단위 지연단(430a)의 출력 클럭 신호 CKcmp를 위상 비교부(410)에 제공한다. 또한, 제어부(440)는 합성 주파수 발생부(460)로부터 합성되어 입력받은 출력 클럭 펄스 Pi의 수를 카운트하고, 출력 클럭 펄스 Pi의 수가 합성계수 N의 값에 도달하기 직전에 N의 개수에 해당하는 단위 지연단(430a)을 통과하도록 제어 신호 Si 값을 변경한다. 변경된 제어 신호 Si는 고리형 가변 지연부(430)에 제공한다.
도 6은 본 발명에 따른 고리형 가변 지연부(430)로써, 단위 지연단(430a)을 8개 연결한 경우의 실시예이며, 도 7은 도 6의 단위 지연단(430a)의 외형을 나타낸 구성도이다.
도 6을 참조하면, 고리형 가변 지연부(430)는 시작 단과 마지막 단의 구분이 없는 고리 형태로 연결된 단위 지연단(430a)을 포함한다. 이때, 단위 지연단(430a)의 수는 변동이 가능하다.
본 발명에 따른 고리형 가변 지연부(430)는 전압 조정부(420)로부터 조정된 전압 Vc값을 도 6의 Vc 입력단(431)으로 인가한다. Vc 입력단(431)에 인가되는 조정된 전압 Vc는 단위 지연단(430a)의 지연을 연속적인 값으로 조절한다. 이때, 단 위 지연단(430a)은 Vc 입력단(431)에 인가된 조정된 전압 Vc의 값이 증가함에 따라 단위 지연단(430a)의 지연의 크기가 감소하는 형태로 설계할 수 있다.
고리형 가변 지연부(430)에는 입력 기준 클럭(CKref)(435)의 ‘하이’부분이 전체 단위 지연단 수의 전체 지연의 크기보다 크지 않도록 조절된 신호, 즉, 단위 지연단의 입력 클럭 신호(CKin)(434)가 복수 개의 단위 지연단 중에서 제어신호 Si(433)에 의해 선택된 단위 지연단의 입력단 b에 입력된다. 상기 제어신호 Si 신호에 의해 선택된 상기 단위 지연단의 출력 c가 출력 클럭단인 CKout에 연결된다.
상기 제어신호 Si에 의해 단 하나의 신호만이 ‘하이’를 유지하며, 상기 단위 지연단의 펄스 출력단(435a)(도 7 참조)으로 펄스 출력 Pi가 출력된다.
도 7을 참조하면, 본 발명에 따른 단위 지연단(430a)은 아날로그 조절 전압단(431a), 동작신호 입력단(432a), 입력 클럭단(433a), 출력클럭 수신단(434a), 펄스 출력단(435a) 및 출력 클럭단(436a)를 포함한다.
아날로그 조절 전압단(431a)에는 전압 조정부(420)(도 5 참조)에 의해 조정된 조정 전압 Vc가 입력된다.
동작신호 입력단(432a)은 제어신호 Si에 의해 단위 지연단을 선택하고, 상기 제어신호 Si를 입력한다.
입력 클럭단(433a)은 도 6의 노드 b와 동일하며, 입력 클럭 CKin을 수신한다.
출력클럭 수신단(434a)은 도 6의 노드 a와 동일하며, 이전의 단위 지연단의 출력 클럭 CKout을 수신한다.
펄스 출력단(435a)은 펄스를 출력한다.
출력 클럭단(436a)은 출력 클럭 신호 CKout2를 출력한다.
도 8은 도 5에 도시된 주파수 합성 장치에서 출력되는 출력 주파수를 도시한 파형도로써, M=8, I=2, K=4일 경우의 도면이다.
도 8을 참조하면, 기준 입력 클럭 신호가 정수 분주부에 의해 M으로 분주되면 첫번째 파형의 펄스(830)와 같다. 이때, 정수 체배부에서 초기 스턱(stuck) 및 하모닉 라킹(harmonic locking)을 방지하기 위해 고리형 가변 지연부의 각 단을 최소 지연 시간으로부터 시작하도록 설계하면, 초기 상태에는 두번째 파형의 펄스(840)와 같다. 상술한 Vc의 조정 과정을 통해 라킹(loking) 상태에 도달하면 네번째 파형의 펄스(850)와 같으며, 이를 M으로 데시메이션(decimation)한 신호 CKcmp의 출력 파형의 펄스(860)의 위상과 CKref/M의 출력 파형의 펄스(830)의 위상은 동일함을 알 수 있다.
도 9는 본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치의 동작 순서도이다.
도 9를 참조하면, 제어부의 제어에 따라 고리형 가변 지연부에 입력 클럭 신호가 입력된다(S910). 상기 제어부는 합성 계수 N을 입력받아 저장하고, 상기 고리형 가변 지연부에 구비된 단위 지연단을 제어하는 제어 신호 Si를 생성하여 상기 고리형 가변 지연부에 입력 클럭 신호 CKin을 입력한다.
상기 입력 클럭 신호가 상기 단위 지연단에 순차적으로 입력되며, 상기 고리 형 가변 지연부에 구비된 상기 단위 지연단의 수보다 적은 시점에서 입력 클럭 신호의 입력을 정지하고, 상기 입력 클럭 신호는 통과하는 단위 지연단의 수를 상기 합성 계수 N에 이르도록 유지한다(S920).
상기 단위 지연단에서 출력된 출력 펄스 클럭을 합성 주파수 발생부에서 카운트한다(S930).
상기 단위 지연단의 수가 합성 계수 N에 이르면 상기 제어부는 상기 단위 지연단의 출력 클럭 신호의 위상을 위상 비교기에 제공하여 정수 분주부에 의해 분주된 기준 입력 클럭 신호의 위상과 비교한다(S940).
상기 출력 클럭의 위상과 상기 분주된 기준 입력 클럭 신호의 위상이 일치하지 않는 경우 전압 조정부는 공급되는 전원 Vc를 조정한다(S950).
상기 제어부는 상기 제어 신호 Si를 변경하여 S910으로 피드백 시켜 원하는 주파수의 파형을 출력한다(S960).
이상에서 본 발명에 따른 바람직한 실시예를 설명하였으나, 이는 예시적인 것에 불과하며 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 여타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 보호 범위는 이하의 특허청구범위에 의해서 정해져야 할 것이다.
따라서 본 명세서에 개시된 실시예들은 본 발명을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 사상과 범위가 한정되는 것은 아니다. 본 발명의 범위는 아래의 청구범위에 의해 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술은 본 발명의 권리범위에 포함되는 것으로 해 석되어야 할 것이다.
도 1은 종래 기술에 따른 디엘엘 기반의 주파수 합성 장치로써, 합성 계수 N이 8인 경우의 예시도.
도 2는 도 1에 도시된 주파수 합성 장치에서 출력되는 출력 신호의 파형을 도시한 파형도.
도 3은 본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치를 주파수 영역에서 모델링한 경우의 개략도.
도 4는 본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치를 시간 지연 영역에서 모델링한 경우의 개략도.
도 5는 본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치의 정수 체배부(400)의 구현예.
도 6는 본 발명에 따른 고리형 가변 지연부(430)로써, 단위 지연단(430a)을 8개 연결한 경우의 실시예.
도 7은 도 6의 단위 지연단(430a)의 외형을 나타낸 구성도.
도 8은 도 5에 도시된 주파수 합성 장치에서 출력되는 출력 주파수를 도시한 파형도.
도 9는 본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치의 동작 순서도.

Claims (13)

  1. 입력 신호의 주파수를 정수 분주하는 정수 분주부; 및
    상기 정수 분주부의 출력 신호의 주파수를 정수 체배하여 출력하는 정수 체배부
    를 포함하는 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 장치.
  2. 제1항에 있어서,
    상기 정수 분주부는 상기 입력 신호의 주파수를 M으로 정수 분주하며, 상기 정부 체배부는 상기 정수 분주부의 출력 신호의 주파수를 (I·M+K)으로 정수 체배하는 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 장치.
  3. 제2항에 있어서,
    상기 정수 체배부에서 출력된 출력 주파수는 입력 신호의 주파수×(I+K/M)인 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 장치.
  4. 제1항에 있어서,
    상기 정수 체배부는 고리형 가변 지연기를 포함하는 인티저-N 주파수 합성 장치를 포함하는 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 장치.
  5. 제4항에 있어서,
    복수 개의 단위 지연단이 고리 형태로 연결되며, 인가되는 전압에 따라 상기 정수 체배부에 입력되는 입력 신호의 주파수를 지연시키는 고리형 가변 지연부;
    상기 정수 분주부의 출력 신호의 주파수와 상기 고리형 가변 지연부의 출력 신호의 주파수의 위상을 비교하는 위상 비교부;
    상기 위상 비교부의 출력 신호에 따라 전압을 조정하여 상기 고리형 가변 지연부로 인가하는 전압 조정부; 및
    제어 신호를 생성하여 상기 복수 개의 단위 지연단에 상기 제어 신호를 인가하고, 상기 제어 신호에 따라 상기 고리형 가변 지연부로부터 출력되는 출력 신호를 합성주파수 발생부를 통해 원하는 합성 계수로 합성하도록 제어하는 제어부를 포함하는 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 장치.
  6. 제5항에 있어서,
    상기 합성 계수는 (I·M+K)인 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 장치.
  7. 제5항에 있어서,
    상기 제어 신호는 상기 고리형 가변 지연부로 인가되며, 상기 제어 신호에 따라 입력 클럭 신호를 발생시키는 입력 클럭 발생부를 더 포함하는 것을 특징으로 하는 디엘엘 기반의 분수 체배 주파수 합성 장치.
  8. 제5항에 있어서,
    상기 단위 지연단은,
    상기 제어 신호에 따라 동작하고 입력 클럭 신호를 수신하는 입력 클럭단;
    이전의 단위 지연단의 출력 클럭을 수신하는 출력 클럭 수신단;
    상기 전압 조정부에 의해 조정되는 전압의 변화에 따라 지연의 크기를 변경하여 펄스를 출력하는 펄스 출력단; 및
    상기 조정되는 전압의 변화에 따라 지연의 크기를 변경하여 출력 클럭을 상기 위상 비교부로 출력하는 출력 클럭단을 더 포함하는 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 장치.
  9. 제5항 및 제8항 중 어느 한 항에 있어서,
    상기 제어부는 상기 제어 신호에 따라 상기 복수 개의 단위 지연단 중 적어도 어느 하나를 선택하여 제어하는 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 장치.
  10. 제5항 및 제8항 중 어느 한 항에 있어서,
    상기 제어부는 상기 합성 계수가 상기 고리형 가변 지연부에 구비되는 상기 단위 지연단의 수보다 많은 경우, 상기 제어 신호를 변경하여 원하는 펄스 출력을 생성하도록 제어하는 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 장 치.
  11. (a) 정수 분주부가 입력 신호의 주파수를 정수 분주하는 단계; 및
    (b) 정수 체배부가 상기 정수 분주부의 출력신호의 주파수를 정수 체배하여 출력하는 단계
    를 포함하는 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 방법.
  12. 제11항에 있어서,
    상기 (b) 단계는,
    (b-1) 제어부에서 생성된 제어 신호에 따라 고리형 가변 지연부에 입력 클럭 신호를 입력하는 단계;
    (b-2) 상기 입력 클럭 신호를 상기 고리형 가변 지연부를 구성하는 단위 지연단에 입력하는 단계;
    (b-3) 상기 단위 지연단에서 출력되는 출력 펄스 클럭을 카운트하는 단계;
    (b-4) 상기 단위 지연단의 수와 합성계수의 수에 이르는 경우 상기 단위 지연단을 출력 클럭 신호의 위상과 상기 정수 분주부를 통해 분주된 기준 입력 클럭 신호의 위상을 비교하는 단계;
    (b-5) 상기 위상이 일치하지 않는 경우 전압 조정부에서 공급되는 전압 Vc를 조정하는 단계; 및
    (b-6) 상기 제어부는 상기 제어 신호를 변경하여 상기 (b-1) 단계로 피드백 하여 원하는 주파수의 파형을 출력하는 단계를 포함하는 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 방법.
  13. 제12항에 있어서,
    상기 (b-2) 단계는,
    상기 입력 클럭 신호를 상기 단위 지연단에 순차적으로 입력하는 단계;
    상기 고리형 가변 지연부를 구성하는 단위 지연단의 수보다 적은 시점에서 상기 입력 클럭 신호의 입력을 중지하는 단계; 및
    상기 단위 지연단을 통과하는 입력 클럭 신호의 수를 합성계수에 이르도록 유지하는 단계를 포함하는 것을 특징으로 하는 디엘엘 기반의 분수체배 주파수 합성 방법.
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