JP2012142764A - Ｐｌｌ回路 - Google Patents

Abstract

【課題】 電源起動からロックまでの時間を短くすると共に、電源断時に電荷を速く放電できるＰＬＬ回路を提供する。
【解決手段】 位相の進み／遅れを検出器１１で検出し、位相の進み／遅れに相当する信号を積分器１２で積分し、起動パルス生成部１３が、電源起動を検出し、ロックまでの時間に基づいたパルス幅のパルスをＬＰＦ５と積分器１２に出力し、ＬＰＦ５と積分器１２が、起動パルス生成部１３からのパルスによって内部のコンデンサを充電すると共に電源断で内部のコンデンサに蓄積された電荷を放電するＰＬＬ回路である。
【選択図】 図１

Description

本発明は、ＰＬＬ（Phase Locked Loop）回路に係り、特に、電源起動からロックまでの時間を短くすると共に、電源断時に電荷を速く放電できるＰＬＬ回路に関する。

［従来の技術］
［従来のＰＬＬ回路：図６］
次に、従来のＰＬＬ回路について図６を参照しながら説明する。図６は、一般的ＰＬＬ回路の構成ブロック図である。
ＰＬＬ回路は、図６に示すように、外部基準信号（Ｆref ）と１／Ｎ分周された信号を比較し、位相差信号を出力する位相比較器（Phase Comparator）１０２と、位相差をパルス幅の電圧で出力するチャージポンプ（Charge Pump）１０３と、チャージポンプ１０３からの出力電圧を平滑化するループフィルタ（Loop Filter）１０４と、ループフィルタ１０４からの制御電圧によって周波数を変更して希望する周波数（内部基準信号：Output Frequency）を発振出力する電圧制御機能付き水晶発振器（ＶＣＸＯ：Voltage Controlled Crystal Oscillator）１０５と、ＶＣＸＯ１０５の出力（内部基準信号）を１／Ｎに分周する分周器（Divider）１０６とを備えている。
尚、内部基準信号は、Ｎ×Ｆref の信号である。

ＰＬＬ回路は、外部より入力された基準信号と内部のＶＣＸＯ１０５の位相差が一定になるよう、内部のＶＣＸＯ１０５に対してフィードバック制御をかけることで、基準信号に同期した発振器出力を得るものである。

具体的には、位相比較器１０２は、高安定な外部基準信号と、入力電圧により周波数制御するＶＣＸＯ１０５からの出力信号との位相を比較し、位相比較結果を平滑化した直流電圧がＶＣＸＯ１０５にフィードバックされるＰＬＬ制御を行うことで、高精度の信号生成を行うものである。ＰＬＬ回路は、通信、放送装置などにおいて広く使用されている。

［関連技術］
尚、関連する先行技術として、特開２００３−００８４３３号公報「ＰＬＬ回路」（宮城日本電気株式会社）［特許文献１］、特開２００７−２５９１７０号公報「ＰＬＬ回路」（日本電波工業株式会社）［特許文献２］がある。

特許文献１には、ＰＬＬ回路において、位相差検出手段の後段で積分回路の前段に積分回路入力制御手段を設け、位相差が所定の範囲内であれば、出力をハイ・インピーダンスとし、位相差が所定範囲外であれば出力をＨレベル又はＬレベルのいずれかに固定することが示されている。

特許文献２には、ＰＬＬ回路において、ＯＣＸＯ１からの基準周波数信号を第３の分周器９で分周し、ＶＣＸＯ８からの出力信号を第４の分周器１０で分周して位相進み／遅れ検出器１１で位相の進みと遅れを検出し、その検出結果を積分器１２で積分してＬＰＦ５からの出力に加算して増幅器７に出力し、第１の分周器２と第２の分周器３の出力周波数は最大公約数で求められる周波数より高い周波数とし、第３の分周器９と第４の分周器１０の出力は同じ周波数となるまで分周するものであり、ループゲインを大きくでき、位相ノイズ特性を改善でき、位相の進み／遅れに応じてロックを維持できることが示されている。

特開２００３−００８４３３号公報 特開２００７−２５９１７０号公報

しかしながら、従来のＰＬＬ回路では、位相比較周波数が低くなるにつれて、ローパスフィルタ、積分器のコンデンサ容量が大きくなる傾向にあるが、コンデンサ容量が大きくなるに従って、電圧制御型水晶発振器への制御電圧の中心付近になるまでの時間が遅くなり、電源起動からロックまで長くなってしまうという問題点があった。

また、電源断の時にコンデンサの電荷が放電されるまでに時間を要し、一時的に電子部品への過電圧状態になるという問題点があった。

尚、特許文献２では、ループゲインを大きくでき、位相ノイズ特性を改善でき、位相の進み／遅れに応じてロックを維持できるものではあるが、電源起動からロックまでの時間を短くし、電源断時に電荷を速く放電できる構成とはなっていないものである。

本発明は上記実状に鑑みて為されたものであり、電源起動からロックまでの時間を短くすると共に、電源断時に電荷を速く放電できるＰＬＬ回路を提供することを目的とする。

上記従来例の問題点を解決するための本発明は、電圧制御機能付き水晶発振器を備えるＰＬＬ回路であって、基準周波数信号を入力し、分周する第１の分周器と、水晶発振器からの出力を分周する第２の分周器と、第１の分周器からの出力と第２の分周器からの出力との位相を比較し、位相差の信号を出力する位相比較器と、位相比較器からの出力を低域通過させる低域通過フィルタと、基準周波数信号を入力し、分周する第３の分周器と、水晶発振器からの出力を分周する第４の分周器と、第３の分周器からの出力と第４の分周器からの出力とを入力し、位相の進み又は遅れを検出して位相の進み又は遅れに対応する信号を出力する位相進み／遅れ検出器と、第４の分周器からの出力から電源起動を検出し、ロックまでの時間に基づいたパルス幅のパルスを出力する起動パルス生成部と、位相進み／遅れ検出器からの信号を積分すると共に、起動パルス生成部からのパルスによって内部のコンデンサを充電すると共に電源断で内部のコンデンサに蓄積された電荷を放電する積分器と、低域通過フィルタからの出力に積分器からの出力を加算する加算器とを有し、水晶発振器は、加算器からの出力に基づいて電圧制御が為されるものであり、低域通過フィルタは、起動パルス生成部からのパルスによって内部のコンデンサを充電すると共に電源断で前記内部のコンデンサに蓄積された電荷を放電するものであることを特徴とする。

本発明は、上記ＰＬＬ回路において、低域通過フィルタと積分器が、電源断によって内部のコンデンサに充電された電荷を放電する回路を備えたことを特徴とする。

本発明は、上記ＰＬＬ回路において、位相進み／遅れ検出部が、第３の分周器から出力される信号の立ち上がりを起点として、第４の分周器からの信号の立ち上がりの位相位置が、進んでいれば論理ロー（Ｌ）レベルを出力し、遅れていれば論理ハイ（Ｈ）レベルを出力する論理回路であることを特徴とする。

本発明は、上記ＰＬＬ回路において、低域通過フィルタが、位相比較器からの出力を入力する入力端子と、加算器への出力端子と、入力端子と出力端子との間に第１の抵抗が直列に接続され、第１の抵抗と出力端子との間に、第２の抵抗の一端が接続すると共に第２の抵抗の他端が第１のコンデンサの一端に接続し、第１のコンデンサの他端が接地し、第１の抵抗と出力端子との間に、第３の抵抗の一端が接続すると共に第３の抵抗の他端が第１のダイオードのカソードに接続し、第１のダイオードのアノードが起動パルス生成部からのパルスを入力する端子に接続し、第１の抵抗と出力端子との間に、第２のダイオードのアノードが接続すると共に第２のダイオードのカソードが電源電圧端子に接続する構成であることを特徴とする。

本発明は、上記ＰＬＬ回路において、低域通過フィルタが、位相比較器からの出力を入力する入力端子と、加算器への出力端子と、入力端子と出力端子との間に第１の抵抗が直列に接続され、第１の抵抗と出力端子との間に、第２の抵抗の一端が接続すると共に第２の抵抗の他端が第１のコンデンサの一端に接続し、第１のコンデンサの他端が接地し、第２の抵抗の他端と第１のコンデンサの一端との間に、第３の抵抗の一端が接続すると共に第３の抵抗の他端が第１のダイオードのカソードに接続し、第１のダイオードのアノードが起動パルス生成部からのパルスを入力する端子に接続し、第２の抵抗の他端と第１のコンデンサの一端との間に、第２のダイオードのアノードが接続すると共に第２のダイオードのカソードが電源電圧端子に接続する構成であることを特徴とする。

本発明は、上記ＰＬＬ回路において、積分器が、位相進み／遅れ検出器からの出力を入力する入力端子と、起動パルス生成部からのパルスを入力するパルス入力端子と、積分出力を出力する出力端子とを備え、入力端子からの入力をオアゲートの一方の入力端子とアンドゲートの一方の入力端子に入力し、パルス入力端子からの出力をオアゲートの他方の入力端子に入力すると共に、パルス入力端子からの出力をインバータゲートで反転してオアゲートの他方の入力端子に入力し、入力端子からの出力が第４の抵抗を介してオペアンプの一方の入力端子に入力されると共に、オペアンプの他方の入力端子は基準電圧端子に接続され、オペアンプの一方の入力端子と出力端子との間が第５の抵抗と第６の抵抗が直列に接続され、第６の抵抗には第２のコンデンサが並列接続され、第５の抵抗と第６の抵抗との間に、第３のダイオードのアノードが接続すると共に第３ダイオードのカソードが電源供給端子に接続し、オアゲートの出力端子が第４のダイオードのカソードに接続し、アンドゲートの出力端子が第５のダイオードのアノードに接続し、第４のダイオードのアノードと第５のダイオードのカソードが第７の抵抗の一端に接続すると共に、第７の抵抗の他端が第５の抵抗と第６の抵抗の間に接続する構成であることを特徴とする。

本発明は、上記ＰＬＬ回路において、積分器が、位相進み／遅れ検出器からの出力を入力する入力端子と、起動パルス生成部からのパルスを入力するパルス入力端子と、積分出力を出力する出力端子とを備え、入力端子からの出力が第８の抵抗を介してオペアンプの一方の入力端子に入力されると共に、オペアンプの他方の入力端子は基準電圧端子に接続され、オペアンプの一方の入力端子と出力端子との間が第９の抵抗と第１０の抵抗が直列に接続され、第１０の抵抗には第３のコンデンサが並列接続され、第９の抵抗と第１０の抵抗との間に、第６のダイオードのアノードが接続すると共に第６ダイオードのカソードが電源供給端子に接続し、パルス入力端子が第７のダイオードのアノードが接続すると共に、第７のダイオードのカソードが第１１の抵抗を介して第９の抵抗と第１０の抵抗の間に接続する構成であることを特徴とする。

本発明によれば、第１の分周器が、基準周波数信号を入力して分周し、第２の分周器が、水晶発振器からの出力を分周し、位相比較器が、第１の分周器からの出力と第２の分周器からの出力との位相を比較し、位相差の信号を出力し、低域通過フィルタが、位相比較器からの出力を低域通過させ、第３の分周器が、基準周波数信号を入力して分周し、第４の分周器が、水晶発振器からの出力を分周し、位相進み／遅れ検出器が、第３の分周器からの出力と第４の分周器からの出力とを入力し、位相の進み又は遅れを検出して位相の進み又は遅れに対応する信号を出力し、起動パルス生成部が、第４の分周器からの出力から電源起動を検出し、ロックまでの時間に基づいたパルス幅のパルスを出力し、積分器が、位相進み／遅れ検出器からの信号を積分すると共に、起動パルス生成部からのパルスによって内部のコンデンサを充電すると共に電源断で内部のコンデンサに蓄積された電荷を放電し、加算器が、低域通過フィルタからの出力に積分器からの出力を加算し、水晶発振器が、加算器からの出力に基づいて電圧制御が為されるものであり、低域通過フィルタが、起動パルス生成部からのパルスによって内部のコンデンサを充電すると共に電源断で内部のコンデンサに蓄積された電荷を放電するＰＬＬ回路としているので、電源起動からロックまでの時間を短くすると共に、電源断時に電荷を速く放電できる効果がある。

本発明の実施の形態に係るＰＬＬ回路の構成ブロック図である。 ＬＰＦの回路図である。 別のＬＰＦの回路図である。 積分器の回路図である。 別の積分器の回路図である。 一般的ＰＬＬ回路の構成ブロック図である。

本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係るＰＬＬ回路は、位相比較器が、第１の分周器からの出力と第２の分周器からの出力との位相を比較し、位相差の信号を出力し、低域通過フィルタが、位相比較器からの出力を低域通過させ、位相進み／遅れ検出器が、第３の分周器からの出力と第４の分周器からの出力とを入力し、位相の進み又は遅れを検出して位相の進み又は遅れに対応する信号を出力し、起動パルス生成部が、第４の分周器からの出力から電源起動を検出し、ロックまでの時間に基づいたパルス幅のパルスを出力し、積分器が、位相進み／遅れ検出器からの信号を積分すると共に、起動パルス生成部からのパルスによって内部のコンデンサを充電すると共に電源断で内部のコンデンサに蓄積された電荷を放電し、加算器が、低域通過フィルタからの出力に積分器からの出力を加算し、水晶発振器が、加算器からの出力に基づいて電圧制御が為されるものであり、低域通過フィルタが、起動パルス生成部からのパルスによって内部のコンデンサを充電すると共に電源断で内部のコンデンサに蓄積された電荷を放電するものであり、電源起動からロックまでの時間を短くすると共に、電源断時に電荷を速く放電できる。

［ＰＬＬ回路の構成：図１］
本発明の実施の形態に係るＰＬＬ回路について図１を参照しながら説明する。図１は、本発明の実施の形態に係るＰＬＬ回路の構成ブロック図である。
本発明の実施の形態に係るＰＬＬ回路（本回路）は、図１に示すように、入力端子１と、第１の分周器２と、第２の分周器３と、位相比較器（ＰＣ）４と、ローパスフィルタ（ＬＰＦ）５と、加算器６と、増幅器７と、電圧制御機能付き水晶発振器（ＶＣＸＯ）８と、第３の分周器９と、第４の分周器１０と、位相進み／遅れ検出部１１と、積分器１２と、起動パルス生成部１３と、出力端子１４とを有している。

［ＰＬＬ回路の各部と接続関係］
入力端子１は、基準周波数信号を入力し、第１の分周器２と第３の分周器９に出力する。
第１の分周器２は、入力端子１からの基準周波数信号を分周し、ＰＣ４に出力する。
第２の分周器３は、ＶＣＸＯ８からの出力を分岐して入力し、ＶＣＸＯ８からの出力を分周してＰＣ４に出力する。
ここで、第１の分周器２と第２の分周器３の出力周波数は、最大公約数があれば同じである必要はなく、最大公約数で求められる周波数より高い周波数とするものである。

位相比較器（ＰＣ）４は、第１の分周器２からの分周信号と第２の分周器３からの分周信号を入力し、両者の位相を比較し、位相差を示す信号をＬＰＦ５に出力する。
ローパスフィルタ（ＬＰＦ）５は、ＰＣ４からの出力を入力し、低周波帯域の周波数信号を通過させるものであり、第１の分周器２と第２の分周器３との位相差に比例する電圧を生成して加算器６に出力する。
また、起動パルス生成部１３からのパルス幅（Ｈレベルの長さ＝ロックまでの時間）で内部のコンデンサに電荷を充電し、電源断でコンデンサに充電された電荷が放電される。

加算器６は、ＬＰＦ５からの出力と積分器１２からの出力を加算して増幅器７に出力する。
増幅器７は、加算器６からの出力を増幅してＶＣＸＯ８の制御電圧を出力する。
ＶＣＸＯ８は、水晶振動子を備えた電圧制御機能付き水晶発振器であり、増幅器７からの制御電圧によってＰＬＬとしてロックを維持するよう動作するものである。

第３の分周器９は、入力端子１からの基準周波数信号を分周し、位相進み／遅れ検出部１１に出力する。
第４の分周器１０は、ＶＣＸＯ８からの出力を分岐して入力し、ＶＣＸＯ８からの出力を分周して位相進み／遅れ検出部１１と起動パルス生成部１３に出力する。
尚、第３の分周器９の出力と第４の分周器１０の出力は、同じ周波数となるまで分周を行うよう設定されている。

位相進み／遅れ検出部１１は、第３の分周器９から出力される信号の立ち上がりを起点として、第４の分周器１０からの信号の立ち上がりの位相位置が、進んでいれば論理Ｌｏｗ（Ｌ）レベルを出力し、遅れていれば論理Ｈｉｇｈ（Ｈ）レベルを出力する論理回路である。

積分器１２は、位相進み／遅れ検出部１１の出力を積分して定電圧を加算器６に出力する。
また、積分器１２は、起動パルス生成部１３からのパルス信号のパルス幅（パルスＨレベルの幅）に応じて内部のコンデンサに電荷を充電して、電源起動からロックまでの時間を短くするものであり、また、電源断時には、起動パルス生成部１３からのパルス信号（Ｌレベル）により内部のコンデンサに蓄積されている電荷が放電されるものである。

起動パルス生成部１３は、第４の分周器１０からの出力を入力し、電源起動を検出してＬＰＦ５、積分器１２のコンデンサに電荷を充電するための時間、Ｈ（High）レベルのパルスを発生する。従って、充電時間以外はＬ（Low）レベル固定となる。
Ｈパルスの時間は、ＶＣＸＯ８の出力を第４の分周器１０で分周した周波数をタイマーとして、ロックまでの時間次第で適宜決定する。
また、コンデンサの充電の速さは、直列抵抗の抵抗値で決定する。抵抗値を大きくすると遅くなり、抵抗値を小さくすると速くなる。
出力端子１４は、ＶＣＸＯ８からの発振出力を出力する出力端子である。

［ＬＰＦ５：図２］
次に、ＬＰＦ５について図２を参照しながら説明する。図２は、ＬＰＦの回路図である。
ＬＰＦは、図２に示すように、従来のラグリードフィルタにダイオード（Ｄ２）２９、ダイオード（Ｄ１）２４、抵抗器（Ｒａ）を付加した回路である。

具体的には、ＰＣ４の出力を入力する入力端子２１と、加算器６への出力端子３０との間に抵抗（Ｒ１）２２が直列に接続されている。
そして、抵抗（Ｒ１）２２と出力端子３０との間に、抵抗（Ｒａ）２８の一端が接続され、その他端がダイオード（Ｄ１）２４のカソードに接続し、ダイオード（Ｄ１）２４のアノードが起動パルス生成部１３からのパルスが入力される入力端子（パルス入力端子）２５に接続している。

また、抵抗（Ｒ１）２２と出力端子３０との間に、抵抗（Ｒ２）２６の一端が接続され、その他端がコンデンサ（Ｃ１）の一端に接続され、コンデンサ（Ｃ１）の他端が接地されている。
また、抵抗（Ｒ１）２２と出力端子３０との間に、ダイオード（Ｄ２）２９のアノードが接続され、ダイオード（Ｄ２）２９のカソードが電源供給端子（Ｖcc）２８に接続されている。

［ＬＰＦ５の動作］
ＬＰＦ５の動作を説明する。
起動パルス生成部１３から電源起動のパルス出力の入力端子２５にＨレベルが加えられると、ダイオード（Ｄ１）２４が順方向電位となり、抵抗器（Ｒａ）２３、抵抗器（Ｒ２）２６を経由してコンデンサ（Ｃ１）２７に電荷が充電される。

電源起動のパルス出力の入力端子２５がＬレベルとなると、ダイオード（Ｄ１）２４は逆方向電位となり、コンデンサ（Ｃ１）の電位より低くなるので、ダイオードは無視でき、またダイオード（Ｄ２）２９は電源起動後では逆方向電位であり、従来動作と等価となる。
つまり、コンデンサ（Ｃ１）２７に充電された電荷が保持されることになる。

また、電源断時は、電源供給端子２８に電源電圧が印加しなくなり、コンデンサ（Ｃ１）２７の電荷は、抵抗器（Ｒ２）２６、ダイオード（Ｄ２）２９を経てグランドと等価の電源供給端子２８に放電される。
尚、一般的に、抵抗器（Ｒ１）２２≫抵抗器（Ｒ２）２３の値となるので、抵抗器（Ｒ２）２３を経由して電荷の充放電の実施例を示したが、コンデンサ（Ｃ１）に直接、抵抗器（Ｒａ）、ダイオード（Ｄ２）２９を接続してもよい。

請求項において、第１のダイオードはダイオード（Ｄ１）２４に、第２のダイオードはダイオード（Ｄ２）２９に、第１のコンデンサは（Ｃ１）２７に、第１の抵抗は抵抗（Ｒ１）２２に、第２の抵抗は抵抗（Ｒ２）２６に、第３の抵抗は抵抗（Ｒａ）２３に相当している。

［別のＬＰＦ：図３］
次に、別のＬＰＦの構成について図３を参照しながら説明する。図３は、別のＬＰＦの回路図である。
別のＬＰＦは、抵抗（Ｒａ）２３の一端が抵抗（Ｒ１）２２と出力端子３０との間に接続するのではなく、抵抗（Ｒ２）２６の他端とコンデンサ（Ｃ１）２７の一端の間に接続され、更にその接続部分がダイオード（Ｄ２）２９のアノードが接続されている点が図２のＬＰＦ５と相違している。
従って、抵抗（Ｒ１）２２と出力端子３０との間には、抵抗（Ｒ２）２６の一端が接続されている。

［積分器１２：図４］
次に、本回路の積分器１２について図４を参照しながら説明する。図４は、積分器の回路図である。
積分器１２は、図４に示すように、位相進み／遅れ検出器１１からの出力を入力する入力端子３１が、オアゲート３４の一方の入力端子に接続し、アンドゲート３５の一方の入力端子に接続し、抵抗（Ｒ３）３９の一端に接続している。

また、積分器１２は、起動パルス生成部１３からのパルスが入力される入力端子（パルス入力端子）３２が、アンドゲート３５の他方の端子に接続し、インバータゲート３３の入力端子に接続している。
インバータゲート３３の出力端子は、オアゲート３４の他方の入力端子に接続している。

オアゲート３４の出力端子は、ダイオード（Ｄ４）３６のカソードに接続し、アンドゲート３５の出力端子は、ダイオード（Ｄ５）３７のアノードに接続し、ダイオード（Ｄ４）３６のアノードとダイオード（Ｄ５）３７のカソードが接続され、抵抗（Ｒｂ）３８の一端に接続している。

抵抗（Ｒ３）３９の他端は、オペアンプ４２の一方の入力端子（−）に接続し、基準電圧供給端子（ＶREF）４１は、オペアンプ４２の他方の入力端子（＋）に接続している。
また、オペアンプ４２の一方の入力端子（−）とオペアンプ４２の出力端子とが抵抗（Ｒ４）４０、抵抗（Ｒ５）４６が直列に接続されている。

抵抗（Ｒｂ）３８の他端は、抵抗（Ｒ４）４０と抵抗（Ｒ５）４６の間に接続している。
また、抵抗（Ｒ４）４０と抵抗（Ｒ５）４６の間の点が、ダイオード（Ｄ３）４４のアノードに接続し、ダイオード（Ｄ３）４４のカソードが電源供給端子（Ｖcc）４３に接続している。
ダイオード（Ｄ３）４４のアノード側と抵抗（Ｒ５）４６の他端との間にコンデンサ（Ｃ２）４５が直列に接続されている。
オペアンプ４２の出力端子が積分器の出力端子４７に接続している。

［積分器の動作］
電源起動のパルス出力の入力端子３２にＨレベルが加えられると、オアゲート３４の他方の入力端子にはインバータゲート３３を介してＬレベルが入力される。
アンドゲート３５の他方の入力端子にはＨレベルが入力されるので、結果として位相進み／遅れ検出器出力の入力端子３１の論理が動作を決定することになる。

位相進み／遅れ検出器出力の入力端子３１の論理をＨレベル／Ｌレベルの２値として、Ｈレベル時は、基準周波数に対してＶＣＸＯ側の位相遅れ、Ｌレベル時は、ＶＣＸＯ側の位相進みとし、Ｈレベル時は、ダイオード（Ｄ５）３７、抵抗器（Ｒｂ）３８を経由して、コンデンサ（Ｃ２）４５に電荷を充電する。

尚、Ｌレベル時は、抵抗器（Ｒｂ）３８、ダイオード（Ｄ４）３６を経由して、コンデンサ（Ｃ２）４５の電荷を放電する。従って、充放電を繰り返すことで、積分器出力４７は一定値（中央値）に近づくことになる。尚、抵抗器（Ｒｂ）の抵抗値は、ロックまでの時間次第で適宜決定する。

電源起動のパルス出力の入力端子３２がＬレベルの時は、オアゲート３４の出力はＨレベル固定となり、アンドゲート３５の出力はＬレベル固定となり、ダイオード（Ｄ４）３６、ダイオード（Ｄ５）３７共に逆方向電位となり、従来の積分器動作と等価となる。ダイオード（Ｄ３）４４は電源起動後では逆方向電位であり、無視できる。
また、電源断時は、電源供給端子４３に電源電圧が印加しなくなり、コンデンサ（Ｃ２）４５から電荷がダイオード（Ｄ３）４４を経てグランドと等価の電源供給端子４３に放電される。

請求項において、第３のダイオードはダイオード（Ｄ３）４４に、第４のダイオードはダイオード（Ｄ４）３６に、第５のダイオードはダイオード（Ｄ５）３７に、第２のコンデンサはコンデンサ（Ｃ２）４５に、第４の抵抗は抵抗（Ｒ３）３９に、第５の抵抗は抵抗（Ｒ４）４０に、第６の抵抗は抵抗（Ｒ５）４６に、第７の抵抗は抵抗（Ｒｂ）３８に相当している。

［別の積分器：図５］
次に、別の積分器について図５を参照しながら説明する。図５は、別の積分器の回路図である。
別の積分器は、図５に示すように、位相進み／遅れ検出器１１からの出力を入力する入力端子５１は、抵抗（Ｒ５１）５５を介してオペアンプ５８の一方の入力端子（−）に接続し、基準電圧供給端子（ＶREF）５７は、オペアンプ５８の他方の入力端子（＋）に接続している。

また、オペアンプ５８の一方の入力端子（−）とオペアンプ５８の出力端子とが抵抗（Ｒ５２）５６、抵抗（Ｒ５３）６２が直列に接続されている。
起動パルス生成部１３からのパルスが入力される入力端子（パルス入力端子）５２が、ダイオード（Ｄ７）５３のアノードに接続し、ダイオード（Ｄ７）５３のカソードが抵抗（Ｒｃ）５４を介して抵抗（Ｒ５２）５６と抵抗（Ｒ５３）６２の間に接続している。

また、抵抗（Ｒ５２）５６と抵抗（Ｒ５３）６２の間の点が、ダイオード（Ｄ６）６０のアノードに接続し、ダイオード（Ｄ６）６０のカソードが電源供給端子（Ｖcc）５９に接続している。
ダイオード（Ｄ６）６０のアノード側と抵抗（Ｒ５３）６２の他端との間にコンデンサ（Ｃ３）６１が直列に接続されている。
オペアンプ５８の出力端子が積分器の出力端子６３に接続している。

ロックまでの時間次第で、電源起動のパルス出力の入力端子５２に加えるＨレベルの時間と抵抗（Ｒｃ）５４の抵抗値を適宜決定する。

［別の積分器の動作］
電源起動のパルス出力の入力端子５２にＨレベルが加えられると、ダイオード（Ｄ７）５３、抵抗（Ｒｃ）５４を介して抵抗（Ｒ５２）５６と抵抗（Ｒ５３）６２との間がＨレベルとなり、コンデンサ（Ｃ３）６１に電荷が充電される。

位相進み／遅れ検出器出力の入力端子５１の論理をＨレベル／Ｌレベルの２値として、Ｈレベル時は、基準周波数に対してＶＣＸＯ側の位相遅れ、Ｌレベル時は、ＶＣＸＯ側の位相進みとし、Ｈレベル時は、抵抗（Ｒ５１）５５、抵抗（Ｒ５２）５６、抵抗（Ｒ５３）６２を介して、コンデンサ（Ｃ３）６１の電荷が保持される。

また、Ｌレベル時は、抵抗器（Ｒ５２）５６、抵抗（Ｒ５１）５５を経由して、コンデンサ（Ｃ３）６１の電荷を放電する。従って、充放電を繰り返すことで、積分器出力６３は一定値（中央値）に近づくことになる。

電源起動のパルス出力の入力端子５２がＬレベルの時は、ダイオード（Ｄ７）５３は逆方向電位となり、従来の積分器動作と等価となる。ダイオード（Ｄ６）６０は電源起動後では逆方向電位であり、無視できる。
また、電源断時は、電源供給端子５９に電源電圧が印加しなくなり、コンデンサ（Ｃ３）６１から電荷がダイオード（Ｄ６）６０を経てグランドと等価の電源供給端子５９に放電される。

請求項において、第６のダイオードはダイオード（Ｄ６）６０に、第７のダイオードはダイオード（Ｄ７）５３に、第４のコンデンサはコンデンサ（Ｃ３）６１に、第８の抵抗は抵抗（Ｒ５１）５５に、第９の抵抗は抵抗（Ｒ５２）５６に、第１０の抵抗は抵抗（Ｒ５３）６２に、第１１の抵抗は抵抗（Ｒｃ）５４に相当している。

［実施の形態の効果］
本回路によれば、位相比較器４が、第１の分周器２からの出力と第２の分周器３からの出力との位相を比較し、位相差の信号をＬＰＦ５に出力し、位相進み／遅れ検出器１１が、第３の分周器９からの出力と第４の分周器１０からの出力とを入力し、位相の進み又は遅れを検出して位相の進み又は遅れに対応する信号を積分器１２に出力し、起動パルス生成部１３が、第４の分周器１０からの出力から電源起動を検出し、ロックまでの時間に基づいたパルス幅のパルスをＬＰＦ５と積分器１２に出力し、積分器１２が、位相進み／遅れ検出器１１からの信号を積分すると共に、起動パルス生成部１３からのパルスによって内部のコンデンサを充電すると共に電源断で内部のコンデンサに蓄積された電荷を放電し、加算器６が、ＬＰＦ５からの出力に積分器１２からの出力を加算し、増幅器７で増幅してＶＣＸＯ８に電圧制御を出力し、ＬＰＦ５が、起動パルス生成部１３からのパルスによって内部のコンデンサを充電すると共に電源断で内部のコンデンサに蓄積された電荷を放電するものであり、電源起動からロックまでの時間を短くすると共に、電源断時に電荷を速く放電できる効果がある。

本発明は、電源起動からロックまでの時間を短くすると共に、電源断時に電荷を速く放電できるＰＬＬ回路に好適である。

１...入力端子、 ２...第１の分周器、 ３...第２の分周器、 ４...位相比較器（ＰＣ）、 ５...ローパスフィルタ（ＬＰＦ）、 ６...加算器、 ７...増幅器、 ８...電圧制御機能付き水晶発振器（ＶＣＸＯ）、 ９...第３の分周器、 １０...第４の分周器、 １１...位相進み／遅れ検出部、 １２...積分器、 １３...起動パルス生成部、 １４...出力端子、 ２１...入力端子、 ２２...抵抗（Ｒ１）、 ２３...抵抗（Ｒａ）、 ２４...ダイオード（Ｄ１）、 ２５...パルス入力端子、 ２６...抵抗（Ｒ２）、 ２７...コンデンサ（Ｃ１）、 ２８...電源供給端子（Ｖcc）、 ２９...ダイオード（Ｄ２）、 ３０...出力端子、 ３１...入力端子、 ３２...パルス入力端子、 ３３...インバータゲート、 ３４...オアゲート、 ３５...アンドゲート、 ３６...ダイオード（Ｄ４）、 ３７...ダイオード（Ｄ５）、 ３８...抵抗（Ｒｂ）、 ３９...抵抗（Ｒ３）、 ４０...抵抗（Ｒ４）、 ４１...基準電圧供給端子（ＶREF）、 ４２...オペアンプ、 ４３...電源供給端子（Ｖcc）、 ４４...ダイオード（Ｄ３）、 ４５...コンデンサ（Ｃ２）、 ４６...抵抗（Ｒ５）、 ４７...出力端子、 ５１...入力端子、 ５２...パルス入力端子、 ５３...ダイオード（Ｄ７）、 ５４...抵抗（Ｒｃ）、 ５５...抵抗（Ｒ５１）、 ５６...抵抗（Ｒ５２）、 ５７...基準電圧供給端子（ＶREF）、 ５８...オペアンプ、 ５９...電源供給端子（Ｖcc）、 ６０...ダイオード（Ｄ６）、 ６１...コンデンサ（Ｃ３）、 ６２...抵抗（Ｒ５３）、 ６３...出力端子、 １０２...位相比較器（Phase Comparator）、 １０３...チャージポンプ（Charge Pump）、 １０４...ループフィルタ（Loop Filter）、 １０５...電圧制御機能付き水晶発振器（ＶＣＸＯ）、 １０６...分周器（Divider）

Claims (7)

1. 電圧制御機能付き水晶発振器を備えるＰＬＬ回路であって、
   基準周波数信号を入力し、分周する第１の分周器と、
   前記水晶発振器からの出力を分周する第２の分周器と、
   前記第１の分周器からの出力と前記第２の分周器からの出力との位相を比較し、位相差の信号を出力する位相比較器と、
   前記位相比較器からの出力を低域通過させる低域通過フィルタと、
   基準周波数信号を入力し、分周する第３の分周器と、
   前記水晶発振器からの出力を分周する第４の分周器と、
   前記第３の分周器からの出力と前記第４の分周器からの出力とを入力し、位相の進み又は遅れを検出して位相の進み又は遅れに対応する信号を出力する位相進み／遅れ検出器と、
   前記第４の分周器からの出力から電源起動を検出し、ロックまでの時間に基づいたパルス幅のパルスを出力する起動パルス生成部と、
   前記位相進み／遅れ検出器からの信号を積分すると共に、前記起動パルス生成部からのパルスによって内部のコンデンサを充電すると共に電源断で前記内部のコンデンサに蓄積された電荷を放電する積分器と、
   前記低域通過フィルタからの出力に前記積分器からの出力を加算する加算器とを有し、
   前記水晶発振器は、前記加算器からの出力に基づいて電圧制御が為されるものであり、
   前記低域通過フィルタは、前記起動パルス生成部からのパルスによって内部のコンデンサを充電すると共に電源断で前記内部のコンデンサに蓄積された電荷を放電するものであることを特徴とするＰＬＬ回路。
2. 低域通過フィルタと積分器は、電源断によって内部のコンデンサに充電された電荷を放電する回路を備えたことを特徴とする請求項１記載のＰＬＬ回路。
3. 位相進み／遅れ検出部は、第３の分周器から出力される信号の立ち上がりを起点として、第４の分周器からの信号の立ち上がりの位相位置が、進んでいれば論理ロー（Ｌ）レベルを出力し、遅れていれば論理ハイ（Ｈ）レベルを出力する論理回路であることを特徴とする請求項１又は２記載のＰＬＬ回路。
4. 低域通過フィルタは、位相比較器からの出力を入力する入力端子と、加算器への出力端子と、前記入力端子と前記出力端子との間に第１の抵抗が直列に接続され、
   前記第１の抵抗と前記出力端子との間に、第２の抵抗の一端が接続すると共に前記第２の抵抗の他端が第１のコンデンサの一端に接続し、前記第１のコンデンサの他端が接地し、
   前記第１の抵抗と前記出力端子との間に、第３の抵抗の一端が接続すると共に前記第３の抵抗の他端が第１のダイオードのカソードに接続し、前記第１のダイオードのアノードが起動パルス生成部からのパルスを入力する端子に接続し、
   前記第１の抵抗と前記出力端子との間に、第２のダイオードのアノードが接続すると共に前記第２のダイオードのカソードが電源電圧端子に接続する構成であることを特徴とする請求項１乃至３のいずれか記載のＰＬＬ回路。
5. 低域通過フィルタは、位相比較器からの出力を入力する入力端子と、加算器への出力端子と、前記入力端子と前記出力端子との間に第１の抵抗が直列に接続され、
   前記第１の抵抗と前記出力端子との間に、第２の抵抗の一端が接続すると共に前記第２の抵抗の他端が第１のコンデンサの一端に接続し、前記第１のコンデンサの他端が接地し、
   前記第２の抵抗の他端と前記第１のコンデンサの一端との間に、第３の抵抗の一端が接続すると共に前記第３の抵抗の他端が第１のダイオードのカソードに接続し、前記第１のダイオードのアノードが起動パルス生成部からのパルスを入力する端子に接続し、
   前記第２の抵抗の他端と前記第１のコンデンサの一端との間に、第２のダイオードのアノードが接続すると共に前記第２のダイオードのカソードが電源電圧端子に接続する構成であることを特徴とする請求項１乃至３のいずれか記載のＰＬＬ回路。
6. 積分器は、位相進み／遅れ検出器からの出力を入力する入力端子と、起動パルス生成部からのパルスを入力するパルス入力端子と、積分出力を出力する出力端子とを備え、
   前記入力端子からの入力をオアゲートの一方の入力端子とアンドゲートの一方の入力端子に入力し、前記パルス入力端子からの出力を前記オアゲートの他方の入力端子に入力すると共に、前記パルス入力端子からの出力をインバータゲートで反転して前記オアゲートの他方の入力端子に入力し、
   前記入力端子からの出力が第４の抵抗を介してオペアンプの一方の入力端子に入力されると共に、前記オペアンプの他方の入力端子は基準電圧端子に接続され、
   前記オペアンプの一方の入力端子と前記出力端子との間が第５の抵抗と第６の抵抗が直列に接続され、
   前記第６の抵抗には第２のコンデンサが並列接続され、
   前記第５の抵抗と前記第６の抵抗との間に、第３のダイオードのアノードが接続すると共に前記第３ダイオードのカソードが電源供給端子に接続し、
   前記オアゲートの出力端子が第４のダイオードカソードに接続し、前記アンドゲートの出力端子が第５のダイオードのアノードに接続し、前記第４のダイオードのアノードと前記第５のダイオードのカソードが第７の抵抗の一端に接続すると共に、前記第７の抵抗の他端が前記第５の抵抗と前記第６の抵抗の間に接続する構成であることを特徴とする請求項１乃至３のいずれか記載のＰＬＬ回路。
7. 積分器は、位相進み／遅れ検出器からの出力を入力する入力端子と、起動パルス生成部からのパルスを入力するパルス入力端子と、積分出力を出力する出力端子とを備え、
   前記入力端子からの出力が第８の抵抗を介してオペアンプの一方の入力端子に入力されると共に、前記オペアンプの他方の入力端子は基準電圧端子に接続され、
   前記オペアンプの一方の入力端子と前記出力端子との間が第９の抵抗と第１０の抵抗が直列に接続され、
   前記第１０の抵抗には第３のコンデンサが並列接続され、
   前記第９の抵抗と前記第１０の抵抗との間に、第６のダイオードのアノードが接続すると共に前記第６ダイオードのカソードが電源供給端子に接続し、
   前記パルス入力端子が第７のダイオードのアノードが接続すると共に、前記第７のダイオードのカソードが第１１の抵抗を介して前記第９の抵抗と前記第１０の抵抗の間に接続する構成であることを特徴とする請求項１乃至３のいずれか記載のＰＬＬ回路。

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