JP2011160279A - 位相ロックループ回路およびそれを用いた電子機器 - Google Patents

Abstract

【課題】ｇｍ−Ｃ型ＶＣＯを用いたＰＬＬ回路において、ＶＣＯをｇｍセルのトランスコンダクタンス（α・ｇｍ）と、キャパシタの容量値Ｃの比で定まる発振周波数で確実に発振させる。
【解決手段】ｇｍ−Ｃ型ＶＣＯ１０は、入力された制御電圧Ｖｔｕｎｅに応じた周波数で発振する。分周器４は、ｇｍ−Ｃ型ＶＣＯ１０から出力される発振信号Ｖ_ｏｓｃを分周する。位相比較信号生成部５は、分周器４により分周された発振信号Ｖ_ｏｓｃ’と、基準クロック信号ＣＬＫの位相差に応じた位相差信号Ｖｐｄを発生する。ループフィルタ６は、位相差信号Ｖｐｄをフィルタリングし、制御電圧Ｖｔｕｎｅを生成する。スタートアップ回路８は、制御電圧Ｖｔｕｎｅに応じた検出信号Ｖｓのレベルにもとづいたタイミングにおいて、ｇｍ−Ｃ型ＶＣＯ１０にシードパルスＳ３を注入する。
【選択図】図２

Description

本発明は、ｇｍ−Ｃ型ＶＣＯ（電圧制御発振器）を用いた位相ロックループ回路（ＰＬＬ：Phase Locked Loop）回路に関する。

基準クロック信号と同期した安定した周波数を有する周期信号を生成するために、ＰＬＬ回路が利用される。一般にＰＬＬ回路は、ＶＣＯ（電圧制御発振器）、分周器、位相比較器、ループフィルタを備える。ＶＣＯは、入力された制御電圧に応じた周波数で発振する。分周器は、ＶＣＯの出力信号を１／ｎ分周する。位相比較器は、ＶＣＯの出力信号と基準クロック信号それぞれの位相を比較し、位相差を示す位相差信号を発生する。ループフィルタは、位相差信号をフィルタリングし、ＶＣＯに対する制御電圧を生成する。ＶＣＯの出力信号は、周波数が基準クロック信号のｎ倍の周期信号となる。

かかるＰＬＬ回路に、ｇｍ−Ｃ型ＶＣＯが利用される場合がある。図１（ａ）〜（ｄ）は、ｇｍ−Ｃ型ＶＣＯ１０の構成を示す回路図である。図１（ａ）は、ＶＣＯ１０の全体構成を示す。ｇｍ−Ｃ型ＶＣＯ１０は、第１アンプ１２、第２アンプ１４およびジャイレータ１６を備える。第１アンプ１２のトランスコンダクタンスはｇｍ_ｏｓｃ、第２アンプ１４のトランスコンダクタンスはｇｍである。

図１（ｂ）はジャイレータ１６の構成を示す回路図である。図１（ｃ）は、ジャイレータ１６をシングルエンド型に簡略化した等価回路図を示す。ジャイレータ１６は、ｇｍセル１８と、第１キャパシタＣ１および第２キャパシタＣ２を含む。ｇｍセル１８は、互いの入力端子と出力端子が接続（クロスカップル）された２つのｇｍアンプ１８ａ、１８ｂによって構成される。ｇｍアンプ１８ａ、１８ｂのトランスコンダクタンスは等しく、α・ｇｍで与えられるものとする。ここでαは係数である。また第１キャパシタＣ１と第２キャパシタＣ２の容量値は等しくＣであるとする。

第１ｇｍアンプ１８ａの出力電流ｉ_ｃは、
ｉ_ｃ＝α・ｇｍ・Ｖ_ｉｎ
で与えられる。第２キャパシタＣ２は、出力電流ｉ_ｃによって充放電されるから、キャパシタＣ２の電圧Ｖ_ｃは、
Ｖ_ｃ＝α・ｇｍ・Ｖ_ｉｎ／ｓＣ
で与えられる。

ｇｍアンプ１８ｂの出力電流ｉ_ｉｎは、
ｉ_ｉｎ＝α・ｇｍ・Ｖ_ｃ＝（α・ｇｍ）^２・Ｖ_ｉｎ／ｓＣ
となるから、ジャイレータ１６の入力インピーダンスＺ_ｉｎは、
Ｚ_ｉｎ＝Ｖ_ｉｎ／ｉ_ｉｎ＝ｓ・Ｃ／（α・ｇｍ）^２
で与えられる。つまりジャイレータ１６は、
Ｌ＝Ｃ／（α・ｇｍ）^２
なるインダクタンスと等価とみなすことができる。

図１（ｄ）には、ＶＣＯ１０の等価回路図が示される。ｇｍ−Ｃ型ＶＣＯ１０の発振条件は式（１）で与えられる。
ｇｍ_ｏｓｃ＞ｇｍ＋１／Ｒ_{ｇｙｒａｔｏｒ} …（１）
ここでＲ_{ｇｙｒａｔｏｒ}は、ジャイレータ１６のインピーダンスの実部である。

式（１）を満たすように第１アンプ１２および第２アンプ１４のトランスコンダクタンスｇｍ_ｏｓｃ、ｇｍを決定すると、ＶＣＯ１０の発振周波数ｆ_ｏｓｃは、
ｆ_ｏｓｃ＝｛α・ｇｍ＋ｇｍ_ｏｓｃ−ｇｍ）／（２πＣ） …（２）
で与えられる。つまり発振周波数ｆ_ｏｓｃが第１アンプ１２のトランスコンダクタンスｇｍ_ｏｓｃの影響を受けることになる。

しかしながらＰＬＬ回路の用途によっては、ＶＣＯ１０を、第１アンプ１２のトランスコンダクタンスｇｍ_ｏｓｃの影響を受けない周波数で発振させたい場合がある。この場合、
ｇｍ_ｏｓｃ＝ｇｍ …（３）
が成り立てばよい。言い換えれば、ジャイレータ１６側から第１アンプ１２および第２アンプ１４を望んだコンダクタンス（ｇｍ_ｏｓｃ−ｇｍ）がゼロ、つまりオープンに見える必要がある。式（３）を満たすとき、ＶＣＯ１０の発振周波数ｆ_ｏｓｃは、
ｆ_ｏｓｃ＝（α・ｇｍ）／（２πＣ） …（４）
で与えられ、ジャイレータ１６のトランスコンダクタンス（α・ｇｍ）と、容量Ｃの比率で定まる。

ところが、式（３）を満たすように第１アンプ１２、第２アンプ１４のトランスコンダクタンスｇｍ_ｏｓｃ、ｇｍを決定すると、式（１）が満たされないため、ｇｍ−Ｃ型ＶＣＯ１０が発振しないという問題が生ずる。

本発明のある態様はこうした課題に鑑みてなされたものであり、その例示的な目的のひとつは、ｇｍ−Ｃ型ＶＣＯを用いたＰＬＬ回路において、ＶＣＯをｇｍセルのトランスコンダクタンス（α・ｇｍ）と、キャパシタの容量値Ｃの比で定まる発振周波数で確実に発振させることにある。

本発明のある態様は位相ロックループ回路に関する。位相ロックループ回路は、入力された制御電圧に応じた周波数で発振するｇｍ−Ｃ型電圧制御発振器と、電圧制御発振器から出力される発振信号を分周する分周器と、分周器により分周された発振信号と、基準発振信号の位相差に応じた位相差信号を発生する位相差信号生成部と、位相差信号をフィルタリングし、制御電圧を生成するループフィルタと、制御電圧に応じた検出信号のレベルにもとづいて、電圧制御発振器にシードパルスを注入するスタートアップ回路と、を備える。

この態様によると、ｇｍセルのトランスコンダクタンス（α・ｇｍ）と、キャパシタの容量値Ｃの比で定まる発振周波数を有し、かつ確実に発振可能なｇｍ−Ｃ型ＶＣＯを提供できる。

スタートアップ回路は、制御電圧に応じた検出信号を所定のしきい値と比較するコンパレータを含み、当該コンパレータの出力信号に応じて、シードパルスを発生してもよい。

しきい値は、位相ロックループ回路がロックした状態において、検出信号がとりうる範囲の外側に設定されてもよい。

本発明の別の態様は、電子機器である。この電子機器は、上述の位相ロックループ回路と、位相ロックループ回路が生成する制御電圧を受けるｇｍアンプおよびキャパシタを含むｇｍ−Ｃ型フィルタと、を備える。
この態様によると、温度変動やプロセスばらつきが発生しても、ｇｍ−Ｃ型ＶＣＯにおけるトランスコンダクタンス（α・ｇｍ）と容量値Ｃの比が一定に保たれるように制御電圧が安定化される。したがってその制御電圧を受けて動作するｇｍ−Ｃ型フィルタにおいても、ｇｍ値と容量値Ｃの比は一定に保たれるため、カットオフ周波数を一定に保つことができる。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、ｇｍ−Ｃ型ＶＣＯを、ｇｍセルのトランスコンダクタンス（α・ｇｍ）と、キャパシタの容量値Ｃの比で定まる発振周波数で発振させつつ、確実に発振させることができる。

図１（ａ）〜（ｄ）は、ｇｍ−Ｃ型ＶＣＯの構成を示す回路図である。 実施の形態に係るＰＬＬ回路の構成を示す回路図である。 ＰＬＬ回路の起動時における制御電圧Ｖｔｕｎｅの波形図である。 実施の形態に係るＰＬＬ回路を用いた通信デバイスの構成を示すブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係るＰＬＬ回路１００の構成を示す回路図である。ＰＬＬ回路１００は、ｇｍ−Ｃ型ＶＣＯ１０、アンプ２、分周器４、位相比較信号生成部５、ループフィルタ６、バッファ７およびスタートアップ回路８を備える。

ｇｍ−Ｃ型ＶＣＯ１０は、入力された制御電圧Ｖｔｕｎｅに応じた周波数ｆ_ｏｓｃで発振する。ｇｍ−Ｃ型ＶＣＯ１０の構成は、図１（ａ）〜（ｄ）ですでに説明した通りである。制御電圧Ｖｔｕｎｅは、第１アンプ１２、第２アンプ１４およびｇｍセル１８内のｇｍアンプ１８ａ、１８ｂに対して供給される。その結果、それぞれのトランスコンダクタンスｇｍ_ｏｓｃ、ｇｍ、α・ｇｍは、温度、プロセスばらつきの影響を受け、また制御電圧Ｖｔｕｎｅに応じて変化する。

図２のｇｍ−Ｃ型ＶＣＯ１０において、
ｇｍ_ｏｓｃ＝ｇｍ …（３）
を満たすように設計されている。したがってｇｍ−Ｃ型ＶＣＯ１０の発振周波数ｆ_ｏｓｃは、
ｆ_ｏｓｃ＝（α・ｇｍ）／（２πＣ） …（４）
で与えられる。つまりジャイレータ１６のトランスコンダクタンスα・ｇｍと、キャパシタＣ１、Ｃ２の容量値Ｃの比によって定まる。

アンプ（コンパレータ）２は、ｇｍ−Ｃ型ＶＣＯ１０から出力される差動形式の発振信号Ｖｏｓｃをシングルエンド形式に変換する。分周器４は、発振信号Ｖ_ｏｓｃを（１／ｎ）分周する。ここでｎは自然数である。分周器４からは、周波数がｆ_ｏｓｃ／ｎの発振信号Ｖ_ｏｓｃ’が出力される。

位相比較信号生成部５は、発振信号Ｖｏｓｃ’と基準周波数ｆｒｅｆを有する基準クロック信号ＣＬＫを受ける。位相比較信号生成部５は、発振信号Ｖｏｓｃ’と基準クロック信号ＣＬＫの位相差に応じた位相差信号Ｖｐｄを発生する。たとえば位相比較信号生成部５は、位相比較器５ａおよびチャージポンプ回路５ｂを含む。位相比較器５ａは、発振信号Ｖｏｓｃ’と基準クロック信号ＣＬＫのエッジのタイミングを比較し、発振信号Ｖｏｓｃ’の位相が遅れているときアップ信号ＵＰを、進んでいるときダウン信号ＤＮをアサートする。チャージポンプ回路５ｂは、アップ信号ＵＰがアサートされるとキャパシタを充電し、ダウン信号ＤＮがアサートされるとキャパシタを放電する。キャパシタに生ずる電圧が、位相差信号Ｖｐｄとして出力される。

ループフィルタ６は、位相差信号Ｖｐｄをフィルタリングし、制御電圧Ｖｔｕｎｅを生成するローパスフィルタである。制御電圧Ｖｔｕｎｅは、バッファ（ボルテージフォロア）７を介してｇｍ−Ｃ型ＶＣＯ１０に供給される。

本発明において、位相比較信号生成部５およびループフィルタ６の構成は図２のそれに限定されず、その他の構成を用いてもよい。

位相比較信号生成部５、ループフィルタ６、バッファ７、ｇｍ−Ｃ型ＶＣＯ１０、アンプ２、分周器４が形成するループによって、
ｆ_ｏｓｃ＝ｎ×ｆ_ｒｅｆ
を満たすようにフィードバックがかかり、制御電圧Ｖｔｕｎｅが調節される。

第１アンプ１２、第２アンプ１４、ジャイレータ１６それぞれのトランスコンダクタンスｇｍ_ｏｓｃ、ｇｍ、α・ｇｍは、温度やプロセスばらつきに応じて変動するが、その変動を抑制するように、制御電圧Ｖｔｕｎｅが調節されることにより、発振周波数ｆ_ｏｓｃが一定に保たれる。

図２のＰＬＬ回路１００において、式（３）を満たすように第１アンプ１２、第２アンプ１４を設計すると、ｇｍ−Ｃ型ＶＣＯ１０の発振条件（１）が満たされないため、ｇｍ−Ｃ型ＶＣＯ１０が発振せず、ＰＬＬ回路１００がロックしない。この問題を解決するためにＰＬＬ回路１００にはスタートアップ回路８が設けられる。

スタートアップ回路８は、制御電圧Ｖｔｕｎｅに応じた検出信号Ｖｓのレベルにもとづいたタイミングにおいて、ｇｍ−Ｃ型ＶＣＯ１０にシードパルス（トリガパルス）Ｓ３を注入する。図２では、検出信号Ｖｓとして制御電圧Ｖｔｕｎｅをそのまま利用しているが、制御電圧Ｖｔｕｎｅを分圧して利用してもよい。

スタートアップ回路８は、しきい値電圧生成部２０、コンパレータ２２、パルス生成部２４、差動変換回路２６を備える。しきい値電圧生成部２０は、少なくともひとつのしきい値電圧Ｖｔｈを発生する。コンパレータ２２は、検出信号Ｖｓをしきい値電圧Ｖｔｈと比較する。

制御電圧Ｖｔｕｎｅは、ＰＬＬ回路１００がロックした状態においてある範囲に収束し、非ロック状態においては、その範囲から逸脱する。そこで、しきい値電圧Ｖｔｈのレベルをその範囲の境界、もしくはそれよりも外側に設定することにより、ｇｍ−Ｃ型ＶＣＯ１０が発振しているか否かを判定することができる。

コンパレータ２２の出力信号Ｓ１は、パルス生成部２４に入力される。出力信号Ｓ１は、制御電圧Ｖｔｕｎｅがしきい値電圧Ｖｔｈとクロスしたタイミングを示す。パルス生成部２４は、制御電圧Ｖｔｕｎｅがしきい値電圧Ｖｔｈとクロスすると、すなわちコンパレータ２２の出力信号Ｓ１のエッジが発生すると、一定期間、ハイレベルとなるパルス信号Ｓ２を発生する。差動変換回路２６は、パルス信号Ｓ２を差動形式に変換することによりシードパルスＳ３を生成する。シードパルスＳ３は、ジャイレータ１６と第２アンプ１４の接続ノードに注入される。

以上がＰＬＬ回路１００の構成である。続いてその動作を説明する。図３は、ＰＬＬ回路１００の起動時における制御電圧Ｖｔｕｎｅの波形図である。図３には、２つのしきい値電圧Ｖｔｈ_１、Ｖｔｈ_２が示されている。またＰＬＬ回路１００がロックした状態において、制御電圧Ｖｔｕｎｅがとりうる電圧範囲（Ｉ）が示されている。しきい値電圧Ｖｔｈ_１は、電圧範囲（Ｉ）より下側に、しきい値電圧Ｖｔｈ_２は電圧範囲（Ｉ）の上側に設定される。

時刻ｔ０にＰＬＬ回路１００が起動する。起動直後、ｇｍ−Ｃ型ＶＣＯ１０において発振条件（１）が満たされないため、ｇｍ−Ｃ型ＶＣＯ１０は発振せず、発振信号Ｖ_ｏｓｃは実質的に一定レベルとなる。この状態が持続すると、ＰＬＬ回路のフィードバック作用によって、制御電圧Ｖｔｕｎｅが時間とともに上昇する。そして、制御電圧Ｖｔｕｎｅがしきい値電圧Ｖｔｈ_１とクロスすると（時刻ｔ１）、シードパルスＳ３が注入される。このシードパルスＳ３によってｇｍ−Ｃ型ＶＣＯ１０が発振しなければ、引き続き制御電圧Ｖｔｕｎｅは上がり続け、第２のしきい値電圧Ｖｔｈ_２とクロスし、シードパルスＳ３が再び注入される（時刻ｔ２）。このシードパルスＳ３によってｇｍ−Ｃ型ＶＣＯ１０が発振し始めると、制御電圧Ｖｔｕｎｅは、ｇｍ−Ｃ型ＶＣＯ１０の発振周波数ｆ_ｏｓｃが式（４）で与えられる目標値に近づくように調節される。

以上がＰＬＬ回路１００の動作である。このＰＬＬ回路１００によれば、発振周波数ｆ_ｏｓｃを、トランスコンダクタンスα・ｇｍおよび容量値Ｃの比で決められる値に安定化することができ、さらにｇｍ−Ｃ型ＶＣＯ１０を確実に発振させることができる。
ｆ_ｏｓｃ＝（α・ｇｍ）／（２πＣ） …（４）

続いてＰＬＬ回路１００の好適なアプリケーションを説明する。図４は、実施の形態に係るＰＬＬ回路１００を用いた通信デバイスの構成を示すブロック図である。
通信デバイス２００は、携帯電話端末、ＰＨＳ、無線ＬＡＮをはじめとする通信機能を備える電子機器である。通信デバイス２００は、アンテナ２０２、デュプレクサ２０４、オシレータ２０５、ベースバンド回路２０６、受信回路２０８、送信回路２０９を備える。通信デバイス２００はダイレクトコンバージョン方式で構成される。

ベースバンド回路２０６は、送信すべきデジタルベースバンド信号ＢＢＩ、ＢＢＱを発生する。Ｉ成分（同相成分）とＱ成分（直交成分）について同様に構成されるため、送信回路２０９および受信回路２０８それぞれの構成について、Ｉ成分に着目して説明する。

まず、送信回路２０９について説明する。Ｄ／Ａコンバータ２２０ｉは、デジタルベースバンド信号ＢＢＩをアナログベースバンド信号ＢＢＩ’に変換する。ローパスフィルタ２２２ｉは、アナログベースバンド信号ＢＢＩ’からカットオフ周波数ｆｃより高い周波数成分を除去する。

オシレータ２０５は、キャリア周波数を有するキャリア信号ＳＣを発生する。ミキサ回路２２４ｉは、同相キャリア信号ＳＣとローパスフィルタ２２２ｉの出力信号を周波数ミキシングし、アップコンバージョン（振幅変調）する。加算器２２６は、Ｉ成分とＱ成分それぞれのミキサ回路２２４の出力を合成する。ＰＡ（Power Amplifier）２２８は、加算器２２６の出力信号を増幅する。デュプレクサ２０４は、ＰＡ２２８からの信号を受け、アンテナ２０２に供給する。
以上が送信側の構成である。

続いて受信回路２０８の構成を説明する。アンテナ２０２が受信した信号は、デュプレクサ２０４を介して受信回路２０８に入力される。ＬＮＡ（Low Noise Amplifier）２１０は、アンテナ２０２が受信した信号を増幅する。ミキサ回路２１２ｉは、受信信号に同相キャリア信号ＳＣｉをミキシングし、ベースバンド周波数にダウンコンバージョンする。ローパスフィルタ２１６ｉは、ダウンコンバージョンされた同相信号をフィルタリングする。Ａ／Ｄコンバータ２１８ｉは、ローパスフィルタ２１６ｉの出力をデジタル信号に変換し、ベースバンド回路２０６へと出力する。

図４の通信デバイス２００において、ローパスフィルタ２１６ｉ、２１６ｑ、２２２ｉ、２２２ｑは、ｇｍ−Ｃ型フィルタで構成される。このｇｍ−Ｃ型フィルタは、基本構成として、ｇｍアンプと、ｇｍアンプの出力電流によって充放電されるキャパシタＣを備える。そしてｇｍ−Ｃ型フィルタのカットオフ周波数は、ｇｍアンプのトランスコンダクタンスｇｍと、キャパシタＣの容量値の比（ｇｍ／Ｃ）で決定される。ｇｍアンプには、ＰＬＬ回路１００の内部のｇｍアンプと共通の制御電圧Ｖｔｕｎｅが供給されている。なおｇｍ−Ｃ型フィルタの具体的な構成は特に限定されず、公知のあるいは将来利用可能なさまざまな構成で構わない。

少なくともオートチューナーＰＬＬ（ＡＰＬＬ）回路１００とローパスフィルタ２１６、２２２は、同じ半導体基板上に形成される。ＰＬＬ回路１００の第１アンプ１２、第２アンプ１４、ｇｍアンプ１８ａ、１８ｂおよびローパスフィルタ２１６、ローパスフィルタ２２２のｇｍアンプは、近接して配置される。同様に、ＰＬＬ回路１００のキャパシタＣ１、Ｃ２と、ローパスフィルタ２１６、ローパスフィルタ２２２のキャパシタも、近接して配置される。その結果、ＰＬＬ回路１００とローパスフィルタ２１６、２２２は、ほとんど同じ温度で動作するとともに、ほとんど同じプロセスばらつきを有することになる。

ｇｍ−Ｃ型フィルタを用いてローパスフィルタ２１６やローパスフィルタ２２２を構成すると、トランスコンダクタンスｇｍや容量値Ｃのプロセスばらつきや温度変化にともなって、カットオフ周波数が変動する。図４の通信デバイス２００では、ＰＬＬ回路１００によって、温度やプロセスばらつきにかかわらず、（α・ｇｍ／Ｃ）が一定となるように、制御電圧Ｖｔｕｎｅが調節される。そして共通の制御電圧Ｖｔｕｎｅがローパスフィルタ２１６、２２２に供給されるため、ローパスフィルタ２１６、２２２においても、ｇｍ／Ｃが一定に保たれ、カットオフ周波数の変動を抑制することができる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

スタートアップ回路８は、ｇｍ−Ｃ型ＶＣＯ１０が発振していないことを検出してシードパルスＳ３を注入してもよい。たとえば、ｇｍ−Ｃ型ＶＣＯ１０の発振信号Ｖ_ｏｓｃを受けて動作する回路から、ｇｍ−Ｃ型ＶＣＯ１０が発振していないことを示す信号を受け、この信号を契機としてシードパルスＳ３を注入してもよい。あるいは、ＰＬＬ回路１００の起動直後には、ｇｍ−Ｃ型ＶＣＯ１０は発振していないため、スタートアップ回路８は電源電圧Ｖｄｄを監視し、電源電圧Ｖｄｄが立ち上がったことを契機としてシードパルスＳ３を注入してもよい。

ＰＬＬ回路１００の用途は、通信デバイスには限定されず、ｇｍ−Ｃ型フィルタに対する制御電圧Ｖｔｕｎｅを供給するさまざまな用途に利用可能である。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００…ＰＬＬ回路、１０…ｇｍ−Ｃ型ＶＣＯ、１２…第１アンプ、１４…第２アンプ、１６…ジャイレータ、１８…ｇｍセル、Ｃ１…第１キャパシタ、Ｃ２…第２キャパシタ、２…アンプ、４…分周器、５…位相比較信号生成部、５ａ…位相比較器、５ｂ…チャージポンプ回路、６…ループフィルタ、８…スタートアップ回路、２０…しきい値電圧生成部、２２…コンパレータ、２４…パルス生成部、２６…差動変換回路、２００…通信デバイス、２０２…アンテナ、２０４…デュプレクサ、２０５…オシレータ、２０６…ベースバンド回路、２０８…受信回路、２０９…送信回路、２１０…ＬＮＡ、２１２…ミキサ回路、２１６…ローパスフィルタ、２１８…Ａ／Ｄコンバータ、２２０…Ｄ／Ａコンバータ、２２２…ローパスフィルタ、２２４…ミキサ回路、２２６…加算器、２２８…ＰＡ。

Claims (4)

1. 入力された制御電圧に応じた周波数で発振するｇｍ−Ｃ型電圧制御発振器と、
   前記電圧制御発振器から出力される発振信号を分周する分周器と、
   前記分周器により分周された発振信号と、基準発振信号の位相差に応じた位相差信号を発生する位相差信号生成部と、
   前記位相差信号をフィルタリングし、前記制御電圧を生成するループフィルタと、
   前記制御電圧に応じた検出信号のレベルにもとづいて、前記電圧制御発振器にシードパルスを注入するスタートアップ回路と、
   を備えることを特徴とする位相ロックループ回路。
2. 前記スタートアップ回路は、
   前記制御電圧に応じた検出信号を所定のしきい値と比較するコンパレータを含み、当該コンパレータの出力信号に応じて、前記シードパルスを発生することを特徴とする請求項１に記載の位相ロックループ回路。
3. 前記しきい値は、前記位相ロックループ回路がロックした状態において、前記検出信号がとりうる範囲の外側に設定されることを特徴とする請求項２に記載の位相ロックループ回路。
4. 請求項１から３のいずれかに記載の位相ロックループ回路と、
   前記位相ロックループ回路が生成する前記制御電圧を受けて動作するｇｍアンプおよびキャパシタを有するｇｍ−Ｃ型フィルタと、
   を備えることを特徴とする電子機器。

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