JP2014171201A - Ｐｌｌ回路 - Google Patents

Abstract

【課題】短時間でロックできるＰＬＬ回路を提供する。
【解決手段】電圧制御発振器４と、電圧制御発振器４からの出力信号を分周する分周器５と、分周器５により分周された信号の位相と基準信号の位相との位相差に応じた位相差信号を発生するする位相比較器２と、位相比較器２から出力される信号の低域周波数成分を電圧制御発振器４に入力する低域通過フィルタ３と、を備え、上記の低域通過フィルタ３は、位相比較器２と電圧制御発振器４との間に設けられた抵抗１８と、位相比較器２と電圧制御発振器４との間のノードに少なくとも一端が接続されたキャパシタ１９と、抵抗１８と並列に、互いに逆向きに接続された少なくとも２個のダイオード２０及びダイオード２１を有する。
【選択図】図１

Description

本発明は、ＰＬＬ（Phase Locked Loop）回路に関する。

ＰＬＬ回路においては、電圧制御発振器から出力される発振信号と、外部から入力される基準信号との位相差に応じて位相比較器が出力する位相差信号を低域通過フィルタで平滑化して、平滑化した後の信号が、電圧制御発振器を制御する制御信号として電圧制御発振器に入力される。電圧制御発振器は、入力される制御信号の電圧に応じた周波数の発振信号を出力する。

ところで、ＰＬＬ回路の起動時、及び基準信号の入力が開始される場合には、電源の投入又は基準信号の入力開始に応じて、位相比較器が発生した位相差信号を平滑化した制御信号が立ち上がり、電圧制御発振器は制御信号に応じた周波数の発振信号の出力を開始する（例えば、特許文献１及び特許文献２を参照）。

特開２０１２−１４２７６４号公報 特開平７−２８３７２５号公報

しかし、位相差信号を平滑化する低域通過フィルタにはキャパシタが含まれているので、キャパシタがチャージされるまでは、電圧制御発振器に入力される制御信号の電圧が十分に変化しない。したがって、電圧制御発振器が出力する発振信号の周波数が速やかに変化せず、ＰＬＬ回路がロックするまでに長い時間を要するという問題があった。

このような問題に対して、特許文献１においては、電源投入時には、位相差信号と異なる起動パルスを電圧制御発振器に入力することにより、ＰＬＬ回路を高速に起動することができるという構成が提案されている。図４は、特許文献１において開示されているＰＬＬ回路４００の構成例を示す。

図４に示すＰＬＬ回路４００は、位相比較器６２、起動パルス生成部６３、電圧制御発振器６４及び分周器６５を備える。通常動作時には、位相比較器６２から出力される位相差信号が、抵抗７１、抵抗７４及びキャパシタ７５により構成されるラグリードフィルタを介して電圧制御発振器６４に入力される。これに対して、電源投入時には、起動パルス生成部６３が生成したパルスが、ダイオード７２、抵抗７３及び抵抗７４を介してキャパシタ７５に印加され、キャパシタ７５が高速にチャージされる。その結果、起動パルスによってキャパシタ７５がチャージされ次第、電圧制御発振器６４は、位相差信号の電圧に応じた周波数で発振を開始する。

しかし、ＰＬＬ回路４００においては、起動パルスのパルス幅が短過ぎるとチャージ時間が不足して十分な効果が表れず、パルス幅が長過ぎると、キャパシタ７５がチャージされた後にも起動パルスが電圧制御発振器６４に入力されてしまう。したがって、ＰＬＬ回路４００におけるロック時間を短縮するには、最適な起動パルスの幅を調整しなければならないという問題があった。また、ＰＬＬ回路４００においては、電源起動時には起動パルスが発生されるが、電源が投入された状態で基準信号の入力が開始した場合には起動パルスが発生されない。したがって、基準信号の入力が開始されてからロックするまでの時間を短縮することはできなかった。

また、特許文献２においては、ループフィルタと直列にダイオードを接続することにより、電圧制御発振器に入力する制御信号を高速に変化させたい場合にループフィルタのインピーダンスを小さくすることができるという構成が提案されている。図５は、特許文献２において開示されているＰＬＬ回路５００の構成例を示す。

図５に示すＰＬＬ回路５００は、位相比較器６２、電圧制御発振器６４及び分周器６５を備える。位相比較器６２と電圧制御発振器６４との間には、抵抗８１及びキャパシタ８２から構成される第１の低域通過フィルタと、抵抗８６、キャパシタ８７及びキャパシタ８８から構成される第２の低域通過フィルタとが設けられており、第１の低域通過フィルタ及び第２の低域通過フィルタに直列にダイオード８３及びダイオード８４が設けられている。

位相ロック時には、ダイオード８３及びダイオード８４はオフに近い状態になっている。ロックがはずれて位相比較器６２の出力信号が所定の電圧よりも大きく変動すると、ダイオード８３及びダイオード８４が導通することにより、キャパシタ８２、キャパシタ８７及びキャパシタ８８がチャージされる。

ところが、ＰＬＬ回路５００においては、ダイオード８３及びダイオード８４がオフに近い状態においてはインピーダンスが高いので、ダイオード８３及びダイオード８４がＰＬＬ回路５００の位相特性に影響を及ぼすという問題があった。ダイオード８３及びダイオード８４がオフ状態の時のインピーダンスの上昇を制限するために、ダイオード８３及びダイオード８４と並列に抵抗８５を設ける提案もなされているが、抵抗８５が挿入されることにより、第１の低域通過フィルタ及び第２の低域通過フィルタの特性を調整し直す必要があるという問題があった。

そこで、本発明はこれらの点に鑑みてなされたものであり、ロック状態における低域通過フィルタの特性への影響を抑制しつつ、短時間でロックできるＰＬＬ回路を提供することを目的とする。

本発明のＰＬＬ回路は、電圧制御発振器と、電圧制御発振器からの出力信号を分周する分周器と、分周器により分周された信号の位相と基準信号の位相との位相差に応じた位相差信号を発生する位相比較器と、位相比較器から出力される信号の低域周波数成分を電圧制御発振器に入力する低域通過フィルタと、を備え、上記の低域通過フィルタは、位相比較器と電圧制御発振器との間に設けられた抵抗と、位相比較器と電圧制御発振器との間のノードに少なくとも一端が接続されたキャパシタと、上記の抵抗と並列に、互いに逆向きに接続された少なくとも２個のダイオードを有する。

上記の２個のダイオードは、例えば、位相比較器と電圧制御発振器との間において、位相比較器及び電圧制御発振器と直列に設けられた抵抗のうち、最も抵抗値が大きい抵抗と並列に設けられている。上記の低域通過フィルタは反転増幅器をさらに有し、上記のキャパシタ、抵抗およびダイオードは、反転増幅器の負帰還路に設けられていてもよい。

また、上記の位相比較器は、位相差信号として、第１位相差信号と、第１位相差信号を反転した第２位相差信号とを発生し、第１位相差信号は、反転増幅器の反転入力端子に入力されており、第２位相差信号は、反転増幅器の非反転入力端子に入力されていてもよい。

上記の少なくとも２個のダイオードは、例えば、第１ダイオードと第２ダイオードとを含み、第１ダイオードのアノードと第２ダイオードのカソードとが、抵抗の第１端子に接続され、第１ダイオードのカソードと第２ダイオードのアノードとが、抵抗の第２端子に接続されている。

本発明によれば、ＰＬＬ回路が、ロック状態における低域通過フィルタの特性への影響を抑制しつつ、短時間でロックできるという効果を奏する。

第１の実施形態のＰＬＬ回路の構成例を示す。 第２の実施形態のＰＬＬ回路の構成例を示す。 第３の実施形態のＰＬＬ回路の構成例を示す。 従来のＰＬＬ回路の構成例を示す。 従来のＰＬＬ回路の構成例を示す。

＜第１の実施形態＞
［低域通過フィルタとしてアクティブフィルタを備える］
図１は、第１の実施形態のＰＬＬ回路１００の構成例を示す。ＰＬＬ回路１００は、入力端子１、位相比較器２、低域通過フィルタ３、電圧制御発振器４、分周器５及び出力端子６を備える。

入力端子１には基準信号が入力される。基準信号は、電圧制御発振器４が出力する発振信号よりも低い周波数の信号である。
位相比較器２は、入力端子１から入力された基準信号と、分周器５から入力された分周信号との位相差に応じた位相差信号を出力する。位相比較器２は、例えばＲＳフリップフロックを有する。位相比較器２に入力された基準信号の立ち上がりタイミングで位相差信号が立ち下がり、位相比較器２に入力された分周信号の立ち上がりタイミングで位相差信号が立ち上がる。基準信号の位相と分周信号の位相との差が１８０度である状態で、位相差信号はデューティが５０％になる。位相比較器２は、位相差信号として、第１位相差信号と、第１位相差信号を反転した第２位相差信号とを出力する。

低域通過フィルタ３は、所定の遮断周波数よりも低い周波数の信号を通過させ、遮断周波数以上の周波数を通過させない。低域通過フィルタ３は、反転増幅器１１、抵抗１２、キャパシタ１３、抵抗１４、抵抗１５、キャパシタ１６、抵抗１７、抵抗１８、キャパシタ１９、ダイオード２０及びダイオード２１を有する。一例として、ダイオード２０及びダイオード２１は、位相比較器２と電圧制御発振器４との間において、位相比較器２及び電圧制御発振器４と直列に設けられた抵抗のうち、最も抵抗値が大きい抵抗と並列に設けられている。低域通過フィルタ３の構成の詳細については後述する。

電圧制御発振器４は、低域通過フィルタ３の出力電圧に応じた周波数の発振信号を出力する。分周器５は、電圧制御発振器４が出力する発振信号を分周して、基準信号と同じ周波数の分周信号を生成する。分周器５は、生成した分周信号を位相比較器２に入力する。出力端子６は、電圧制御発振器４が出力する発振信号を外部に出力する。

以下、低域通過フィルタ３の構成の詳細について説明する。
位相比較器２が出力する第１位相差信号は抵抗１２に入力され、抵抗１２に直列に接続された抵抗１４を介して反転増幅器１１の反転入力端子に入力される。キャパシタ１３は、抵抗１２と抵抗１４との間のノードとグランドとの間に設けられている。
同様に、位相比較器２が出力する第２位相差信号は抵抗１５に入力され、抵抗１５に直列に接続された抵抗１７を介して反転増幅器１１の非反転入力端子に入力される。キャパシタ１６は、抵抗１５と抵抗１７との間のノードとグランドとの間に設けられている。
なお、キャパシタ１３、抵抗１２及び抵抗１４の定数は、それぞれキャパシタ１６、抵抗１５及び抵抗１７の定数と等しい。

抵抗１８、キャパシタ１９、ダイオード２０及びダイオード２１は、反転増幅器１１の負帰還路に設けられている。すなわち、抵抗１８及びキャパシタ１９は、反転増幅器の非反転入力端子と出力端子との間に、互いに直列に接続された状態で設けられている。キャパシタ１９は、低域通過フィルタ３と電圧制御発振器４との間のノードに一端が接続されており、抵抗１８は、反転増幅器１１の反転入力端子と抵抗１４との間のノードに一端が接続されている。一例として、抵抗１８の抵抗値は、抵抗１２、抵抗１４、抵抗１５及び抵抗１７の抵抗値よりも大きい。

ダイオード２０及びダイオード２１は、互いに逆向きに接続されている。すなわち、ダイオード２０のアノードとダイオード２１のカソードとは、反転増幅器１１の反転入力端子、抵抗１８及び抵抗１４に接続されている。ダイオード２０のカソードとダイオード２１のアノードとは、抵抗１８とキャパシタ１９との接続点に接続されている。

以下、低域通過フィルタ３の動作について説明する。低域通過フィルタ３においては、位相比較器２が出力する第１位相差信号のうち、抵抗１２及びキャパシタ１３の定数によって定まる遮断周波数より低い周波数の成分が抵抗１４に入力される。また、位相比較器２が出力する第２位相差信号のうち、抵抗１５及びキャパシタ１６の定数によって定まる遮断周波数より低い周波数の成分が抵抗１７に入力される。抵抗１４に入力された第１位相差信号の電圧と、抵抗１７に入力された第２位相差信号の電圧との差分電圧は、反転増幅器１１において増幅され、増幅後の信号が電圧制御発振器４に入力される。反転増幅器１１における増幅率は、抵抗１４の抵抗値と抵抗１８の抵抗値との比によって定められる。

ＰＬＬ回路１００がロックしている状態においては、抵抗１８の両端間の電圧がダイオード２０及びダイオード２１のオン電圧（例えば０．７Ｖ）より小さく、低域通過フィルタ３は、ダイオード２０及びダイオード２１がない状態と同等の状態で動作する。これに対して、電源が投入された直後及び基準信号の入力が開始された直後においては、抵抗１８の両端間の電圧がダイオード２０及びダイオード２１のオン電圧以上になる。

その結果、ダイオード２０及びダイオード２１が導通状態になり、ダイオード２０及びダイオード２１を介してキャパシタ１９のチャージとディスチャージとが行われる。その結果、抵抗１８を介してキャパシタ１９のチャージとディスチャージとが行われる場合に比べて高速に、第１位相差信号及び第２位相差信号の変化の影響を電圧制御発振器４に及ぼすことができる。したがって、電源が投入された直後及び基準信号の入力が開始された直後において、ロックするまでの時間を短縮することができる。

なお、位相比較器２が第１位相差信号及び第２位相差信号を出力し、第１位相差信号が反転増幅器１１の反転入力端子に入力され、第２位相差信号が反転増幅器１１の非反転入力端子に入力されることによって、温度変動に伴う発振信号の位相変動を抑制することができる。具体的には、反転増幅器１１は、第１位相差信号の電圧と第２位相差信号の電圧との差分電圧を増幅するので、いずれか１つの位相差信号が反転増幅器１１に入力される場合よりも少ない位相の変化によって、温度変動に伴って必要になる制御信号の電圧変化量を確保することができる。その結果、電圧制御発振器４は、温度が変化した場合に、発振信号の位相の変化量を抑制することができる。

以上のとおり、本実施形態に係るＰＬＬ回路１００によれば、位相比較器２と電圧制御発振器４との間に反転増幅器１１を有する低域通過フィルタ３が設けられており、反転増幅器１１の負帰還路には、直列に接続された抵抗１８及びキャパシタ１９と、抵抗１８と並列に設けられたダイオード２０及びダイオード２１が設けられている。その結果、ロック状態において、低域通過フィルタ３の特性への影響を生じることなく、電源投入時及び基準信号の入力開始時に、短時間でロックすることができるという効果を奏する。

＜第２の実施形態＞
［位相比較器２が１つの位相差信号を出力する］
図２は、第２の実施形態に係るＰＬＬ回路２００の構成例を示す。図２に示したＰＬＬ回路２００における位相比較器２は、図１に示したＰＬＬ回路１００における位相比較器２が出力する第１位相差信号のみを出力し、当該第１位相差信号は、反転増幅器１１の反転入力端子に入力される。また、反転増幅器１１の非反転入力端子に電源電圧Ｖｃｃの１／２の電圧が印加されている点でもＰＬＬ回路１００と異なる。

ＰＬＬ回路２００においては、第１位相差信号を平滑化した信号の電圧が反転増幅器１１において増幅された後に、電圧制御発振器４に入力される。ＰＬＬ回路２００においても、電源が投入された直後及び基準信号の入力が開始された直後において、ダイオード２０及びダイオード２１が導通状態になるので、短時間でロックできるという効果を奏する。

＜第３の実施形態＞
［低域通過フィルタとしてパッシブフィルタを備える］
図３は、第３の実施形態に係るＰＬＬ回路３００の構成例を示す。図３における低域通過フィルタ３は、第１の実施形態に係るＰＬＬ回路１００が備えていた反転増幅器１１を備えていないパッシブフィルタである点で、ＰＬＬ回路１００と異なる。

すなわち、本実施形態に係るＰＬＬ回路３００における低域通過フィルタ３は、抵抗３１、キャパシタ３２及び抵抗３３から構成されるラグリードフィルタを有する。そして、低域通過フィルタ３は、抵抗３１と並列に設けられたダイオード３４及びダイオード３５を有する。

位相比較器２が出力する位相差信号は、抵抗３１、ダイオード３４及びダイオード３５に入力される。ＰＬＬ回路３００がロックしている状態においては、抵抗３１の両端間の電圧がダイオード３４及びダイオード３５のオン電圧（例えば０．７Ｖ）より小さく、低域通過フィルタ３は、ダイオード３４及びダイオード３５がない状態と同等の状態で動作する。これに対して、電源が投入された直後及び基準信号の入力が開始された直後においては、抵抗３１の両端間の電圧がダイオード３４及びダイオード３５のオン電圧以上になる。

その結果、ダイオード３４及びダイオード３５が導通状態になり、ダイオード３４及びダイオード３５を介してキャパシタ３２のチャージとディスチャージとが行われる。したがって、抵抗３１を介してキャパシタ３２のチャージとディスチャージとが行われる場合に比べて高速に、位相差信号の変化の影響を電圧制御発振器４に及ぼすことができる。

なお、図３に示した低域通過フィルタ３は、抵抗３１、キャパシタ３２及び抵抗３３から構成されるラグリードフィルタを有しているが、低域通過フィルタ３は、抵抗３１及びキャパシタ３２から構成されるラグフィルタを有していてもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

１・・・入力端子、２・・・位相比較器、３・・・低域通過フィルタ、４・・・電圧制御発振器、５・・・分周器、６・・・出力端子、１１・・・反転増幅器、６２・・・位相比較器、６３・・・起動パルス生成部、６４・・・電圧制御発振器、６５・・・分周器

Claims (5)

1. 電圧制御発振器と、
   前記電圧制御発振器からの出力信号を分周する分周器と、
   前記分周器により分周された信号の位相と基準信号の位相との位相差に応じた位相差信号を発生する位相比較器と、
   前記位相比較器から出力される信号の低域周波数成分を前記電圧制御発振器に入力する低域通過フィルタと、
   を備え、
   前記低域通過フィルタは、
   前記位相比較器と前記電圧制御発振器との間に設けられた抵抗と、
   前記位相比較器と前記電圧制御発振器との間のノードに少なくとも一端が接続されたキャパシタと、
   前記抵抗と並列に、互いに逆向きに接続された少なくとも２個のダイオードを有する、ＰＬＬ回路。
2. 前記２個のダイオードは、前記位相比較器と前記電圧制御発振器との間において、前記位相比較器及び前記電圧制御発振器と直列に設けられた抵抗のうち、最も抵抗値が大きい抵抗と並列に設けられている、
   請求項１に記載のＰＬＬ回路。
3. 前記低域通過フィルタは反転増幅器をさらに有し、
   前記キャパシタ、前記抵抗および前記ダイオードは、前記反転増幅器の負帰還路に設けられている、
   請求項１又は２に記載のＰＬＬ回路。
4. 前記位相比較器は、前記位相差信号として、第１位相差信号と、前記第１位相差信号を反転した第２位相差信号とを発生し、
   前記第１位相差信号は、前記反転増幅器の反転入力端子に入力されており、
   前記第２位相差信号は、前記反転増幅器の非反転入力端子に入力されている、
   請求項３に記載のＰＬＬ回路。
5. 前記少なくとも２個のダイオードは、第１ダイオードと第２ダイオードとを含み、
   前記第１ダイオードのアノードと前記第２ダイオードのカソードとが、前記抵抗の第１端子に接続され、
   前記第１ダイオードのカソードと前記第２ダイオードのアノードとが、前記抵抗の第２端子に接続されている、
   請求項１から４のいずれか１項に記載のＰＬＬ回路。

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