JP2013523009A5 - - Google Patents
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Claims (20)
- 装置であって、
少なくとも部分的に入力信号に基づく第1の調整電圧を受け取る容量性ネットワークと、前記容量性ネットワークに結合されるスイッチド・キャパシタ・アレイとを有する、電圧制御発振器(VCO)と、
前記第1の調整電圧と参照電圧とを受け取り、前記参照電圧と前記第1の調整電圧との間の差を増幅する、増幅器と、
前記参照電圧と、前記参照電圧と前記第1の調整電圧との間の前記増幅された差とを受け取る、スイッチと、
前記スイッチからの出力を受け取り、第2の調整電圧を生成する、キャリブレーションキャパシタと、
前記入力信号と前記第2の調整電圧とを受け取る制御ループであって、前記装置がリセットするとき前記参照電圧を前記キャリブレーションキャパシタに印加するように前記制御ループが前記スイッチを制御し、更に、前記VCOの静電容量を調節して位相と周波数ロックとを全般的に維持するように前記制御ループが前記スイッチド・キャパシタ・アレイを制御する、前記制御ループと、
を含む、装置。 - 請求項1に記載の装置であって、
前記VCOが、前記容量性ネットワークに結合される誘導性ネットワークと、前記容量性ネットワークに結合されるVCO増幅器とを更に含む、装置。 - 請求項1に記載の装置であって、
前記制御ループが、プレシジョン・ロック検出器と、前記プレシジョン・ロック検出器に結合されるウィンドウ調節回路と、前記ウィンドウ調節回路に結合されるナローウィンドウ回路と、前記ウィンドウ調節回路に結合されるワイドウィンドウ調節回路と、前記入力信号を受け取る分周器と、前記ウィンドウ調節回路と前記分周器とに結合されるオンオフコントローラと、前記オンオフコントローラと前記スイッチド・キャパシタ・アレイとに結合されるカウンタとを更に含む、装置。 - 請求項3に記載の装置であって、
前記オンオフコントローラが、
第1の入力端子と第2の入力端子と出力端子とを有する第1のコンパレータであって、前記第1のコンパレータの前記第1の入力端子が前記スイッチに結合され、前記第1のコンパレータの前記第2の入力端子が前記ウィンドウ調節回路に結合される、前記第1のコンパレータと、
第1の入力端子と第2の入力端子と出力端子とを有する第2のコンパレータであって、前記第2のコンパレータの前記第1の入力端子が前記スイッチに結合され、前記第2のコンパレータの前記第2の入力端子が前記ウィンドウ調節回路に結合される、前記第2のコンパレータと、
を更に含む、装置。 - 請求項4に記載の装置であって、
前記オンオフコントローラが、
前記分周器に結合される第1のインバータと、
前記第1のコンパレータの前記出力端子と前記分周器とに結合される第1のフリップフロップと、
前記第1のフリップフロップと前記カウンタとの間に接続される第2のインバータと、
前記第1のフリップフロップと前記第1のインバータとに結合される第2のフリップフロップと、
第2のコンパレータの前記出力端子と前記分周器とに結合される第3のフリップフロップと、
前記第3のフリップフロップと前記第1のインバータとに結合される第4のフリップフロップと、
前記第3及び第4のフリップフロップの各々と前記カウンタとに結合される第1の論理ゲートと、
前記第1及び第2のフリップフロップの各々と前記スイッチとに結合される第2の論理ゲートと、
を更に含む、装置。 - 請求項5に記載の装置であって、
前記第1、第2、第3及び第4のフリップフロップがDフリップフロップである、装置。 - 請求項5に記載の装置であって、
前記第1及び第2の論理ゲートがORゲートである、装置。 - 請求項1に記載の装置であって、
前記スイッチがマルチプレクサである、装置。 - 請求項1に記載の装置であって、
前記スイッチが単極双投スイッチである、装置。 - 装置であって、
入力信号を受け取る位相/周波数検出器(PFD)と、
前記PFDに結合されるチャージポンプと、
前記チャージポンプに結合され、第1の調整電圧を生成する、ループフィルタと、
前記第1の調整電圧と参照電圧とを受け取る増幅器と、
第1の入力端子と第2の入力端子と出力端子とを有するスイッチであって、前記第1の入力端子が前記参照電圧を受け取り、前記第2の入力端子が前記増幅器に結合される、前記スイッチと、
前記スイッチの前記出力端子に結合され、第2の調整電圧を生成する、キャリブレーションキャパシタと、
VCOであって、容量性ネットワークに結合される誘導性ネットワークと、前記誘導性ネットワークに結合される容量性ネットワークであって、前記第1及び第2の調整電圧を受け取るように前記ループフィルタとキャリブレーションキャパシタとに結合される、前記容量性ネットワークと、前記誘導性ネットワークに結合されるスイッチド・キャパシタ・アレイと、前記誘導性ネットワークに結合されるVCO増幅器とを有する、前記VCOと、
前記VCOと前記PFDとに結合される分周器と、
前記入力信号を受け取り、前記スイッチと前記キャリブレーションキャパシタと前記スイッチド・キャパシタ・アレイとに結合される制御ループであって、前記装置がリセットするとき前記参照電圧を前記キャリブレーションキャパシタに印加するように前記制御ループが前記スイッチを制御し、更に、前記VCOの静電容量を調整して位相と周波数ロックとを全般的に維持するように前記制御ループが前記スイッチド・キャパシタ・アレイを制御する、前記制御ループと、
を含む、装置。 - 請求項10に記載の装置であって、
前記分周器が第1の分周器であり、
前記制御ループが、前記PFDに結合されるプレシジョン・ロック検出器と、前記プレシジョン・ロック検出器に結合されるウィンドウ調節回路と、前記ウィンドウ調節回路に結合されるナローウィンドウ回路と、前記ウィンドウ調節回路に結合されるワイドウィンドウ調節回路と、前記入力信号を受け取る第2の分周器と、前記ウィンドウ調節回路と前記第2の分周器とに結合されるバンバンコントローラと、前記バンバンコントローラと前記スイッチド・キャパシタ・アレイに結合されるカウンタとを更に含む、装置。 - 請求項11に記載の装置であって、
前記バンバンコントローラが、
第1の入力端子と第2の入力端子と出力端子とを有する第1のコンパレータであって、前記第1のコンパレータの前記第1の入力端子が前記スイッチに結合され、前記第1のコンパレータの前記第2の入力端子が前記ウィンドウ調節回路に結合される、前記第1のコンパレータと、
第1の入力端子と第2の入力端子と出力端子とを有する第2のコンパレータであって、前記第2のコンパレータの前記第1の入力端子が前記スイッチに結合され、前記第2のコンパレータの前記第2の入力端子が前記ウィンドウ調節回路に結合される、前記第2のコンパレータと、
を更に含む、装置。 - 請求項12に記載の装置であって、
前記バンバンコントローラが、
前記分周器に結合される第1のインバータと、
第1のコンパレータの前記出力端子と前記分周器とに結合される第1のフリップフロップと、
前記第1のフリップフロップと前記カウンタとの間に接続される第2のインバータと、
前記第1のフリップフロップと前記第1のインバータとに結合される第2のフリップフロップと、
前記第2のコンパレータの前記出力端子と前記分周器とに結合される第3のフリップフロップと、
前記第3のフリップフロップと前記第1のインバータとに結合される第4のフリップフロップと、
前記第3及び第4のフリップフロップの各々と前記カウンタとに結合される第1の論理ゲートと、
前記第1及び第2のフリップフロップの各々と前記スイッチとに結合される第2の論理ゲートと、
を更に含む、装置。 - 請求項13に記載の装置であって、
前記第1、第2、第3及び第4のフリップフロップがDフリップフロップである、装置。 - 請求項14に記載の装置であって、
前記第1及び第2の論理ゲートがORゲートである、装置。 - 請求項10に記載の装置であって、
前記スイッチがマルチプレクサである、装置。 - 請求項10に記載の装置であって、
前記スイッチが単極双投スイッチである、装置。 - 装置であって、
入力信号を受け取るPFDと、
前記PFDに結合されるチャージポンプと、
前記チャージポンプに結合されるループフィルタであって、第1の調整電圧を生成する、前記ループフィルタと、
前記第1の調整電圧と参照電圧とを受け取る増幅器と、
第1の入力端子と第2の入力端子と出力端子とを有するスイッチであって、前記第1の入力端子が前記参照電圧を受け取り、前記第2の入力端子が前記増幅器に結合される、前記スイッチと、
前記スイッチの前記出力端子に結合され、第2の調整電圧を生成する、キャリブレーションキャパシタと、
VCOであって、容量性ネットワークに結合される誘導性ネットワークと、前記誘導性ネットワークに結合される容量性ネットワークであって、前記第1及び第2の調整電圧を受け取るように前記ループフィルタとキャリブレーションキャパシタとに結合される、前記容量性ネットワークと、前記誘導性ネットワークに結合されるスイッチド・キャパシタ・アレイと、前記誘導性ネットワークに結合されるVCO増幅器とを有する、前記VCOと、
前記VCOと前記PFDとに結合される第1の分周器と、
制御ループであって、前記PFDに結合されるプレシジョン・ロック検出器と、第1の入力端子と第2の入力端子と出力端子とを有する第1のコンパレータであって、前記第1のコンパレータの前記第1の入力端子が前記スイッチに結合され、前記第1のコンパレータの前記第2の入力端子が前記ウィンドウ調節回路に結合される、前記第1のコンパレータと、第1の入力端子と第2の入力端子と出力端子とを有する第2のコンパレータであって、前記第2のコンパレータの前記第1の入力端子が前記スイッチに結合され、前記第2のコンパレータの前記第2の入力端子が前記ウィンドウ調節回路に結合される、前記第2のコンパレータと、前記入力信号を受け取る第2の分周器と、前記第2の分周器に結合される第1のインバータと、前記第2のコンパレータの前記出力端子と前記分周器とに結合される第1のDフリップフロップと、前記第1のDフリップフロップに結合される第2のインバータと、前記第1のDフリップフロップと前記第1のインバータとに結合される第2のDフリップフロップと、前記第2のコンパレータの前記出力端子と前記分周器とに結合される第3のDフリップフロップと、第3のDフリップフロップと前記第1のインバータとに結合される第4のDフリップフロップと、前記第3及び第4のDフリップフロップの各々に結合される第1のORゲートと、前記第1及び第2のDフリップフロップの各々と前記第1のコンパレータの前記第2の入力端子とに結合される第2のORゲートと、前記第2のインバータと前記第2のORゲートと前記スイッチド・キャパシタ・アレイとに結合されるカウンタとを有する、前記制御ループと、
を含む、装置。 - 請求項18に記載の装置であって、
前記スイッチがマルチプレクサである、装置。 - 請求項18に記載の装置であって、
前記スイッチが単極双投スイッチである、装置。
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US6680632B1 (en) * | 2002-02-26 | 2004-01-20 | Cypress Semiconductor Corp. | Method/architecture for a low gain PLL with wide frequency range |
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US7263152B2 (en) * | 2003-11-18 | 2007-08-28 | Analog Devices, Inc. | Phase-locked loop structures with enhanced signal stability |
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