JPH06216756A

JPH06216756A - 論理回路

Info

Publication number: JPH06216756A
Application number: JP5006266A
Authority: JP
Inventors: Rokutaro Ogawa; 禄太郎小川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-01-18
Filing date: 1993-01-18
Publication date: 1994-08-05

Abstract

(57)【要約】【目的】論理回路、例えば、４入力ＯＲ／ＮＯＲ回路に
関し、高速性と、低消費電力性と、高ソフトエラー耐性
と、高集積性とを実現できるようにする。【構成】入力回路部を、コレクタをＶＣＣ電源線７に接
続され、エミッタをＰＮＰトランジスタ４のベース及び
ｎＭＯＳトランジスタ１２のゲートに接続されたＮＰＮ
トランジスタ１、３６、１１０、１１１で構成し、出力
回路部にＰＮＰトランジスタ４及び抵抗５からなるコレ
クタ接地回路６と、ｎＭＯＳトランジスタ１２及び抵抗
１３からなるソース接地回路１４とを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、非ＮＯＴ回路（スルー
回路）、ＮＯＴ回路（インバータ）、ＯＲ回路、ＮＯＲ
回路等、いわゆる論理回路（logic circuit）に関す
る。

【０００２】

【従来の技術】従来、論理回路として、ＮＰＮトランジ
スタからなる差動回路を基本として構成されるＥＣＬ回
路や、ｐＭＯＳトランジスタとｎＭＯＳトランジスタと
を相補接続して構成されるＣＭＯＳ回路等が知られてい
る。

【０００３】

【発明が解決しようとする課題】ここに、従来の論理回
路は、論理回路一般に要求される高速性、低消費電力
性、高ソフトエラー耐性、高集積性を同時に満足させる
ものではなく、いずれかに問題があった。

【０００４】例えば、ＥＣＬ回路は、高速性を有する
が、消費電力が大きく、高集積性に劣り、ソフトエラー
耐性も低いという問題点があった。また、ＣＭＯＳ回路
は、高集積性及び高ソフトエラー耐性を有するが、駆動
周波数を高くすると、消費電力が大きくなってしまうと
いう問題点があった。

【０００５】本発明は、かかる点に鑑み、高速性と、低
消費電力性と、高ソフトエラー耐性と、高集積性とをす
べて実現できるようにした論理回路を提供することを目
的とする。

【０００６】

【課題を解決するための手段】第１の発明本発明中、第１の発明の論理回路は、コレクタを交流的
に接地された第１のバイポーラトランジスタからなる第
１のコレクタ接地回路（エミッタホロア回路）と、入出
力レベルが一致するようにコレクタを交流的に接地され
た第２のバイポーラトランジスタからなる第２のコレク
タ接地回路とを縦列接続して構成するというものであ
る。

【０００７】第２の発明本発明中、第２の発明の論理回路は、コレクタを交流的
に接地されたバイポーラトランジスタからなるコレクタ
接地回路と、入出力レベルが一致するようにソースを接
地された電界効果トランジスタからなるソース接地回路
とを縦列接続して構成するというものである。

【０００８】第３の発明本発明中、第３の発明の論理回路は、ドレインを交流的
に接地された電界効果トランジスタからなるドレイン接
地回路（ソースホロア回路）と、入出力レベルが一致す
るようにコレクタを交流的に接地されたバイポーラトラ
ンジスタからなるコレクタ接地回路とを縦列接続して構
成するというものである。

【０００９】第４の発明本発明中、第４の発明の論理回路は、ドレインを交流的
に接地された第１の電界効果トランジスタからなるドレ
イン接地回路と、入出力レベルが一致するようにソース
を交流的に接地された第２の電界効果トランジスタから
なるソース接地回路とを縦列接続して構成するというも
のである。

【００１０】第５の発明本発明中、第５の発明の論理回路は、コレクタを交流的
に接地され、ベースを入力端とする第１のバイポーラト
ランジスタと、ベースを前記第１のバイポーラトランジ
スタのエミッタに接続され、入出力レベルが一致するよ
うにコレクタを交流的に接地された第２のバイポーラト
ランジスタからなるコレクタ接地回路とを設けて構成す
るというものである。

【００１１】第６の発明本発明中、第６の発明の論理回路は、コレクタを交流的
に接地され、ベースを入力端とするバイポーラトランジ
スタと、ゲートを前記バイポーラトランジスタのエミッ
タに接続され、入出力レベルが一致するようにソースを
交流的に接地された電界効果トランジスタからなるソー
ス接地回路とを設けて構成するというものである。

【００１２】第７の発明本発明中、第７の発明の論理回路は、ドレインを交流的
に接地され、ゲートを入力端とする電界効果トランジス
タと、ベースを前記電界効果トランジスタのソースに接
続され、入出力レベルが一致するようにコレクタを交流
的に接地されたバイポーラトランジスタからなるコレク
タ接地回路とを設けて構成するというものである。

【００１３】第８の発明本発明中、第８の発明の論理回路は、ドレインを交流的
に接地され、ゲートを入力端とする第１の電界効果トラ
ンジスタと、ゲートを前記第１の電界効果トランジスタ
のソースに接続され、入出力レベルが一致するようにソ
ースを交流的に接地された第２の電界効果トランジスタ
からなるソース接地回路とを設けて構成するというもの
である。

【００１４】第９の発明本発明中、第９の発明の論理回路は、第１、第２、第
３、第４、第５、第６、第７又は第８の発明の論理回路
を含ませて構成するというものである。

【００１５】例えば、第１、第２、第３、第４、第５、
第６、第７又は第８の発明の論理回路のうち、同一の複
数の論理回路もしくは一部同一の複数の論理回路又は異
なる複数の論理回路の出力端を接続してなる結線論理積
回路又は結線論理和回路を含んで、論理回路を構成する
というものである。

【００１６】

【作用】第１の発明本発明中、第１の発明を具体化すると、入力回路部を第
１のコレクタ接地回路で構成し、出力回路部を第２のコ
レクタ接地回路で構成してなる非ＮＯＴ回路や、ＯＲ回
路等が構成される。

【００１７】この第１の発明では、入力回路部をコレク
タ接地回路で構成するようにしているが、この場合、こ
のコレクタ接地回路を構成するバイポーラトランジスタ
のコレクタは、高電圧側の電源電圧又は低電圧側の電源
電圧に固定され、論理を持つことがない。この結果、こ
のバイポーラトランジスタにおけるミラー効果をなく
し、前段回路の負荷を軽くし、前段回路の出力側の充放
電電流を少なくすることができる。したがって、高速性
を実現することができる。

【００１８】また、この第１の発明では、ＥＣＬ回路の
ように電流切換え動作を必要とせず、単にレベルを伝達
することで論理処理が行われる。したがって、高速な論
理処理が可能であり、この点からしても、高速性を実現
することができる。

【００１９】また、この第１の発明では、出力回路部を
コレクタ接地回路で構成するようにしているが、コレク
タ接地回路は負荷駆動能力が大きいので、負荷が長配線
や多数ファンアウト等の高負荷の場合でも、動作速度の
低下を少なくすることができる。したがって、この点か
らしても、高速性を実現することができる。

【００２０】また、この第１の発明では、前述したよう
に、入力回路部をコレクタ接地回路で構成し、このコレ
クタ接地回路を構成するバイポーラトランジスタのコレ
クタを高電圧側の電源電圧又は低電圧側の電源電圧に固
定し、このバイポーラトランジスタのコレクタが論理を
持つことがないようにしているので、負荷抵抗による電
圧降下という無駄をなくし、低電源電圧での動作を確保
することができる。したがって、低消費電力性を実現す
ることができる。

【００２１】また、この第１の発明では、前述したよう
に、ＥＣＬ回路のように電流切換え動作を必要とせず、
単にレベルを伝達することで論理処理が行われるように
しているので、低電流での動作を確保することができ
る。したがって、この点からしても、低消費電力性を実
現することができる。

【００２２】また、この第１の発明では、入力回路部を
アルファ線に弱いバイポーラトランジスタで構成してい
るが、前述したように、このバイポーラトランジスタの
コレクタは、高電圧側の電源電圧又は低電圧側の電源電
圧に固定される。この結果、このバイポーラトランジス
タのコレクタの論理がアルファ線によるソフトエラーに
よって反転してしまい、出力信号の論理も反転してしま
うという事態が発生することはない。したがって、高ソ
フトエラー耐性を実現することができる。

【００２３】また、この第１の発明によれば、ＥＣＬ回
路による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【００２４】このように、この第１の発明によれば、非
ＮＯＴ回路や、ＯＲ回路等について、高速性と、低消費
電力性と、高ソフトエラー耐性と、高集積性とをすべて
実現することができる。

【００２５】第２の発明本発明中、第２の発明を具体化すると、入力回路部をコ
レクタ接地回路で構成し、出力回路部をソース接地回路
で構成してなるＮＯＴ回路や、ＮＯＲ回路等が構成され
る。

【００２６】この第２の発明では、入力回路部をコレク
タ接地回路で構成するようにしているが、この場合、こ
のコレクタ接地回路を構成するバイポーラトランジスタ
のコレクタは、高電圧側の電源電圧又は低電圧側の電源
電圧に固定され、論理を持つことがない。この結果、こ
のバイポーラトランジスタにおけるミラー効果をなく
し、前段回路の負荷を軽くし、前段回路の出力側の充放
電電流を少なくすることができる。したがって、高速性
を実現することができる。

【００２７】また、この第２の発明では、ＥＣＬ回路の
ように電流切換え動作を必要とせず、単にレベルを伝達
することで論理処理が行われる。したがって、高速な論
理処理が可能であり、この点からしても、高速性を実現
することができる。

【００２８】また、この第２の発明では、前述したよう
に、入力回路部をコレクタ接地回路で構成し、このコレ
クタ接地回路を構成するバイポーラトランジスタのコレ
クタを高電圧側の電源電圧又は低電圧側の電源電圧に固
定し、このバイポーラトランジスタのコレクタが論理を
持つことがないようにしているので、負荷抵抗による電
圧降下という無駄をなくし、低電源電圧での動作を確保
することができる。したがって、低消費電力性を実現す
ることができる。

【００２９】また、この第２の発明では、前述したよう
に、ＥＣＬ回路のように電流切換え動作を必要とせず、
単にレベルを伝達することで論理処理を行うようにして
いるので、低電流での動作を確保することができる。し
たがって、この点からしても、低消費電力性を実現する
ことができる。

【００３０】また、この第２の発明では、入力回路部を
アルファ線に弱いバイポーラトランジスタで構成してい
るが、前述したように、このバイポーラトランジスタの
コレクタは、高電圧側の電源電圧又は低電圧側の電源電
圧に固定される。この結果、このバイポーラトランジス
タのコレクタの論理がアルファ線によるソフトエラーに
よって反転してしまい、出力信号の論理も反転してしま
うという事態が発生することはない。したがって、高ソ
フトエラー耐性を実現することができる。

【００３１】また、この第２の発明によれば、ＥＣＬ回
路による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【００３２】このように、この第２の発明によれば、Ｎ
ＯＴ回路や、ＮＯＲ回路等について、高速性と、低消費
電力性と、高ソフトエラー耐性と、高集積性とをすべて
実現することができる。

【００３３】第３の発明本発明中、第３の発明を具体化すると、入力回路部をド
レイン接地回路で構成し、出力回路部をコレクタ接地回
路で構成してなる非ＮＯＴ回路や、ＯＲ回路等が構成さ
れる。

【００３４】この第３の発明では、入力回路部をドレイ
ン接地回路で構成するようにしているが、この場合、こ
のドレイン接地回路を構成する電界効果トランジスタの
ドレインは、高電圧側の電源電圧又は低電圧側の電源電
圧に固定され、論理を持つことがない。この結果、この
電界効果トランジスタにおけるミラー効果をなくし、前
段回路の負荷を軽くし、前段回路の出力側の充放電電流
を少なくすることができる。したがって、高速性を実現
することができる。

【００３５】また、この第３の発明では、ＥＣＬ回路の
ように電流切換え動作を必要とせず、単にレベルを伝達
することで論理処理が行われる。したがって、高速な論
理処理が可能であり、この点からしても、高速性を実現
することができる。

【００３６】また、この第３の発明では、出力回路部を
コレクタ接地回路で構成するようにしているが、コレク
タ接地回路は負荷駆動能力が大きいので、負荷が長配線
や多数ファンアウト等の高負荷の場合でも、動作速度の
低下を少なくすることができる。したがって、この点か
らしても、高速性を実現することができる。

【００３７】また、この第３の発明では、前述したよう
に、入力回路部をドレイン接地回路で構成し、このドレ
イン接地回路を構成する電界効果トランジスタのドレイ
ンを高電圧側の電源電圧又は低電圧側の電源電圧に固定
し、この電界効果トランジスタのドレインが論理を持つ
ことがないようにしているので、負荷抵抗による電圧降
下という無駄をなくし、低電源電圧での動作を確保する
ことができる。したがって、低消費電力性を実現するこ
とができる。

【００３８】また、この第３の発明では、前述したよう
に、ＥＣＬ回路のように電流切換え動作を必要とせず、
単にレベルを伝達することで論理処理を行うようにして
いるので、低電流での動作を確保することができる。し
たがって、この点からしても、低消費電力性を実現する
ことができる。

【００３９】また、この第３の発明では、入力回路部を
アルファ線に強い電界効果トランジスタで構成している
が、たとえ、アルファ線の影響を受けたとしても、前述
したように、この電界効果トランジスタのドレインは、
高電圧側の電源電圧又は低電圧側の電源電圧に固定され
る。この結果、この電界効果トランジスタのドレインの
論理がアルファ線によるソフトエラーによって反転して
しまい、出力信号の論理も反転してしまうという事態が
発生することはない。したがって、高ソフトエラー耐性
を実現することができる。

【００４０】また、この第３の発明によれば、ＥＣＬ回
路による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【００４１】このように、この第３の発明によれば、非
ＮＯＴ回路や、ＯＲ回路等について、高速性と、低消費
電力性と、高ソフトエラー耐性と、高集積性とをすべて
実現することができる。

【００４２】第４の発明本発明中、第４の発明を具体化すると、入力回路部をド
レイン接地回路で構成し、出力回路部をソース接地回路
で構成してなるＮＯＴ回路や、ＮＯＲ回路等が構成され
る。

【００４３】この第４の発明では、入力回路部をドレイ
ン接地回路で構成するようにしているが、この場合、こ
のドレイン接地回路を構成する電界効果トランジスタの
ドレインは、高電圧側の電源電圧又は低電圧側の電源電
圧に固定され、論理を持つことがない。この結果、この
電界効果トランジスタにおけるミラー効果をなくし、前
段回路の負荷を軽くし、前段回路の出力側の充放電電流
を少なくすることができる。したがって、高速性を実現
することができる。

【００４４】また、この第４の発明では、ＥＣＬ回路の
ように電流切換え動作を必要とせず、単にレベルを伝達
することで論理処理が行われる。したがって、高速な論
理処理が可能であり、この点からしても、高速性を実現
することができる。

【００４５】また、この第４の発明では、前述したよう
に、入力回路部をドレイン接地回路で構成し、このドレ
イン接地回路を構成する電界効果トランジスタのドレイ
ンを高電圧側の電源電圧又は低電圧側の電源電圧に固定
し、この電界効果トランジスタのドレインが論理を持つ
ことがないようにしているので、負荷抵抗による電圧降
下という無駄をなくし、低電源電圧での動作を確保する
ことができる。したがって、低消費電力性を実現するこ
とができる。

【００４６】また、この第４の発明では、前述したよう
に、ＥＣＬ回路のように電流切換え動作を必要とせず、
単にレベルを伝達することで論理処理を行うようにして
いるので、低電流での動作を確保することができる。し
たがって、この点からしても、低消費電力性を実現する
ことができる。

【００４７】また、この第４の発明では、入力回路部を
アルファ線に強い電界効果トランジスタで構成している
が、たとえ、アルファ線の影響を受けたとしても、前述
したように、この電界効果トランジスタのドレインは、
高電圧側の電源電圧又は低電圧側の電源電圧に固定され
る。この結果、この電界効果トランジスタのドレインの
論理がアルファ線によるソフトエラーによって反転して
しまい、出力信号の論理も反転してしまうという事態が
発生することはない。したがって、高ソフトエラー耐性
を実現することができる。

【００４８】また、この第４の発明によれば、ＥＣＬ回
路による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【００４９】このように、この第４の発明によれば、Ｎ
ＯＴ回路や、ＮＯＲ回路等について、高速性と、低消費
電力性と、高ソフトエラー耐性と、高集積性とをすべて
実現することができる。

【００５０】第５の発明本発明中、第５の発明を具体化すると、入力回路部を、
コレクタを交流的に接地されたバイポーラトランジスタ
で構成し、出力回路部をコレクタ接地回路で構成してな
る非ＮＯＴ回路や、ＯＲ回路等が構成される。

【００５１】この第５の発明では、入力回路部を、コレ
クタを交流的に接地されたバイポーラトランジスタで構
成するようにしているが、この場合、このバイポーラト
ランジスタのコレクタは、高電圧側の電源電圧又は低電
圧側の電源電圧に固定され、論理を持つことがない。こ
の結果、このバイポーラトランジスタにおけるミラー効
果をなくし、前段回路の負荷を軽くし、前段回路の出力
側の充放電電流を少なくすることができる。したがっ
て、高速性を実現することができる。

【００５２】また、この第５の発明では、ＥＣＬ回路の
ように電流切換え動作を必要とせず、単にレベルを伝達
することで論理処理が行われる。したがって、高速な論
理処理が可能であり、この点からしても、高速性を実現
することができる。

【００５３】また、この第５の発明では、出力回路部を
コレクタ接地回路で構成するようにしているが、コレク
タ接地回路は負荷駆動能力が大きいので、負荷が長配線
や多数ファンアウト等の高負荷の場合でも、動作速度の
低下を少なくすることができる。したがって、この点か
らしても、高速性を実現することができる。

【００５４】また、この第５の発明では、前述したよう
に、入力回路部を構成するバイポーラトランジスタのコ
レクタを高電圧側の電源電圧又は低電圧側の電源電圧に
固定し、このバイポーラトランジスタのコレクタが論理
を持つことがないようにしているので、負荷抵抗による
電圧降下という無駄をなくし、低電源電圧での動作を確
保することができる。したがって、低消費電力性を実現
することができる。

【００５５】また、この第５の発明では、前述したよう
に、ＥＣＬ回路のように電流切換え動作を必要とせず、
単にレベルを伝達することで論理処理を行うようにして
いるので、低電流での動作を確保することができる。し
たがって、この点からしても、低消費電力性を実現する
ことができる。

【００５６】また、特に、この第５の発明では、入力回
路部を構成するバイポーラトランジスタにエミッタ抵抗
を接続するようにはしていない。この結果、第１の発明
に比較して、高電圧側の電源線と低電圧側の電源線との
間の電圧差をエミッタ抵抗の両端間の電圧降下分だけ小
さくすることができ、第１の発明よりも低消費電力化を
図ることができる。

【００５７】また、この第５の発明では、入力回路部を
アルファ線に弱いバイポーラトランジスタで構成してい
るが、前述したように、このバイポーラトランジスタの
コレクタは、高電圧側の電源電圧又は低電圧側の電源電
圧に固定される。この結果、このバイポーラトランジス
タのコレクタの論理がアルファ線によるソフトエラーに
よって反転してしまい、出力信号の論理も反転してしま
うという事態が発生することはない。したがって、高ソ
フトエラー耐性を実現することができる。

【００５８】また、この第５の発明によれば、ＥＣＬ回
路による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【００５９】このように、この第５の発明によれば、非
ＮＯＴ回路や、ＯＲ回路等について、高速性と、低消費
電力性と、高ソフトエラー耐性と、高集積性とをすべて
実現することができる。

【００６０】第６の発明本発明中、第６の発明を具体化すると、入力回路部を、
コレクタを交流的に接地されたバイポーラトランジスタ
で構成し、出力回路部をソース接地回路で構成してなる
ＮＯＴ回路や、ＮＯＲ回路等が構成される。

【００６１】この第６の発明では、入力回路部を、コレ
クタを交流的に接地されたバイポーラトランジスタで構
成するようにしているが、この場合、このバイポーラト
ランジスタのコレクタは、高電圧側の電源電圧又は低電
圧側の電源電圧に固定され、論理を持つことがない。こ
の結果、このバイポーラトランジスタにおけるミラー効
果をなくし、前段回路の負荷を軽くし、前段回路の出力
側の充放電電流を少なくすることができる。したがっ
て、高速性を実現することができる。

【００６２】また、この第６の発明では、ＥＣＬ回路の
ように電流切換え動作を必要とせず、単にレベルを伝達
することで論理処理が行われる。したがって、高速な論
理処理が可能であり、この点からしても、高速性を実現
することができる。

【００６３】また、この第６の発明では、前述したよう
に、入力回路部を構成するバイポーラトランジスタのコ
レクタを高電圧側の電源電圧又は低電圧側の電源電圧に
固定し、このバイポーラトランジスタのコレクタが論理
を持つことがないようにしているので、負荷抵抗による
電圧降下という無駄をなくし、低電源電圧での動作を確
保することができる。したがって、低消費電力性を実現
することができる。

【００６４】また、この第６の発明では、前述したよう
に、ＥＣＬ回路のように電流切換え動作を必要とせず、
単にレベルを伝達することで論理処理を行うようにして
いるので、低電流での動作を確保することができる。し
たがって、この点からしても、低消費電力性を実現する
ことができる。

【００６５】また、特に、この第６の発明では、入力回
路部を構成するバイポーラトランジスタにエミッタ抵抗
を接続するようにはしていない。この結果、第２の発明
に比較して、高電圧側の電源線と低電圧側の電源線との
間の電圧差をエミッタ抵抗の両端間の電圧降下分だけ小
さくすることができ、第２の発明よりも低消費電力化を
図ることができる。

【００６６】また、この第６の発明では、入力回路部を
アルファ線に弱いバイポーラトランジスタで構成してい
るが、前述したように、このバイポーラトランジスタの
コレクタは、高電圧側の電源電圧又は低電圧側の電源電
圧に固定される。この結果、このバイポーラトランジス
タのコレクタの論理がアルファ線によるソフトエラーに
よって反転してしまい、出力信号の論理も反転してしま
うという事態が発生することはない。したがって、高ソ
フトエラー耐性を実現することができる。

【００６７】また、この第６の発明によれば、ＥＣＬ回
路による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【００６８】このように、この第６の発明によれば、Ｎ
ＯＴ回路や、ＮＯＲ回路等について、高速性と、低消費
電力性と、高ソフトエラー耐性と、高集積性とをすべて
実現することができる。

【００６９】第７の発明本発明中、第７の発明を具体化すると、入力回路部を、
ドレインを交流的に接地された電界効果トランジスタで
構成し、出力回路部をコレクタ接地回路で構成してなる
非ＮＯＴ回路や、ＯＲ回路等が構成される。

【００７０】このように、この第７の発明では、入力回
路部を、ドレインを交流的に接地された電界効果トラン
ジスタで構成するようにしているが、この場合、この電
界効果トランジスタのドレインは、高電圧側の電源電圧
又は低電圧側の電源電圧に固定され、論理を持つことが
ない。この結果、この電界効果トランジスタにおけるミ
ラー効果をなくし、前段回路の負荷を軽くし、前段回路
の出力側の充放電電流を少なくすることができる。した
がって、高速性を実現することができる。

【００７１】また、この第７の発明では、ＥＣＬ回路の
ように電流切換え動作を必要とせず、単にレベルを伝達
することで論理処理が行われる。したがって、高速な論
理処理が可能であり、この点からしても、高速性を実現
することができる。

【００７２】また、この第７の発明では、出力回路部を
コレクタ接地回路で構成するようにしているが、コレク
タ接地回路は負荷駆動能力が大きいので、負荷が長配線
や多数ファンアウト等の高負荷の場合でも、動作速度の
低下を少なくすることができる。したがって、この点か
らしても、高速性を実現することができる。

【００７３】また、この第７の発明では、前述したよう
に、入力回路部を構成する電界効果トランジスタのドレ
インを高電圧側の電源電圧又は低電圧側の電源電圧に固
定し、この電界効果トランジスタのドレインが論理を持
つことがないようにしているので、負荷抵抗による電圧
降下という無駄をなくし、低電源電圧での動作を確保す
ることができる。したがって、低消費電力性を実現する
ことができる。

【００７４】また、この第７の発明では、ＥＣＬ回路の
ように電流切換え動作を必要とせず、単にレベルを伝達
することで論理処理を行うようにしているので、低電流
での動作を確保することができる。したがって、この点
からしても、低消費電力性を実現することができる。

【００７５】また、特に、この第７の発明では、入力回
路部を構成する電界効果トランジスタにソース抵抗を接
続するようにはしていない。この結果、第３の発明に比
較して、高電圧側の電源線と低電圧側の電源線との間の
電圧差をソース抵抗の両端間の電圧降下分だけ小さくす
ることができ、第３の発明よりも低消費電力化を図るこ
とができる。

【００７６】また、この第７の発明では、入力回路部を
アルファ線に強い電界効果トランジスタで構成している
が、たとえ、アルファ線の影響を受けたとしても、この
電界効果トランジスタのドレインは高電圧側の電源電圧
又は低電圧側の電源電圧に固定される。この結果、この
電界効果トランジスタのドレインの論理がアルファ線に
よるソフトエラーによって反転してしまい、出力信号の
論理も反転してしまうという事態が発生することはな
い。したがって、高ソフトエラー耐性を実現することが
できる。

【００７７】また、この第７の発明によれば、ＥＣＬ回
路による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【００７８】このように、この第７の発明によれば、非
ＮＯＴ回路や、ＯＲ回路等について、高速性と、低消費
電力性と、高ソフトエラー耐性と、高集積性とをすべて
実現することができる。

【００７９】第８の発明本発明中、第８の発明を具体化すると、入力回路部を、
ドレインを交流的に接地された電界効果トランジスタで
構成し、出力回路部をソース接地回路で構成してなるＮ
ＯＴ回路や、ＮＯＲ回路等が構成される。

【００８０】このように、この第８の発明では、入力回
路部を、ドレインを交流的に接地された電界効果トラン
ジスタで構成するようにしているが、この場合、この電
界効果トランジスタのドレインは、高電圧側の電源電圧
又は低電圧側の電源電圧に固定され、論理を持つことが
ない。この結果、この電界効果トランジスタにおけるミ
ラー効果をなくし、論理反転時の入力側の充放電電流を
少なくし、前段回路の負荷を軽くすることができる。し
たがって、高速性を実現することができる。

【００８１】また、この第８の発明では、ＥＣＬ回路の
ように電流切換え動作を必要とせず、単にレベルを伝達
することで論理処理が行われる。したがって、高速な論
理処理が可能であり、この点からしても、高速性を実現
することができる。

【００８２】また、この第８の発明では、出力回路部を
コレクタ接地回路で構成するようにしているが、コレク
タ接地回路は負荷駆動能力が大きいので、負荷が長配線
や多数ファンアウト等の高負荷の場合でも、動作速度の
低下を少なくすることができる。したがって、この点か
らしても、高速性を実現することができる。

【００８３】また、この第８の発明では、前述したよう
に、入力回路部を構成する電界効果トランジスタのドレ
インを高電圧側の電源電圧又は低電圧側の電源電圧に固
定し、この電界効果トランジスタのドレインが論理を持
つことがないようにしているので、負荷抵抗による電圧
降下という無駄をなくし、低電源電圧での動作を確保す
ることができる。したがって、低消費電力性を実現する
ことができる。

【００８４】また、この第８の発明では、前述したよう
に、ＥＣＬ回路のように電流切換え動作を必要とせず、
単にレベルを伝達することで論理処理を行うようにして
いるので、低電流での動作を確保することができる。し
たがって、この点からしても、低消費電力性を実現する
ことができる。

【００８５】また、特に、この第８の発明では、入力回
路部を構成する電界効果トランジスタにソース抵抗を接
続するようにはしていない。この結果、第４の発明に比
較して、高電圧側の電源線と低電圧側の電源線との間の
電圧差をソース抵抗の両端間の電圧降下分だけ小さくす
ることができ、第４の発明よりも低消費電力化を図るこ
とができる。

【００８６】また、この第８の発明では、入力回路部を
アルファ線に強い電界効果トランジスタで構成している
が、たとえ、アルファ線の影響を受けたとしても、この
電界効果トランジスタのドレインは、高電圧側の電源電
圧又は低電圧側の電源電圧に固定される。この結果、こ
の電界効果トランジスタのドレインの論理がアルファ線
によるソフトエラーにより反転してしまい、出力信号の
論理も反転してしまうという事態が発生することはな
い。したがって、高ソフトエラー耐性を実現することが
できる。

【００８７】また、この第８の発明によれば、ＥＣＬ回
路による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【００８８】このように、この第８の発明によれば、Ｎ
ＯＴ回路や、ＮＯＲ回路等について、高速性と、低消費
電力性と、高ソフトエラー耐性と、高集積性とをすべて
実現することができる。

【００８９】第９の発明本発明中、第９の発明は、第１、第２、第３、第４、第
５、第６、第７又は第８の発明を含んで構成するとして
いるが、これを具体化すると、ＯＲ／ＮＯＲ回路や、Ｄ
ＯＴ−ＡＮＤ回路等、各種の論理回路が構成されること
になる。

【００９０】ここに、第１、第２、第３、第４、第５、
第６、第７及び第８の発明は、高速性と、低消費電力性
と、高ソフトエラー性と、高集積性とをすべて実現する
ことができるものであることから、この第９の発明によ
る論理回路も、同じく、高速性と、低消費電力性と、高
ソフトエラー性と、高集積性とをすべて実現することが
できる。

【００９１】なお、第１、第２、第３、第４、第５、第
６、第７、第８又は第９の発明において、入力回路部を
構成するバイポーラトランジスタ又は電界効果トランジ
スタを、エミッタ又はソースを共通接続してなる複数の
バイポーラトランジスタ又は電界効果トランジスタで構
成する場合、これら複数のバイポーラトランジスタ又は
電界効果トランジスタのコレクタ又はドレインを絶縁層
で素子分離せず、共通の半導体層で構成することができ
る。

【００９２】このようにする場合には、これら複数のバ
イポーラトランジスタ又は電界効果トランジスタのコレ
クタ又はドレインに対して電源電圧を印加するためのコ
ンタクト領域を減らすことができるので、その分、集積
度を高めることができる。

【００９３】また、第１、第２、第５、第６又は第９の
発明において、複数の信号を入力させるように構成する
場合、入力回路部を構成するバイポーラトランジスタを
複数のベースを設けてなるバイポーラトランジスタで構
成することができ、このようにする場合には、入力回路
部に複数のバイポーラトランジスタを設ける必要がな
く、その分、集積度を高めることができる。

【００９４】また、第１、第２、第３、第４、第５、第
６、第７、第８又は第９の発明において、出力回路部に
複数のコレクタ接地回路、複数のソース接地回路又はコ
レクタ接地回路及びソース接地回路を設ける場合、複数
のコレクタ接地回路を構成するバイポーラトランジスタ
のコレクタ、複数のソース接地回路を構成する電界効果
トランジスタのソース又はコレクタ接地回路及びソース
接地回路を構成するバイポーラトランジスタ及び電界効
果トランジスタのコレクタ及びソースを絶縁層で素子分
離せず、共通の半導体層で構成することができる。

【００９５】このようにする場合には、これらコレク
タ、ドレイン又はコレクタ及びドレインに対して電源電
圧を印加するためのコンタクト領域を減らすことができ
るので、その分、集積度を高めることができる。

【００９６】また、第１、第２、第５、第６又は第９の
発明において、入力回路部を構成するバイポーラトラン
ジスタのコレクタに対する電源電圧の印加を出力回路部
を構成するトランジスタの負荷抵抗を介して行うように
構成することができる。

【００９７】このように構成する場合には、入力回路部
を構成するバイポーラトランジスタのコレクタに対して
電源電圧を印加するためのコンタクト領域を別個独立に
設ける必要がないので、その分、集積度を高めることが
できる。

【００９８】

【実施例】以下、図１〜図５８を参照して、本発明の第
１実施例〜第３９実施例及び本発明による論理回路とＥ
ＣＬ回路等の論理回路との接続に必要なインタフェース
回路について説明する。

【００９９】第１実施例・・図１図１は、本発明の第１実施例の論理回路を示す回路図で
あり、本発明中、第１の発明、即ち、「コレクタを交流
的に接地された第１のバイポーラトランジスタからなる
第１のコレクタ接地回路と、入出力レベルが一致するよ
うにコレクタを交流的に接地された第２のバイポーラト
ランジスタからなる第２のコレクタ接地回路とを縦列接
続してなる論理回路」を非ＮＯＴ回路に適用した場合の
第１例である。

【０１００】この非ＮＯＴ回路は、入力回路部をＮＰＮ
トランジスタ１及び抵抗２からなるコレクタ接地回路３
で構成し、出力回路部にＰＮＰトランジスタ４及び抵抗
５からなるコレクタ接地回路６を設けてなるものであ
る。

【０１０１】なお、７は高電圧側の電源電圧ＶＣＣを供
給するＶＣＣ電源線、８は低電圧側の電源電圧ＶＥＥを
供給するＶＥＥ電源線、９は入力信号Ａが入力される入
力端子、１０は出力信号Ｘが出力される出力端子であ
る。

【０１０２】この非ＮＯＴ回路では、入出力条件を
「Ｌ」＝−０.８［Ｖ］、「Ｈ」＝−０.３［Ｖ］、電源
条件をＶＣＣ＝０［Ｖ］、ＶＥＥ＝−２.０［Ｖ］とし
た場合において、入力信号Ａ＝「Ｌ」の場合、ノード１
１の電圧＝−１.６［Ｖ］、出力信号Ｘ＝「Ｌ」とな
り、入力信号Ａ＝「Ｈ」の場合には、ノード１１の電圧
＝−１.１［Ｖ］、出力信号Ｘ＝「Ｈ」となる。

【０１０３】ここに、この非ＮＯＴ回路では、入力回路
部をＮＰＮトランジスタ１からなるコレクタ接地回路３
で構成している。即ち、ＮＰＮトランジスタ１のコレク
タを電源電圧ＶＣＣに固定し、このＮＰＮトランジスタ
１のコレクタが論理を持たないようにしている。この結
果、このＮＰＮトランジスタ１におけるミラー効果をな
くし、前段回路の出力側の負荷を軽くし、前段回路の出
力側の充放電電流を少なくすることができる。したがっ
て、高速性を実現することができる。

【０１０４】また、この非ＮＯＴ回路では、ＥＣＬ回路
による場合のように電流切換え動作を必要とせず、単に
レベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０１０５】また、この非ＮＯＴ回路では、出力回路部
をＰＮＰトランジスタ４からなる負荷駆動能力の大きい
コレクタ接地回路６で構成している。この結果、負荷が
長配線や多数ファンアウト等の高負荷の場合でも、動作
速度の低下を少なくすることができる。したがって、こ
の点からしても、高速性を実現することができる。

【０１０６】また、この非ＮＯＴ回路では、前述したよ
うに、入力回路部を構成するＮＰＮトランジスタ１のコ
レクタを電源電圧ＶＣＣに固定し、このＮＰＮトランジ
スタ１のコレクタが論理を持たないようにしているの
で、負荷抵抗による電圧降下という無駄をなくし、低電
源電圧での動作を確保することができる。したがって、
低消費電力性を実現することができる。

【０１０７】また、この非ＮＯＴ回路では、前述したよ
うに、ＥＣＬ回路による場合のように電流切換え動作を
必要とせず、単にレベルを伝達することで論理処理を行
うようにしているので、低電流での動作を確保すること
ができる。したがって、この点からしても、低消費電力
性を実現することができる。

【０１０８】また、この非ＮＯＴ回路では、入力回路部
をアルファ線に弱いＮＰＮトランジスタ１で構成してい
るが、このＮＰＮトランジスタ１のコレクタは、電源電
圧ＶＣＣに固定される。この結果、このＮＰＮトランジ
スタ１のコレクタの論理がアルファ線によるソフトエラ
ーによって反転してしまい、出力信号Ｘの論理も反転し
てしまうという事態が発生することはない。したがっ
て、高ソフトエラー耐性を実現することができる。

【０１０９】また、この非ＮＯＴ回路によれば、ＥＣＬ
回路による場合に比較して、少ない素子数で、同一の論
理機能を達成することができる。したがって、高集積性
を実現することができる。

【０１１０】このように、この第１実施例によれば、非
ＮＯＴ回路について、高速性と、低消費電力性と、高ソ
フトエラー耐性と、高集積性とをすべて実現することが
できる。

【０１１１】第２実施例・・図２図２は、本発明の第２実施例の論理回路を示す回路図で
あり、本発明中、第２の発明、即ち、「コレクタを交流
的に接地されたバイポーラトランジスタからなるコレク
タ接地回路と、入出力レベルが一致するようにソースを
接地された電界効果トランジスタからなるソース接地回
路とを縦列接続してなる論理回路」をＮＯＴ回路に適用
した場合の第１例である。

【０１１２】このＮＯＴ回路は、入力回路部をＮＰＮト
ランジスタ１及び抵抗２からなるコレクタ接地回路３で
構成し、出力回路部にｎＭＯＳトランジスタ１２及び抵
抗１３からなるソース接地回路１４を設けてなるもので
ある。

【０１１３】このＮＯＴ回路では、入出力条件を「Ｌ」
＝−０.８［Ｖ］、「Ｈ」＝−０.３［Ｖ］、電源条件を
ＶＣＣ＝０［Ｖ］、ＶＥＥ＝−２.０［Ｖ］とした場合
において、入力信号Ａ＝「Ｌ」の場合、ノード１１の電
圧＝−１.６［Ｖ］、出力信号Ｘ＝「Ｈ」となり、入力
信号Ａ＝「Ｈ」の場合には、ノード１１の電圧＝−１.
１［Ｖ］、出力信号Ｘ＝「Ｌ」となる。

【０１１４】ここに、このＮＯＴ回路では、入力回路部
をＮＰＮトランジスタ１からなるコレクタ接地回路３で
構成している。即ち、ＮＰＮトランジスタ１のコレクタ
を電源電圧ＶＣＣに固定し、このＮＰＮトランジスタ１
のコレクタが論理を持たないようにしている。この結
果、このＮＰＮトランジスタ１におけるミラー効果をな
くし、前段回路の出力側の負荷を軽くし、前段回路の出
力側の充放電電流を少なくすることができる。したがっ
て、高速性を実現することができる。

【０１１５】また、このＮＯＴ回路では、ＥＣＬ回路に
よる場合のように電流切換え動作を必要とせず、単にレ
ベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０１１６】また、このＮＯＴ回路では、前述したよう
に、入力回路部を構成するＮＰＮトランジスタ１のコレ
クタを電源電圧ＶＣＣに固定し、このＮＰＮトランジス
タ１のコレクタが論理を持たないようにしているので、
負荷抵抗による電圧降下という無駄をなくし、低電源電
圧での動作を確保することができる。したがって、低消
費電力性を実現することができる。

【０１１７】また、このＮＯＴ回路では、前述したよう
に、ＥＣＬ回路による場合のように電流切換え動作を必
要とせず、単にレベルを伝達することで論理処理を行う
ようにしているので、低電流での動作を確保することが
できる。したがって、この点からしても、低消費電力性
を実現することができる。

【０１１８】また、この非ＮＯＴ回路では、入力回路部
をアルファ線に弱いＮＰＮトランジスタ１で構成してい
るが、このＮＰＮトランジスタ１のコレクタは、電源電
圧ＶＣＣに固定される。この結果、このＮＰＮトランジ
スタ１のコレクタの論理がアルファ線によるソフトエラ
ーにより反転してしまい、出力信号Ｘの論理も反転して
しまうという事態が発生することはない。したがって、
高ソフトエラー耐性を実現することができる。

【０１１９】また、このＮＯＴ回路によれば、ＥＣＬ回
路による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【０１２０】このように、この第２実施例によれば、Ｎ
ＯＴ回路について、高速性と、低消費電力性と、高ソフ
トエラー耐性と、高集積性とをすべて実現することがで
きる。

【０１２１】第３実施例・・図３図３は、本発明の第３実施例の論理回路を示す回路図で
あり、本発明中、第１の発明、即ち、「コレクタを交流
的に接地された第１のバイポーラトランジスタからなる
第１のコレクタ接地回路と、入出力レベルが一致するよ
うにコレクタを交流的に接地された第２のバイポーラト
ランジスタからなる第２のコレクタ接地回路とを縦列接
続してなる論理回路」を非ＮＯＴ回路に適用した場合の
第２例である。

【０１２２】この非ＮＯＴ回路は、入力回路部をＰＮＰ
トランジスタ１５及び抵抗１６からなるコレクタ接地回
路１７で構成し、出力回路部にＮＰＮトランジスタ１８
及び抵抗１９からなるコレクタ接地回路２０を設けてな
るものである。

【０１２３】この非ＮＯＴ回路では、入出力条件を
「Ｌ」＝−１.７［Ｖ］、「Ｈ」＝−１.２［Ｖ］、電源
条件をＶＣＣ＝０［Ｖ］、ＶＥＥ＝−２.０［Ｖ］とし
た場合において、入力信号Ａ＝「Ｌ」の場合、ノード２
１の電圧＝−０.９［Ｖ］、出力信号Ｘ＝「Ｌ」とな
り、入力信号Ａ＝「Ｈ」の場合には、ノード２１の電圧
＝−０.４［Ｖ］、出力信号Ｘ＝「Ｈ」となる。

【０１２４】ここに、この非ＮＯＴ回路では、入力回路
部をＰＮＰトランジスタ１５からなるコレクタ接地回路
１７で構成している。即ち、ＰＮＰトランジスタ１５の
コレクタを電源電圧ＶＥＥに固定し、このＰＮＰトラン
ジスタ１５のコレクタが論理を持たないようにしてい
る。この結果、このＰＮＰトランジスタ１５におけるミ
ラー効果をなくし、前段回路の出力側の負荷を軽くし、
前段回路の出力側の充放電電流を少なくすることができ
る。したがって、高速性を実現することができる。

【０１２５】また、この非ＮＯＴ回路では、ＥＣＬ回路
による場合のように電流切換え動作を必要とせず、単に
レベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０１２６】また、この非ＮＯＴ回路では、出力回路部
をＮＰＮトランジスタ１８からなる負荷駆動能力の大き
いコレクタ接地回路２０で構成している。この結果、負
荷が長配線や多数ファンアウト等の高負荷の場合でも、
動作速度の低下を少なくすることができる。したがっ
て、この点からしても、高速性を実現することができ
る。

【０１２７】また、この非ＮＯＴ回路では、前述したよ
うに、入力回路部を構成するＰＮＰトランジスタ１５の
コレクタを電源電圧ＶＥＥに固定し、このＰＮＰトラン
ジスタ１５のコレクタが論理を持たないようにしている
ので、負荷抵抗による電圧降下という無駄をなくし、低
電源電圧での動作を確保することができる。したがっ
て、低消費電力性を実現することができる。

【０１２８】また、この非ＮＯＴ回路では、前述したよ
うに、ＥＣＬ回路による場合のように電流切換え動作を
必要とせず、単にレベルを伝達することで論理処理を行
うようにしているので、低電流での動作を確保すること
ができる。したがって、この点からしても、低消費電力
性を実現することができる。

【０１２９】また、この非ＮＯＴ回路では、入力回路部
をアルファ線に弱いＰＮＰトランジスタ１５で構成して
いるが、このＰＮＰトランジスタ１５のコレクタは、電
源電圧ＶＥＥに固定される。この結果、このＰＮＰトラ
ンジスタ１５のコレクタの論理がアルファ線によるソフ
トエラーによって反転してしまい、出力信号Ｘの論理も
反転してしまうという事態が発生することはない。した
がって、高ソフトエラー耐性を実現することができる。

【０１３０】また、この非ＮＯＴ回路によれば、ＥＣＬ
回路による場合に比較して、少ない素子数で、同一の論
理機能を達成することができる。したがって、高集積性
を実現することができる。

【０１３１】このように、この第３実施例によれば、非
ＮＯＴ回路について、高速性と、低消費電力性と、高ソ
フトエラー耐性と、高集積性とをすべて実現することが
できる。

【０１３２】第４実施例・・図４図４は、本発明の第４実施例の論理回路を示す回路図で
あり、本発明中、第２の発明、即ち、「コレクタを交流
的に接地されたバイポーラトランジスタからなるコレク
タ接地回路と、入出力レベルが一致するようにソースを
接地された電界効果トランジスタからなるソース接地回
路とを縦列接続してなる論理回路」をＮＯＴ回路に適用
した場合の第２例である。

【０１３３】このＮＯＴ回路は、入力回路部をＰＮＰト
ランジスタ１５及び抵抗１６からなるコレクタ接地回路
１７で構成し、出力回路部にｐＭＯＳトランジスタ２２
及び抵抗２３からなるソース接地回路２４を設けてなる
ものである。

【０１３４】このＮＯＴ回路では、入出力条件を「Ｌ」
＝−１.７［Ｖ］、「Ｈ」＝−１.２［Ｖ］、電源条件を
ＶＣＣ＝０［Ｖ］、ＶＥＥ＝−２.０［Ｖ］とした場合
において、入力信号Ａ＝「Ｌ」の場合、ノード２１の電
圧＝−０.９［Ｖ］、出力信号Ｘ＝「Ｈ」となり、入力
信号Ａ＝「Ｈ」の場合には、ノード２１の電圧＝−０.
４［Ｖ］、出力信号Ｘ＝「Ｌ」となる。

【０１３５】ここに、このＮＯＴ回路では、入力回路部
をＰＮＰトランジスタ１５からなるコレクタ接地回路１
７で構成している。即ち、ＰＮＰトランジスタ１５のコ
レクタを電源電圧ＶＥＥに固定し、このＰＮＰトランジ
スタ１５のコレクタが論理を持たないようにしている。
この結果、このＰＮＰトランジスタ１５におけるミラー
効果をなくし、前段回路の出力側の負荷を軽くし、前段
回路の出力側の充放電電流を少なくすることができる。
したがって、高速性を実現することができる。

【０１３６】また、このＮＯＴ回路では、ＥＣＬ回路に
よる場合のように電流切換え動作を必要とせず、単にレ
ベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０１３７】また、このＮＯＴ回路では、前述したよう
に、入力回路部を構成するＰＮＰトランジスタ１５のコ
レクタを電源電圧ＶＥＥに固定し、このＰＮＰトランジ
スタ１５のコレクタが論理を持たないようにしているの
で、負荷抵抗による電圧降下という無駄をなくし、低電
源電圧での動作を確保することができる。したがって、
低消費電力性を実現することができる。

【０１３８】また、このＮＯＴ回路では、前述したよう
に、ＥＣＬ回路による場合のように電流切換え動作を必
要とせず、単にレベルを伝達することで論理処理を行う
ようにしているので、低電流での動作を確保することが
できる。したがって、この点からしても、低消費電力性
を実現することができる。

【０１３９】また、このＮＯＴ回路では、入力回路部を
アルファ線に弱いＰＮＰトランジスタ１５で構成してい
るが、このＰＮＰトランジスタ１５のコレクタは、電源
電圧ＶＥＥに固定される。この結果、このＰＮＰトラン
ジスタ１５のコレクタの論理がアルファ線によるソフト
エラーにより反転してしまい、出力信号Ｘの論理も反転
してしまうという事態が発生することはない。したがっ
て、高ソフトエラー耐性を実現することができる。

【０１４０】また、このＮＯＴ回路によれば、ＥＣＬ回
路による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【０１４１】このように、この第４実施例によれば、Ｎ
ＯＴ回路について、高速性と、低消費電力性と、高ソフ
トエラー耐性と、高集積性とをすべて実現することがで
きる。

【０１４２】第５実施例・・図５図５は本発明の第５実施例の論理回路を示す回路図であ
り、本発明中、第３の発明、即ち、「ドレインを交流的
に接地された電界効果トランジスタからなるドレイン接
地回路と、入出力レベルが一致するようにコレクタを交
流的に接地されたバイポーラトランジスタからなるコレ
クタ接地回路とを縦列接続してなる論理回路」を非ＮＯ
Ｔ回路に適用した場合の第１例である。

【０１４３】この非ＮＯＴ回路は、入力回路部をｎＭＯ
Ｓトランジスタ２５及び抵抗２６からなるドレイン接地
回路２７で構成し、出力回路部にＰＮＰトランジスタ４
及び抵抗５からなるコレクタ接地回路６を設けてなるも
のである。

【０１４４】この非ＮＯＴ回路では、入出力条件を
「Ｌ」＝−０.８［Ｖ］、「Ｈ」＝−０.３［Ｖ］、電源
条件をＶＣＣ＝０［Ｖ］、ＶＥＥ＝−２.０［Ｖ］とし
た場合において、入力信号Ａ＝「Ｌ」の場合、ノード２
８の電圧＝−１.６［Ｖ］、出力信号Ｘ＝「Ｌ」とな
り、入力信号Ａ＝「Ｈ」の場合には、ノード２８の電圧
＝−１.１［Ｖ］、出力信号Ｘ＝「Ｈ」となる。

【０１４５】ここに、この非ＮＯＴ回路では、入力回路
部をｎＭＯＳトランジスタ２５からなるドレイン接地回
路２７で構成している。即ち、ｎＭＯＳトランジスタ２
５のドレインを電源電圧ＶＣＣに固定し、このｎＭＯＳ
トランジスタ２５のドレインが論理を持たないようにし
ている。この結果、このｎＭＯＳトランジスタ２５にお
けるミラー効果をなくし、前段回路の出力側の負荷を軽
くし、前段回路の出力側の充放電電流を少なくすること
ができる。したがって、高速性を実現することができ
る。

【０１４６】また、この非ＮＯＴ回路では、ＥＣＬ回路
による場合のように電流切換え動作を必要とせず、単に
レベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０１４７】また、この非ＮＯＴ回路では、出力回路部
をＰＮＰトランジスタ４からなる負荷駆動能力の大きい
コレクタ接地回路６で構成している。この結果、負荷が
長配線や多数ファンアウト等の高負荷の場合でも、動作
速度の低下を少なくすることができる。したがって、こ
の点からしても、高速性を実現することができる。

【０１４８】また、この非ＮＯＴ回路では、前述したよ
うに、入力回路部を構成するｎＭＯＳトランジスタ２５
のドレインを電源電圧ＶＣＣに固定し、このｎＭＯＳト
ランジスタ２５のドレインが論理を持たないようにして
いるので、負荷抵抗による電圧降下という無駄をなく
し、低電源電圧での動作を確保することができる。した
がって、低消費電力性を実現することができる。

【０１４９】また、この非ＮＯＴ回路では、前述したよ
うに、ＥＣＬ回路による場合のように電流切換え動作を
必要とせず、単にレベルを伝達することで論理処理を行
うようにしているので、低電流での動作を確保すること
ができる。したがって、この点からしても、低消費電力
性を実現することができる。

【０１５０】また、この非ＮＯＴ回路では、入力回路部
をアルファ線に強いｎＭＯＳトランジスタ２５で構成し
ているが、たとえ、アルファ線の影響を受けたとして
も、このｎＭＯＳトランジスタ２５のドレインは、電源
電圧ＶＣＣに固定される。この結果、このｎＭＯＳトラ
ンジスタ２５のドレインの論理がアルファ線によるソフ
トエラーにより反転してしまい、出力信号Ｘの論理も反
転してしまうという事態が発生することはない。したが
って、高ソフトエラー耐性を実現することができる。

【０１５１】また、この非ＮＯＴ回路によれば、ＥＣＬ
回路による場合に比較して、少ない素子数で、同一の論
理機能を達成することができる。したがって、高集積性
を実現することができる。

【０１５２】このように、この第５実施例によれば、非
ＮＯＴ回路について、高速性と、低消費電力性と、高ソ
フトエラー耐性と、高集積性とをすべて実現することが
できる。

【０１５３】第６実施例・・図６図６は、本発明の第６実施例の論理回路を示す回路図で
あり、本発明中、第４の発明、即ち、「ドレインを交流
的に接地された第１の電界効果トランジスタからなるド
レイン接地回路と、入出力レベルが一致するようにソー
スを交流的に接地された第２の電界効果トランジスタか
らなるソース接地回路とを縦列接続してなる論理回路」
をＮＯＴ回路に適用した場合の第１例である。

【０１５４】このＮＯＴ回路は、入力回路部をｎＭＯＳ
トランジスタ２５及び抵抗２６からなるドレイン接地回
路２７で構成し、出力回路部にｎＭＯＳトランジスタ１
２及び抵抗１３からなるソース接地回路１４を設けてな
るものである。

【０１５５】このＮＯＴ回路では、入出力条件を「Ｌ」
＝−０.８［Ｖ］、「Ｈ」＝−０.３［Ｖ］、電源条件を
ＶＣＣ＝０［Ｖ］、ＶＥＥ＝−２.０［Ｖ］とした場合
において、入力信号Ａ＝「Ｌ」の場合、ノード２８の電
圧＝−１.６［Ｖ］、出力信号Ｘ＝「Ｈ」となり、入力
信号Ａ＝「Ｈ」の場合には、ノード２８の電圧＝−１.
１［Ｖ］、出力信号Ｘ＝「Ｌ」となる。

【０１５６】ここに、このＮＯＴ回路では、入力回路部
をｎＭＯＳトランジスタ２５からなるドレイン接地回路
２７で構成している。即ち、ｎＭＯＳトランジスタ２５
のドレインを電源電圧ＶＣＣに固定し、このｎＭＯＳト
ランジスタ２５のドレインが論理を持たないようにして
いる。この結果、このｎＭＯＳトランジスタ２５におけ
るミラー効果をなくし、前段回路の出力側の負荷を軽く
し、前段回路の出力側の充放電電流を少なくすることが
できる。したがって、高速性を実現することができる。

【０１５７】また、このＮＯＴ回路では、ＥＣＬ回路に
よる場合のように電流切換え動作を必要とせず、単にレ
ベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０１５８】また、このＮＯＴ回路では、前述したよう
に、入力回路部を構成するｎＭＯＳトランジスタ２５の
ドレインを電源電圧ＶＣＣに固定し、このｎＭＯＳトラ
ンジスタ２５のドレインが論理を持たないようにしてい
るので、負荷抵抗による電圧降下という無駄をなくし、
低電源電圧での動作を確保することができる。したがっ
て、低消費電力性を実現することができる。

【０１５９】また、このＮＯＴ回路では、前述したよう
に、ＥＣＬ回路による場合のように電流切換え動作を必
要とせず、単にレベルを伝達することで論理処理を行う
ようにしているので、低電流での動作を確保することが
できる。したがって、この点からしても、低消費電力性
を実現することができる。

【０１６０】また、このＮＯＴ回路では、入力回路部を
アルファ線に強いｎＭＯＳトランジスタ２５で構成して
いるが、たとえ、アルファ線の影響を受けたとしても、
このｎＭＯＳトランジスタ２５のドレインは、電源電圧
ＶＣＣに固定される。この結果、このｎＭＯＳトランジ
スタ２５のドレインの論理がアルファ線によるソフトエ
ラーにより反転してしまい、出力信号Ｘの論理も反転し
てしまうという事態が発生することはない。したがっ
て、高ソフトエラー耐性を実現することができる。

【０１６１】また、このＮＯＴ回路によれば、ＥＣＬ回
路による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【０１６２】このように、この第６実施例によれば、Ｎ
ＯＴ回路について、高速性と、低消費電力性と、高ソフ
トエラー耐性と、高集積性とをすべて実現することがで
きる。

【０１６３】第７実施例・・図７図７は、本発明の第７実施例の論理回路を示す回路図で
あり、本発明中、第３の発明、即ち、「ドレインを交流
的に接地された電界効果トランジスタからなるドレイン
接地回路と、入出力レベルが一致するようにコレクタを
交流的に接地されたバイポーラトランジスタからなるコ
レクタ接地回路とを縦列接続してなる論理回路」を非Ｎ
ＯＴ回路に適用した場合の第２例である。

【０１６４】この非ＮＯＴ回路は、入力回路部をｐＭＯ
Ｓトランジスタ３２及び抵抗３３からなるドレイン接地
回路３４で構成し、出力回路部にＮＰＮトランジスタ１
８及び抵抗１９からなるコレクタ接地回路２０を設けて
なるものである。

【０１６５】この非ＮＯＴ回路では、入出力条件を
「Ｌ」＝−１.７［Ｖ］、「Ｈ」＝−１.２［Ｖ］、電源
条件をＶＣＣ＝０［Ｖ］、ＶＥＥ＝−２.０［Ｖ］とし
た場合において、入力信号Ａ＝「Ｌ」の場合、ノード３
５の電圧＝−０.９［Ｖ］、出力信号Ｘ＝「Ｌ」とな
り、入力信号Ａ＝「Ｈ」の場合には、ノード３５の電圧
＝−０.４［Ｖ］、出力信号Ｘ＝「Ｈ」となる。

【０１６６】ここに、この非ＮＯＴ回路では、入力回路
部をｐＭＯＳトランジスタ３２からなるドレイン接地回
路３４で構成している。即ち、ｐＭＯＳトランジスタ３
２のドレインを電源電圧ＶＥＥに固定し、このｐＭＯＳ
トランジスタ３２のドレインが論理を持たないようにし
ている。この結果、このｐＭＯＳトランジスタ３２にお
けるミラー効果をなくし、前段回路の出力側の負荷を軽
くし、前段回路の出力側の充放電電流を少なくすること
ができる。したがって、高速性を実現することができ
る。

【０１６７】また、この非ＮＯＴ回路では、ＥＣＬ回路
による場合のように電流切換え動作を必要とせず、単に
レベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０１６８】また、この非ＮＯＴ回路では、出力回路部
をＮＰＮトランジスタ１８からなる負荷駆動能力の大き
いコレクタ接地回路２０で構成している。この結果、負
荷が長配線や多数ファンアウト等の高負荷の場合でも、
動作速度の低下を少なくすることができる。したがっ
て、この点からしても、高速性を実現することができ
る。

【０１６９】また、この非ＮＯＴ回路では、前述したよ
うに、入力回路部を構成するｐＭＯＳトランジスタ３２
のドレインを電源電圧ＶＥＥに固定し、このｐＭＯＳト
ランジスタ３２のドレインが論理を持たないようにして
いるので、負荷抵抗による電圧降下という無駄をなく
し、低電源電圧での動作を確保することができる。した
がって、低消費電力性を実現することができる。

【０１７０】また、この非ＮＯＴ回路では、ＥＣＬ回路
による場合のように電流切換え動作を必要とせず、単に
レベルを伝達することで論理処理を行うようにしている
ので、低電流での動作を確保することができる。したが
って、この点からしても、低消費電力性を実現すること
ができる。

【０１７１】また、この非ＮＯＴ回路では、入力回路部
をアルファ線に強いｐＭＯＳトランジスタ３２で構成し
ているが、たとえ、アルファ線の影響を受けたとして
も、このｐＭＯＳトランジスタ３２のドレインは、電源
電圧ＶＥＥに固定される。この結果、このｐＭＯＳトラ
ンジスタ３２のドレインの論理がアルファ線によるソフ
トエラーによって反転してしまい、出力信号Ｘの論理も
反転してしまうという事態が発生することはない。した
がって、高ソフトエラー耐性を実現することができる。

【０１７２】また、この非ＮＯＴ回路によれば、ＥＣＬ
回路による場合に比較して、少ない素子数で、同一の論
理機能を達成することができる。したがって、高集積性
を実現することができる。

【０１７３】このように、この第７実施例によれば、非
ＮＯＴ回路について、高速性と、低消費電力性と、高ソ
フトエラー耐性と、高集積性とをすべて実現することが
できる。

【０１７４】第８実施例・・図８図８は、本発明の第８実施例の論理回路を示す回路図で
あり、本発明中、第４の発明、即ち、「ドレインを交流
的に接地された第１の電界効果トランジスタからなるド
レイン接地回路と、入出力レベルが一致するようにソー
スを交流的に接地された第２の電界効果トランジスタか
らなるソース接地回路とを縦列接続してなる論理回路」
をＮＯＴ回路に適用した場合の第２例である。

【０１７５】このＮＯＴ回路は、入力回路部をｐＭＯＳ
トランジスタ３２及び抵抗３３からなるドレイン接地回
路３４で構成し、出力回路部にｐＭＯＳトランジスタ２
２及び抵抗２３からなるドレイン接地回路２４で構成し
たものである。

【０１７６】このＮＯＴ回路では、入出力条件を「Ｌ」
＝−１.７［Ｖ］、「Ｈ」＝−１.２［Ｖ］、電源条件を
ＶＣＣ＝０［Ｖ］、ＶＥＥ＝−２.０［Ｖ］とした場合
において、入力信号Ａ＝「Ｌ」の場合、ノード３５の電
圧＝−０.９［Ｖ］、出力信号Ｘ＝「Ｈ」となり、入力
信号Ａ＝「Ｈ」の場合には、ノード３５の電圧＝−０.
４［Ｖ］、出力信号Ｘ＝「Ｌ」となる。

【０１７７】ここに、このＮＯＴ回路では、入力回路部
をｐＭＯＳトランジスタ３２からなるドレイン接地回路
３４で構成している。即ち、ｐＭＯＳトランジスタ３２
のドレインを電源電圧ＶＥＥに固定し、このｐＭＯＳト
ランジスタ３２のドレインが論理を持たないようにして
いる。この結果、このＰＮＰトランジスタ３２における
ミラー効果をなくし、前段回路の出力側の負荷を軽く
し、前段回路の出力側の充放電電流を少なくすることが
できる。したがって、高速性を実現することができる。

【０１７８】また、このＮＯＴ回路では、ＥＣＬ回路に
よる場合のように電流切換え動作を必要とせず、単にレ
ベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０１７９】また、このＮＯＴ回路では、前述したよう
に、入力回路部を構成するｐＭＯＳトランジスタ３２の
ドレインを電源電圧ＶＥＥに固定し、このｐＭＯＳトラ
ンジスタ３２のドレインが論理を持たないようにしてい
るので、負荷抵抗による電圧降下という無駄をなくし、
低電源電圧での動作を確保することができる。したがっ
て、低消費電力性を実現することができる。

【０１８０】また、このＮＯＴ回路では、前述したよう
に、ＥＣＬ回路による場合のように電流切換え動作を必
要とせず、単にレベルを伝達することで論理処理を行う
ようにしているので、低電流での動作を確保することが
できる。したがって、この点からしても、低消費電力性
を実現することができる。

【０１８１】また、このＮＯＴ回路では、入力回路部を
アルファ線に強いｐＭＯＳトランジスタ３２で構成して
いるが、たとえ、アルファ線の影響を受けたとしても、
このｐＭＯＳトランジスタ３２のドレインは、電源電圧
ＶＥＥに固定される。この結果、このｐＭＯＳトランジ
スタ３２のドレインの論理がアルファ線によるソフトエ
ラーによって反転してしまい、出力信号Ｘの論理も反転
してしまうという事態が発生することはない。したがっ
て、高ソフトエラー耐性を実現することができる。

【０１８２】また、このＮＯＴ回路によれば、ＥＣＬ回
路による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【０１８３】このように、この第８実施例によれば、Ｎ
ＯＴ回路について、高速性と、低消費電力性と、高ソフ
トエラー耐性と、高集積性とをすべて実現することがで
きる。

【０１８４】第９実施例・・図９図９は、本発明の第９実施例の論理回路を示す回路図で
あり、本発明中、第５の発明、即ち、「コレクタを交流
的に接地され、ベースを入力端とする第１のバイポーラ
トランジスタと、ベースを前記第１のバイポーラトラン
ジスタのエミッタに接続され、入出力レベルが一致する
ようにコレクタを交流的に接地された第２のバイポーラ
トランジスタからなるコレクタ接地回路とを設けてなる
論理回路」を非ＮＯＴ回路に適用した場合の第１例であ
る。

【０１８５】この非ＮＯＴ回路は、入力回路部を、コレ
クタをＶＣＣ電源線７に接続され、エミッタをＰＮＰト
ランジスタ４のベースに接続されたＮＰＮトランジスタ
１で構成し、出力回路部にＰＮＰトランジスタ４及び抵
抗５からなるコレクタ接地回路６を設けてなるものであ
る。

【０１８６】この非ＮＯＴ回路では、入出力条件を
「Ｌ」＝−０.５［Ｖ］、「Ｈ」＝０［Ｖ］、電源条件
をＶＣＣ＝０［Ｖ］、ＶＥＥ＝−１.２［Ｖ］とした場
合において、入力信号Ａ＝「Ｌ」の場合、ＮＰＮトラン
ジスタ１のエミッタ電圧＝−１.２［Ｖ］、出力信号Ｘ
＝「Ｌ」となり、入力信号Ａ＝「Ｈ」の場合には、ＮＰ
Ｎトランジスタ１のエミッタ電圧＝−０.７［Ｖ］、出
力信号Ｘ＝「Ｈ」となる。

【０１８７】ここに、この非ＮＯＴ回路では、入力回路
部を、コレクタをＶＣＣ電源線７に接続されたＮＰＮト
ランジスタ１で構成している。即ち、この入力回路部を
構成するＮＰＮトランジスタ１のコレクタを電源電圧Ｖ
ＣＣに固定し、このＮＰＮトランジスタ１のコレクタが
論理を持たないようにしている。この結果、このＮＰＮ
トランジスタ１におけるミラー効果をなくし、前段回路
の出力側の負荷を軽くし、前段回路の出力側の充放電電
流を少なくすることができる。したがって、高速性を実
現することができる。

【０１８８】また、この非ＮＯＴ回路では、ＥＣＬ回路
による場合のように電流切換え動作を必要とせず、単に
レベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０１８９】また、この非ＮＯＴ回路では、出力回路部
をＰＮＰトランジスタ４からなる負荷駆動能力の大きい
コレクタ接地回路６で構成している。この結果、負荷が
長配線や多数ファンアウト等の高負荷の場合でも、動作
速度の低下を少なくすることができる。したがって、こ
の点からしても、高速性を実現することができる。

【０１９０】また、この非ＮＯＴ回路では、前述したよ
うに、入力回路部を構成するＮＰＮトランジスタ１のコ
レクタを電源電圧ＶＣＣに固定し、このＮＰＮトランジ
スタ１のコレクタが論理を持たないようにしているの
で、負荷抵抗による電圧降下という無駄をなくし、低電
源電圧での動作を確保することができる。したがって、
低消費電力性を実現することができる。

【０１９１】また、この非ＮＯＴ回路では、前述したよ
うに、ＥＣＬ回路による場合のように電流切換え動作を
必要とせず、単にレベルを伝達することで論理処理を行
うようにしているので、低電流での動作を確保すること
ができる。したがって、この点からしても、低消費電力
性を実現することができる。

【０１９２】また、特に、この非ＮＯＴ回路では、入力
回路部を構成するＮＰＮトランジスタ１のエミッタとＶ
ＥＥ電源線８との間にＮＰＮトランジスタ１の負荷抵抗
を接続するようにはしていない。この結果、図１に示す
非ＮＯＴ回路に比較して、ＶＣＣ電源線７とＶＥＥ電源
線８との間の電圧差をＮＰＮトランジスタ１の負荷抵抗
２の両端間の電圧降下分だけ小さくすることができ、図
１に示す非ＮＯＴ回路よりも低消費電力化を図ることが
できる。

【０１９３】また、この非ＮＯＴ回路では、入力回路部
をアルファ線に弱いＮＰＮトランジスタ１で構成してい
るが、このＮＰＮトランジスタ１のコレクタは、電源電
圧ＶＣＣに固定される。この結果、このＮＰＮトランジ
スタ１のコレクタの論理がアルファ線によるソフトエラ
ーによって反転してしまい、出力信号Ｘの論理も反転し
てしまうという事態が発生することはない。したがっ
て、高ソフトエラー耐性を実現することができる。

【０１９４】また、この非ＮＯＴ回路によれば、第１実
施例による場合に比較して、少ない素子数で、同一の論
理機能を達成することができる。したがって、高集積性
を実現することができる。

【０１９５】このように、この第９実施例によれば、非
ＮＯＴ回路について、高速性と、低消費電力性と、高ソ
フトエラー耐性と、高集積性とをすべて実現することが
できる。

【０１９６】第１０実施例・・図１０図１０は、本発明の第１０実施例の論理回路を示す回路
図であり、本発明中、第６の発明、即ち、「コレクタを
交流的に接地され、ベースを入力端とするバイポーラト
ランジスタと、ゲートを前記バイポーラトランジスタの
エミッタに接続され、入出力レベルが一致するようにソ
ースを交流的に接地された電界効果トランジスタからな
るソース接地回路とを設けてなる論理回路」をＮＯＴ回
路に適用した場合の第１例である。

【０１９７】このＮＯＴ回路は、入力回路部を、コレク
タをＶＣＣ電源線７に接続され、エミッタをｎＭＯＳト
ランジスタ１２のゲートに接続されたＮＰＮトランジス
タ１で構成し、出力回路部にｎＭＯＳトランジスタ１２
及び抵抗１３からなるソース接地回路１４を設けてなる
ものである。

【０１９８】このＮＯＴ回路では、入出力条件を「Ｌ」
＝−０.５［Ｖ］、「Ｈ」＝０［Ｖ］、電源条件をＶＣ
Ｃ＝０［Ｖ］、ＶＥＥ＝−１.２［Ｖ］とした場合にお
いて、入力信号Ａ＝「Ｌ」の場合、ＮＰＮトランジスタ
１のエミッタ電圧＝−１.２［Ｖ］、出力信号Ｘ＝
「Ｈ」となり、入力信号Ａ＝「Ｈ」の場合には、ＮＰＮ
トランジスタ１のエミッタ電圧＝−０.７［Ｖ］、出力
信号Ｘ＝「Ｌ」となる。

【０１９９】ここに、このＮＯＴ回路では、入力回路部
を、コレクタをＶＣＣ電源線７に接続されたＮＰＮトラ
ンジスタ１で構成している。即ち、この入力回路部を構
成するＮＰＮトランジスタ１のコレクタを電源電圧ＶＣ
Ｃに固定し、このＮＰＮトランジスタ１のコレクタが論
理を持たないようにしている。この結果、このＮＰＮト
ランジスタ１におけるミラー効果をなくし、前段回路の
負荷を軽くし、前段回路の出力側の充放電電流を少なく
することができる。したがって、高速性を実現すること
ができる。

【０２００】また、このＮＯＴ回路では、ＥＣＬ回路に
よる場合のように電流切換え動作を必要とせず、単にレ
ベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０２０１】また、このＮＯＴ回路では、前述したよう
に、入力回路部を構成するＮＰＮトランジスタ１のコレ
クタを電源電圧ＶＣＣに固定し、このＮＰＮトランジス
タ１のコレクタが論理を持たないようにしているので、
負荷抵抗による電圧降下という無駄をなくし、低電源電
圧での動作を確保することができる。したがって、低消
費電力性を実現することができる。

【０２０２】また、このＮＯＴ回路では、前述したよう
に、ＥＣＬ回路による場合のように電流切換え動作を必
要とせず、単にレベルを伝達することで論理処理を行う
ようにしているので、低電流での動作を確保することが
できる。したがって、この点からしても、低消費電力性
を実現することができる。

【０２０３】また、特に、このＮＯＴ回路では、入力回
路部を構成するＮＰＮトランジスタ１のエミッタとＶＥ
Ｅ電源線８との間にＮＰＮトランジスタ１の負荷抵抗を
接続するようにはしていない。この結果、図２に示すＮ
ＯＴ回路に比較して、ＶＣＣ電源線７とＶＥＥ電源線８
との間の電圧差をＮＰＮトランジスタ１の負荷抵抗２の
両端間の電圧降下分だけ小さくすることができ、図２に
示すＮＯＴ回路よりも低消費電力化を図ることができ
る。

【０２０４】また、このＮＯＴ回路では、入力回路部を
アルファ線に弱いＮＰＮトランジスタ１で構成している
が、このＮＰＮトランジスタ１のコレクタは、電源電圧
ＶＣＣに固定される。この結果、このＮＰＮトランジス
タ１のコレクタの論理がアルファ線によるソフトエラー
によって反転してしまい、出力信号Ｘの論理も反転して
しまうという事態が発生することはない。したがって、
高ソフトエラー耐性を実現することができる。

【０２０５】また、このＮＯＴ回路によれば、第２実施
例による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【０２０６】このように、この第１０実施例によれば、
ＮＯＴ回路について、高速性と、低消費電力性と、高ソ
フトエラー耐性と、高集積性とをすべて実現することが
できる。

【０２０７】第１１実施例・・図１１図１１は、本発明の第１１実施例の論理回路を示す回路
図であり、本発明中、第５の発明、即ち、「コレクタを
交流的に接地され、ベースを入力端とする第１のバイポ
ーラトランジスタと、ベースを前記第１のバイポーラト
ランジスタのエミッタに接続され、入出力レベルが一致
するようにコレクタを交流的に接地された第２のバイポ
ーラトランジスタからなるコレクタ接地回路とを設けて
なる論理回路」を非ＮＯＴ回路に適用した場合の第２例
である。

【０２０８】この非ＮＯＴ回路は、入力回路部を、コレ
クタをＶＥＥ電源線８に接続され、エミッタをＮＰＮト
ランジスタ１８のベースに接続されたＰＮＰトランジス
タ１５で構成し、出力回路部にＮＰＮトランジスタ１８
及び抵抗１９からなるコレクタ接地回路２０を設けてな
るものである。

【０２０９】この非ＮＯＴ回路では、入出力条件を
「Ｌ」＝−１.２［Ｖ］、「Ｈ」＝−０.７［Ｖ］、電源
条件をＶＣＣ＝０［Ｖ］、ＶＥＥ＝−１.２［Ｖ］とし
た場合において、入力信号Ａ＝「Ｌ」の場合、ＰＮＰト
ランジスタ１５のエミッタ電圧＝−０.５［Ｖ］、出力
信号Ｘ＝「Ｌ」となり、入力信号Ａ＝「Ｈ」の場合に
は、ＰＮＰトランジスタ１５のエミッタ電圧＝０
［Ｖ］、出力信号Ｘ＝「Ｈ」となる。

【０２１０】ここに、この非ＮＯＴ回路では、入力回路
部を、コレクタをＶＥＥ電源線８に接続されたＰＮＰト
ランジスタ１５で構成している。即ち、この入力回路部
を構成するＰＮＰトランジスタ１５のコレクタを電源電
圧ＶＥＥに固定し、このＰＮＰトランジスタ１５のコレ
クタが論理を持たないようにしている。この結果、この
ＰＮＰトランジスタ１５におけるミラー効果をなくし、
前段回路の負荷を軽くし、前段回路の出力側の充放電電
流を少なくすることができる。したがって、高速性を実
現することができる。

【０２１１】また、この非ＮＯＴ回路では、ＥＣＬ回路
による場合のように電流切換え動作を必要とせず、単に
レベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０２１２】また、この非ＮＯＴ回路では、出力回路部
をＮＰＮトランジスタ１８からなる負荷駆動能力の大き
いコレクタ接地回路２０で構成している。この結果、負
荷が長配線や多数ファンアウト等の高負荷の場合でも、
動作速度の低下を少なくすることができる。したがっ
て、この点からしても、高速性を実現することができ
る。

【０２１３】また、この非ＮＯＴ回路では、前述したよ
うに、入力回路部を構成するＰＮＰトランジスタ１５の
コレクタを電源電圧ＶＥＥに固定し、このＰＮＰトラン
ジスタ１５のコレクタが論理を持たないようにしている
ので、負荷抵抗による電圧降下という無駄をなくし、低
電源電圧での動作を確保することができる。したがっ
て、低消費電力性を実現することができる。

【０２１４】また、この非ＮＯＴ回路では、前述したよ
うに、ＥＣＬ回路による場合のように電流切換え動作を
必要とせず、単にレベルを伝達することで論理処理を行
うようにしているので、低電流での動作を確保すること
ができる。したがって、この点からしても、低消費電力
性を実現することができる。

【０２１５】また、特に、この非ＮＯＴ回路では、入力
回路部を構成するＰＮＰトランジスタ１５のエミッタと
ＶＣＣ電源線７との間にＰＮＰトランジスタ１５の負荷
抵抗を接続するようにはしていない。この結果、図３に
示す非ＮＯＴ回路に比較して、ＶＣＣ電源線７とＶＥＥ
電源線８との間の電圧差をＰＮＰトランジスタ１５の負
荷抵抗１６の両端間の電圧降下分だけ小さくすることが
でき、図３に示す非ＮＯＴ回路よりも低消費電力化を図
ることができる。

【０２１６】また、この非ＮＯＴ回路では、入力回路部
をアルファ線に弱いＰＮＰトランジスタ１５で構成して
いるが、このＰＮＰトランジスタ１５のコレクタは電源
電圧ＶＥＥに固定される。この結果、このＰＮＰトラン
ジスタ１５のコレクタの論理がアルファ線によるソフト
エラーによって反転してしまい、出力信号Ｘの論理も反
転してしまうという事態が発生することはない。したが
って、高ソフトエラー耐性を実現することができる。

【０２１７】また、この非ＮＯＴ回路によれば、第３実
施例による場合に比較して、少ない素子数で、同一の論
理機能を達成することができる。したがって、高集積性
を実現することができる。

【０２１８】このように、この第１１実施例によれば、
非ＮＯＴ回路について、高速性と、低消費電力性と、高
ソフトエラー耐性と、高集積性とをすべて実現すること
ができる。

【０２１９】第１２実施例・・図１２図１２は、本発明の第１２実施例の論理回路を示す回路
図であり、本発明中、第６の発明、即ち、「コレクタを
交流的に接地され、ベースを入力端とするバイポーラト
ランジスタと、ゲートを前記バイポーラトランジスタの
エミッタに接続され、入出力レベルが一致するように構
成された電界効果トランジスタからなるソース接地回路
とを設けてなる論理回路」をＮＯＴ回路に適用した場合
の第２例である。

【０２２０】このＮＯＴ回路は、入力回路部を、コレク
タをＶＥＥ電源線８に接続され、エミッタをｐＭＯＳト
ランジスタ２２のゲートに接続されたＰＮＰトランジス
タ１５で構成し、出力回路部にｐＭＯＳトランジスタ２
２及び抵抗２３からなるソース接地回路２４を設けてな
るものである。

【０２２１】このＮＯＴ回路では、入出力条件を「Ｌ」
＝−１.２［Ｖ］、「Ｈ」＝−０.７［Ｖ］、電源条件を
ＶＣＣ＝０［Ｖ］、ＶＥＥ＝−１.２［Ｖ］とした場合
において、入力信号Ａ＝「Ｌ」の場合、ＰＮＰトランジ
スタ１５のエミッタ電圧＝−０.５［Ｖ］、出力信号Ｘ
＝「Ｈ」となり、入力信号Ａ＝「Ｈ」の場合には、ＰＮ
Ｐトランジスタ１５のエミッタ電圧＝０［Ｖ］、出力信
号Ｘ＝「Ｌ」となる。

【０２２２】ここに、このＮＯＴ回路では、入力回路部
を、コレクタをＶＥＥ電源線８に接続されたＰＮＰトラ
ンジスタ１５で構成している。即ち、この入力回路部を
構成するＰＮＰトランジスタ１５のコレクタを電源電圧
ＶＥＥに固定し、このＰＮＰトランジスタ１５のコレク
タが論理を持たないようにしている。この結果、このＰ
ＮＰトランジスタ１５におけるミラー効果をなくし、前
段回路の負荷を軽くし、前段回路の出力側の充放電電流
を少なくすることができる。したがって、高速性を実現
することができる。

【０２２３】また、このＮＯＴ回路では、ＥＣＬ回路に
よる場合のように電流切換え動作を必要とせず、単にレ
ベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０２２４】また、このＮＯＴ回路では、前述したよう
に、入力回路部を構成するＰＮＰトランジスタ１５のコ
レクタを電源電圧ＶＥＥに固定し、このＰＮＰトランジ
スタ１５のコレクタが論理を持たないようにしているの
で、負荷抵抗による電圧降下という無駄をなくし、低電
源電圧での動作を確保することができる。したがって、
低消費電力性を実現することができる。

【０２２５】また、このＮＯＴ回路では、前述したよう
に、ＥＣＬ回路による場合のように電流切換え動作を必
要とせず、単にレベルを伝達することで論理処理を行う
ようにしているので、低電流での動作を確保することが
でき、この点からしても、低消費電力性を実現すること
ができる。

【０２２６】また、特に、このＮＯＴ回路では、入力回
路部を構成するＰＮＰトランジスタ１５のエミッタとＶ
ＣＣ電源線７との間にＰＮＰトランジスタ１５の負荷抵
抗を接続するようにはしていない。この結果、図４に示
すＮＯＴ回路に比較して、ＶＣＣ電源線７とＶＥＥ電源
線８との間の電圧差をＰＮＰトランジスタ１５の負荷抵
抗１６の両端間の電圧降下分だけ小さくすることがで
き、図４に示すＮＯＴ回路よりも低消費電力化を図るこ
とができる。

【０２２７】また、このＮＯＴ回路では、入力回路部を
アルファ線に弱いＰＮＰトランジスタ１５で構成してい
るが、このＰＮＰトランジスタ１５のコレクタは、電源
電圧ＶＥＥに固定される。この結果、このＰＮＰトラン
ジスタ１５のコレクタの論理がアルファ線によるソフト
エラーによって反転してしまい、出力信号Ｘの論理も反
転してしまうという事態が発生することはない。したが
って、高ソフトエラー耐性を実現することができる。

【０２２８】また、このＮＯＴ回路によれば、第４実施
例による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【０２２９】このように、この第１２実施例によれば、
ＮＯＴ回路について、高速性と、低消費電力性と、高ソ
フトエラー耐性と、高集積性とをすべて実現することが
できる。

【０２３０】第１３実施例・・図１３図１３は、本発明の第１３実施例の論理回路を示す回路
図であり、本発明中、第７の発明、即ち、「ドレインを
交流的に接地され、ゲートを入力端とする電界効果トラ
ンジスタと、ベースを前記電界効果トランジスタのソー
スに接続され、入出力レベルが一致するようにコレクタ
を交流的に接地されたバイポーラトランジスタからなる
コレクタ接地回路とを設けてなる論理回路」を非ＮＯＴ
回路に適用した場合の第１例である。

【０２３１】この非ＮＯＴ回路は、入力回路部を、ドレ
インをＶＣＣ電源線７に接続され、ソースをＰＮＰトラ
ンジスタ４のベースに接続されたｎＭＯＳトランジスタ
２５で構成し、出力回路部にＰＮＰトランジスタ４及び
抵抗５からなるコレクタ接地回路６を設けてなるもので
ある。

【０２３２】この非ＮＯＴ回路では、入出力条件を
「Ｌ」＝−０.５［Ｖ］、「Ｈ」＝０［Ｖ］、電源条件
をＶＣＣ＝０［Ｖ］、ＶＥＥ＝−１.２［Ｖ］とした場
合において、入力信号Ａ＝「Ｌ」の場合、ｎＭＯＳトラ
ンジスタ２５のソース電圧＝−１.２［Ｖ］、出力信号
Ｘ＝「Ｌ」となり、入力信号Ａ＝「Ｈ」の場合には、ｎ
ＭＯＳトランジスタ２５のソース電圧＝−０.７
［Ｖ］、出力信号Ｘ＝「Ｈ」となる。

【０２３３】ここに、この非ＮＯＴ回路では、入力回路
部を、ドレインをＶＣＣ電源線７に接続されたｎＭＯＳ
トランジスタ２５で構成している。即ち、この入力回路
部を構成するｎＭＯＳトランジスタ２５のドレインを電
源電圧ＶＣＣに固定し、ｎＭＯＳトランジスタ２５のド
レインが論理を持たないようにしている。この結果、こ
のｎＭＯＳトランジスタ２５におけるミラー効果をなく
し、前段回路の負荷を軽くし、前段回路の出力側の充放
電電流を少なくすることができる。したがって、高速性
を実現することができる。

【０２３４】また、この非ＮＯＴ回路では、ＥＣＬ回路
による場合のように電流切換え動作を必要とせず、単に
レベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０２３５】また、この非ＮＯＴ回路では、出力回路部
をＰＮＰトランジスタ４からなる負荷駆動能力の大きい
コレクタ接地回路６で構成している。この結果、負荷が
長配線や多数ファンアウト等の高負荷の場合でも、動作
速度の低下を少なくすることができる。したがって、こ
の点からしても、高速性を実現することができる。

【０２３６】また、この非ＮＯＴ回路では、前述したよ
うに、入力回路部を構成するｎＭＯＳトランジスタ２５
のドレインを電源電圧ＶＣＣに固定し、このｎＭＯＳト
ランジスタ２５のドレインが論理を持たないようにして
いるので、負荷抵抗による電圧降下という無駄をなく
し、低電源電圧での動作を確保することができる。した
がって、低消費電力性を実現することができる。

【０２３７】また、この非ＮＯＴ回路では、前述したよ
うに、ＥＣＬ回路による場合のように電流切換え動作を
必要とせず、単にレベルを伝達することで論理処理を行
うようにしているので、低電流での動作を確保すること
ができる。したがって、この点からしても、低消費電力
性を実現することができる。

【０２３８】また、特に、この非ＮＯＴ回路では、入力
回路部を構成するｎＭＯＳトランジスタ２５のソースと
ＶＥＥ電源線８との間にｎＭＯＳトランジスタ２５の負
荷抵抗を接続するようにはしていない。この結果、図５
に示す非ＮＯＴ回路に比較して、ＶＣＣ電源線７とＶＥ
Ｅ電源線８との間の電圧差をｎＭＯＳトランジスタ２５
の負荷抵抗２６の両端間の電圧降下分だけ小さくするこ
とができ、図５に示す非ＮＯＴ回路よりも低消費電力化
を図ることができる。

【０２３９】また、この非ＮＯＴ回路では、入力回路部
をアルファ線に強いｎＭＯＳトランジスタ２５で構成し
ているが、たとえ、アルファ線の影響を受けたとして
も、このｎＭＯＳトランジスタ２５のドレインは、電源
電圧ＶＣＣに固定される。この結果、このｎＭＯＳトラ
ンジスタ２５のドレインの論理がアルファ線によるソフ
トエラーによって反転してしまい、出力信号Ｘの論理も
反転してしまうという事態が発生することはない。した
がって、高ソフトエラー耐性を実現することができる。

【０２４０】また、この非ＮＯＴ回路によれば、第５実
施例による場合に比較して、少ない素子数で、同一の論
理機能を達成することができる。したがって、高集積性
を実現することができる。

【０２４１】このように、この第１３実施例によれば、
非ＮＯＴ回路について、高速性と、低消費電力性と、高
ソフトエラー耐性と、高集積性とをすべて実現すること
ができる。

【０２４２】第１４実施例・・図１４図１４は、本発明の第１４実施例の論理回路を示す回路
図であり、本発明中、第８の発明、即ち、「ドレインを
交流的に接地され、ゲートを入力端とする第１の電界効
果トランジスタと、ゲートを前記第１の電界効果トラン
ジスタのソースに接続され、入出力レベルが一致するよ
うにソースを交流的に接地された第２の電界効果トラン
ジスタからなるソース接地回路とを設けてなる論理回
路」をＮＯＴ回路に適用した場合の第１例である。

【０２４３】このＮＯＴ回路は、入力回路部を、ドレイ
ンをＶＣＣ電源線７に接続され、ソースをｎＭＯＳトラ
ンジスタ１２のゲートに接続されたｎＭＯＳトランジス
タ２５で構成し、出力回路部にｎＭＯＳトランジスタ１
２及び抵抗１３からなるソース接地回路１４を設けてな
るものである。

【０２４４】このＮＯＴ回路では、入出力条件を「Ｌ」
＝−０.５［Ｖ］、「Ｈ」＝０［Ｖ］、電源条件をＶＣ
Ｃ＝０［Ｖ］、ＶＥＥ＝−１.２［Ｖ］とした場合にお
いて、入力信号Ａ＝「Ｌ」の場合、ｎＭＯＳトランジス
タ２５のソース電圧＝−１.２［Ｖ］、出力信号Ｘ＝
「Ｈ」となり、入力信号Ａ＝「Ｈ」の場合には、ｎＭＯ
Ｓトランジスタ２５のソース電圧＝−０.７［Ｖ］、出
力信号Ｘ＝「Ｌ」となる。

【０２４５】ここに、このＮＯＴ回路では、入力回路部
を、ドレインをＶＣＣ電源線７に接続されたｎＭＯＳト
ランジスタ２５で構成し、この入力回路部を構成するｎ
ＭＯＳトランジスタ２５のドレインを電源電圧ＶＣＣに
固定し、ｎＭＯＳトランジスタ２５のドレインが論理を
持たないようにしている。この結果、このｎＭＯＳトラ
ンジスタ２５におけるミラー効果をなくし、前段回路の
負荷を軽くし、前段回路の出力側の充放電電流を少なく
することができる。したがって、高速性を実現すること
ができる。

【０２４６】また、このＮＯＴ回路では、ＥＣＬ回路に
よる場合のように電流切換え動作を必要とせず、単にレ
ベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０２４７】また、このＮＯＴ回路では、前述したよう
に、入力回路部を構成するｎＭＯＳトランジスタ２５の
ドレインを電源電圧ＶＣＣに固定し、このｎＭＯＳトラ
ンジスタ２５のドレインが論理を持たないようにしてい
るので、負荷抵抗による電圧降下という無駄をなくし、
低電源電圧での動作を確保することができる。したがっ
て、低消費電力性を実現することができる。

【０２４８】また、このＮＯＴ回路では、前述したよう
に、ＥＣＬ回路による場合のように電流切換え動作を必
要とせず、単にレベルを伝達することで論理処理を行う
ようにしているので、低電流での動作を確保することが
できる。したがって、この点からしても、低消費電力性
を実現することができる。

【０２４９】また、特に、このＮＯＴ回路では、入力回
路部を構成するｎＭＯＳトランジスタ２５のソースとＶ
ＥＥ電源線８との間にｎＭＯＳトランジスタ２５の負荷
抵抗を接続するようにはしていない。この結果、図６に
示すＮＯＴ回路に比較して、ＶＣＣ電源線７とＶＥＥ電
源線８との間の電圧差をｎＭＯＳトランジスタ２５の負
荷抵抗２６の両端間の電圧降下分だけ小さくすることが
でき、図６に示すＮＯＴ回路よりも低消費電力化を図る
ことができる。

【０２５０】また、このＮＯＴ回路では、入力回路部を
アルファ線に強いｎＭＯＳトランジスタ２５で構成して
いるが、たとえ、アルファ線の影響を受けたとしても、
このｎＭＯＳトランジスタ２５のドレインは電源電圧Ｖ
ＣＣに固定される。この結果、このｎＭＯＳトランジス
タ２５のドレインの論理がアルファ線によるソフトエラ
ーによって反転してしまい、出力信号Ｘの論理も反転し
てしまうという事態が発生することはない。したがっ
て、高ソフトエラー耐性を実現することができる。

【０２５１】また、このＮＯＴ回路によれば、第６実施
例による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【０２５２】このように、この第１４実施例によれば、
ＮＯＴ回路について、高速性と、低消費電力性と、高ソ
フトエラー耐性と、高集積性とをすべて実現することが
できる。

【０２５３】第１５実施例・・図１５図１５は、本発明の第１５実施例の論理回路を示す回路
図であり、本発明中、第７の発明、即ち、「ドレインを
交流的に接地され、ゲートを入力端とする電界効果トラ
ンジスタと、ベースを前記電界効果トランジスタのソー
スに接続され、入出力レベルが一致するようにコレクタ
を交流的に接地されたバイポーラトランジスタからなる
コレクタ接地回路とを設けてなる論理回路」を非ＮＯＴ
回路に適用した場合の第２例である。

【０２５４】この非ＮＯＴ回路は、入力回路部を、ドレ
インをＶＥＥ電源線８に接続され、ソースをＮＰＮトラ
ンジスタ１８のベースに接続されたｐＭＯＳトランジス
タ３２で構成し、出力回路部にＮＰＮトランジスタ１８
及び抵抗１９からなるコレクタ接地回路２０を設けてな
るものである。

【０２５５】この非ＮＯＴ回路では、入出力条件を
「Ｌ」＝−１.２［Ｖ］、「Ｈ」＝−０.７［Ｖ］、電源
条件をＶＣＣ＝０［Ｖ］、ＶＥＥ＝−１.２［Ｖ］とし
た場合において、入力信号Ａ＝「Ｌ」の場合、ｐＭＯＳ
トランジスタ３２のドレイン電圧＝−０.５［Ｖ］、出
力信号Ｘ＝「Ｌ」となり、入力信号Ａ＝「Ｈ」の場合に
は、ｐＭＯＳトランジスタ３２のドレイン電圧＝０
［Ｖ］、出力信号Ｘ＝「Ｈ」となる。

【０２５６】ここに、この非ＮＯＴ回路では、入力回路
部を、ドレインをＶＥＥ電源線７に接続されたｐＭＯＳ
トランジスタ３２で構成している。即ち、ｐＭＯＳトラ
ンジスタ３２のドレインを電源電圧ＶＥＥに固定し、ｐ
ＭＯＳトランジスタ３２のドレインが論理を持たないよ
うにしている。この結果、このＰＮＰトランジスタ３２
におけるミラー効果をなくし、前段回路の負荷を軽く
し、前段回路の出力側の充放電電流を少なくすることが
できる。したがって、高速性を実現することができる。

【０２５７】また、この非ＮＯＴ回路では、ＥＣＬ回路
による場合のように電流切換え動作を必要とせず、単に
レベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０２５８】また、この非ＮＯＴ回路では、出力回路部
をＮＰＮトランジスタ１８からなる負荷駆動能力の大き
いコレクタ接地回路２０で構成している。この結果、負
荷が長配線や多数ファンアウト等の高負荷の場合でも、
動作速度の低下を少なくすることができる。したがっ
て、この点からしても、高速性を実現することができ
る。

【０２５９】また、この非ＮＯＴ回路では、前述したよ
うに、入力回路部を構成するｐＭＯＳトランジスタ３２
のドレインを電源電圧ＶＥＥに固定し、このｐＭＯＳト
ランジスタ３２のドレインが論理を持たないようにして
いるので、負荷抵抗による電圧降下という無駄をなく
し、低電源電圧での動作を確保することができる。した
がって、低消費電力性を実現することができる。

【０２６０】また、この非ＮＯＴ回路では、前述したよ
うに、ＥＣＬ回路による場合のように電流切換え動作を
必要とせず、単にレベルを伝達することで論理処理を行
うようにしているので、低電流での動作を確保すること
ができる。したがって、この点からしても、低消費電力
性を実現することができる。

【０２６１】また、特に、この非ＮＯＴ回路では、入力
回路部を構成するｐＭＯＳトランジスタ３２のソースと
ＶＣＣ電源線８との間にｐＭＯＳトランジスタ３２の負
荷抵抗を接続するようにはしていない。この結果、図７
に示す非ＮＯＴ回路に比較して、ＶＣＣ電源線７とＶＥ
Ｅ電源線８との間の電圧差をｐＭＯＳトランジスタ３２
の負荷抵抗３３の両端間の電圧降下分だけ小さくするこ
とができ、図７に示す非ＮＯＴ回路よりも低消費電力化
を図ることができる。

【０２６２】また、この非ＮＯＴ回路では、入力回路部
をアルファ線に強いｐＭＯＳトランジスタ３２で構成し
ているが、たとえ、アルファ線の影響を受けたとして
も、このｐＭＯＳトランジスタ３２のドレインは電源電
圧ＶＥＥに固定される。この結果、このｐＭＯＳトラン
ジスタ３２のドレインの論理がアルファ線によるソフト
エラーによって反転してしまい、出力信号Ｘの論理も反
転してしまうという事態が発生することはない。したが
って、高ソフトエラー耐性を実現することができる。

【０２６３】また、この非ＮＯＴ回路によれば、第７実
施例による場合に比較して、少ない素子数で、同一の論
理機能を達成することができる。したがって、高集積性
を実現することができる。

【０２６４】このように、この第１５実施例によれば、
非ＮＯＴ回路について、高速性と、低消費電力性と、高
ソフトエラー耐性と、高集積性とをすべて実現すること
ができる。

【０２６５】第１６実施例・・図１６図１６は本発明の第１６実施例の論理回路を示す回路図
であり、本発明中、第８の発明、即ち、「ドレインを交
流的に接地され、ゲートを入力端とする第１の電界効果
トランジスタと、ゲートを前記第１の電界効果トランジ
スタのソースに接続され、入出力レベルが一致するよう
にソースを交流的に接地された第２の電界効果トランジ
スタからなるソース接地回路とを設けてなる論理回路」
をＮＯＴ回路に適用した場合の第２例である。

【０２６６】このＮＯＴ回路は、入力回路部を、ドレイ
ンをＶＥＥ電源線８に接続され、ソースをｐＭＯＳトラ
ンジスタ２２のゲートに接続されたｐＭＯＳトランジス
タ３２で構成し、出力回路部にｐＭＯＳトランジスタ２
２及び抵抗２３からなるソース接地回路２４を設けてな
るものである。

【０２６７】このＮＯＴ回路では、入出力条件を「Ｌ」
＝−１.２［Ｖ］、「Ｈ」＝−０.７［Ｖ］、電源条件を
ＶＣＣ＝０［Ｖ］、ＶＥＥ＝−１.２［Ｖ］とした場合
において、入力信号Ａ＝「Ｌ」の場合、ｐＭＯＳトラン
ジスタ３２のドレイン電圧＝−０.５［Ｖ］、出力信号
Ｘ＝「Ｈ」となり、入力信号Ａ＝「Ｈ」の場合には、ｐ
ＭＯＳトランジスタ３２のドレイン電圧＝０［Ｖ］、出
力信号Ｘ＝「Ｌ」となる。

【０２６８】ここに、このＮＯＴ回路では、入力回路部
を、ドレインをＶＥＥ電源線７に接続されたｐＭＯＳト
ランジスタ３２で構成している。即ち、ｐＭＯＳトラン
ジスタ３２のドレインを電源電圧ＶＥＥに固定し、この
ｐＭＯＳトランジスタ３２のドレインが論理を持たない
ようにしている。この結果、このＰＮＰトランジスタ３
２におけるミラー効果をなくし、前段回路の負荷を軽く
し、前段回路の出力側の充放電電流を少なくすることが
できる。したがって、高速性を実現することができる。

【０２６９】また、このＮＯＴ回路では、ＥＣＬ回路に
よる場合のように電流切換え動作を必要とせず、単にレ
ベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０２７０】また、このＮＯＴ回路では、前述したよう
に、入力回路部を構成するｐＭＯＳトランジスタ３２の
ドレインを電源電圧ＶＥＥに固定し、このｐＭＯＳトラ
ンジスタ３２のドレインが論理を持たないようにしてい
るので、負荷抵抗による電圧降下という無駄をなくし、
低電源電圧での動作を確保することができる。したがっ
て、低消費電力性を実現することができる。

【０２７１】また、このＮＯＴ回路では、前述したよう
に、ＥＣＬ回路による場合のように電流切換え動作を必
要とせず、単にレベルを伝達することで論理処理を行う
ようにしているので、低電流での動作を確保することが
できる。したがって、この点からしても、低消費電力性
を実現することができる。

【０２７２】また、特に、このＮＯＴ回路では、入力回
路部を構成するｐＭＯＳトランジスタ３２のソースとＶ
ＣＣ電源線７との間にｐＭＯＳトランジスタ３２の負荷
抵抗を接続するようにはしていない。この結果、図８に
示すＮＯＴ回路に比較して、ＶＣＣ電源線７とＶＥＥ電
源線８との間の電圧差をｐＭＯＳトランジスタ３２び負
荷抵抗３３の両端間の電圧降下分だけ小さくすることが
でき、図８に示すＮＯＴ回路よりも低消費電力化を図る
ことができる。

【０２７３】また、このＮＯＴ回路では、入力回路部を
アルファ線に強いｐＭＯＳトランジスタ３２で構成して
いるが、たとえ、アルファ線の影響を受けたとしても、
このｐＭＯＳトランジスタ３２のドレインは電源電圧Ｖ
ＥＥに固定される。この結果、このｐＭＯＳトランジス
タ３２のドレインの論理がアルファ線によるソフトエラ
ーによって反転してしまい、出力信号Ｘの論理も反転し
てしまうという事態が発生することはない。したがっ
て、高ソフトエラー耐性を実現することができる。

【０２７４】また、このＮＯＴ回路によれば、第８実施
例による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【０２７５】このように、この第１６実施例によれば、
ＮＯＴ回路について、高速性と、低消費電力性と、高ソ
フトエラー耐性と、高集積性とをすべて実現することが
できる。

【０２７６】第１７実施例・・図１７図１７は本発明の第１７実施例の論理回路を示す回路図
であり、本発明中、第１の発明、即ち、「コレクタを交
流的に接地された第１のバイポーラトランジスタからな
る第１のコレクタ接地回路と、入出力レベルが一致する
ようにコレクタを交流的に接地された第２のバイポーラ
トランジスタからなる第２のコレクタ接地回路とを縦列
接続してなる論理回路」を２入力のＯＲ回路に適用した
場合の第１例である。

【０２７７】このＯＲ回路は、入力回路部をＮＰＮトラ
ンジスタ１、３６及び抵抗２からなるコレクタ接地回路
３７で構成し、出力回路部にＰＮＰトランジスタ４及び
抵抗５からなるコレクタ接地回路６を設けてなるもので
ある。なお、３８は入力端子である。

【０２７８】このＯＲ回路では、入出力条件を「Ｌ」＝
−０.８［Ｖ］、「Ｈ」＝−０.３［Ｖ］、電源条件をＶ
ＣＣ＝０［Ｖ］、ＶＥＥ＝−２.０［Ｖ］とした場合に
おいて、入力信号Ａ、Ｂ＝「Ｌ」の場合、ノード１１の
電圧＝−１.６［Ｖ］、出力信号Ｘ＝「Ｌ」となり、入
力信号Ａ、Ｂのいずれか一方又は両方＝「Ｈ」の場合、
ノード１１の電圧＝−１.１［Ｖ］、出力信号Ｘ＝
「Ｈ」となる。

【０２７９】ここに、このＯＲ回路では、入力回路部を
ＮＰＮトランジスタ１、３６からなるコレクタ接地回路
３７で構成している。即ち、ＮＰＮトランジスタ１、３
６のコレクタを電源電圧ＶＣＣに固定し、これらＮＰＮ
トランジスタ１、３６のコレクタが論理を持たないよう
にしている。この結果、これらＮＰＮトランジスタ１、
３６におけるミラー効果をなくし、前段回路の負荷を軽
くし、前段回路の出力側の充放電電流を少なくすること
ができる。したがって、高速性を実現することができ
る。

【０２８０】また、このＯＲ回路では、ＥＣＬ回路によ
る場合のように電流切換え動作を必要とせず、単にレベ
ルを伝達することで論理処理が行われる。したがって、
高速な論理処理が可能であり、この点からしても、高速
性を実現することができる。

【０２８１】また、このＯＲ回路では、出力回路部をＰ
ＮＰトランジスタ４からなる負荷駆動能力の大きいコレ
クタ接地回路６で構成している。この結果、負荷が長配
線や多数ファンアウト等の高負荷の場合でも、動作速度
の低下を少なくすることができる。したがって、この点
からしても、高速性を実現することができる。

【０２８２】また、このＯＲ回路では、前述したよう
に、入力回路部を構成するＮＰＮトランジスタ１、３６
のコレクタを電源電圧ＶＣＣに固定し、これらＮＰＮト
ランジスタ１、３６のコレクタが論理を持たないように
しているので、負荷抵抗による電圧降下という無駄をな
くし、低電源電圧での動作を確保することができる。し
たがって、低消費電力性を実現することができる。

【０２８３】また、このＯＲ回路では、前述したよう
に、ＥＣＬ回路による場合のように電流切換え動作を必
要とせず、単にレベルを伝達することで論理処理を行う
ようにしているので、低電流での動作を確保することが
できる。したがって、この点からしても、低消費電力性
を実現することができる。

【０２８４】また、このＯＲ回路では、入力回路部をア
ルファ線に弱いＮＰＮトランジスタ１、３６で構成して
いるが、これらＮＰＮトランジスタ１、３６のコレクタ
は電源電圧ＶＣＣに固定される。この結果、これらＮＰ
Ｎトランジスタ１、３６のコレクタの論理がアルファ線
によるソフトエラーにより反転してしまい、出力信号Ｘ
の論理も反転してしまうという事態が発生することはな
い。したがって、高ソフトエラー耐性を実現することが
できる。

【０２８５】また、このＯＲ回路によれば、ＥＣＬ回路
による場合に比較して、少ない素子数で、同一の論理機
能を達成することができる。したがって、高集積性を実
現することができる。

【０２８６】このように、この第１７実施例によれば、
２入力のＯＲ回路について、高速性と、低消費電力性
と、高ソフトエラー耐性と、高集積性とをすべて実現す
ることができる。

【０２８７】第１８実施例・・図１８図１８は、本発明の第１８実施例の論理回路を示す回路
図であり、本発明中、第２の発明、即ち、「コレクタを
交流的に接地されたバイポーラトランジスタからなるコ
レクタ接地回路と、入出力レベルが一致するようにソー
スを交流的に接地された電界効果トランジスタからなる
ソース接地回路とを縦列接続してなる論理回路」を２入
力のＮＯＲ回路に適用した場合の第１例である。

【０２８８】このＮＯＲ回路は、入力回路部をＮＰＮト
ランジスタ１、３６及び抵抗２からなるコレクタ接地回
路３７で構成し、出力回路部にｎＭＯＳトランジスタ１
２及び抵抗１３からなるソース接地回路１４を設けてな
るものである。

【０２８９】このＮＯＲ回路では、入出力条件を「Ｌ」
＝−０.８［Ｖ］、「Ｈ」＝−０.３［Ｖ］、電源条件を
ＶＣＣ＝０［Ｖ］、ＶＥＥ＝−２.０［Ｖ］とした場合
において、入力信号Ａ、Ｂ＝「Ｌ」の場合、ノード１１
の電圧＝−１.６［Ｖ］、出力信号Ｘ＝「Ｈ」となり、
入力信号Ａ、Ｂのいずれか一方又は両方＝「Ｈ」の場合
には、ノード１１の電圧＝−１.１［Ｖ］、出力信号Ｘ
＝「Ｌ」となる。

【０２９０】ここに、このＮＯＲ回路では、入力回路部
をＮＰＮトランジスタ１、３６からなるコレクタ接地回
路３７で構成している。即ち、ＮＰＮトランジスタ１、
３６のコレクタを電源電圧ＶＣＣに固定し、これらＮＰ
Ｎトランジスタ１、３６のコレクタが論理を持たないよ
うにしている。この結果、これらＮＰＮトランジスタ
１、３６におけるミラー効果をなくし、前段回路の負荷
を軽くし、前段回路の出力側の充放電電流を少なくする
ことができる。したがって、高速性を実現することがで
きる。

【０２９１】また、このＮＯＲ回路では、ＥＣＬ回路に
よる場合のように電流切換え動作を必要とせず、単にレ
ベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０２９２】また、このＮＯＲ回路では、前述したよう
に、入力回路部を構成するＮＰＮトランジスタ１、３６
のコレクタを電源電圧ＶＣＣに固定し、これらＮＰＮト
ランジスタ１、３６のコレクタが論理を持たないように
しているので、負荷抵抗による電圧降下という無駄をな
くし、低電源電圧での動作を確保することができる。し
たがって、低消費電力性を実現することができる。

【０２９３】また、このＮＯＲ回路では、前述したよう
に、ＥＣＬ回路による場合のように電流切換え動作を必
要とせず、単にレベルを伝達することで論理処理を行う
ようにしているので、低電流での動作を確保することが
できる。したがって、この点からしても、低消費電力性
を実現することができる。

【０２９４】また、このＮＯＲ回路では、入力回路部を
アルファ線に弱いＮＰＮトランジスタ１、３６で構成し
ているが、これらＮＰＮトランジスタ１、３６のコレク
タは電源電圧ＶＣＣに固定される。この結果、これらＮ
ＰＮトランジスタ１、３６のコレクタの論理がアルファ
線によるソフトエラーによって反転してしまい、出力信
号Ｘの論理も反転してしまうという事態が発生すること
はない。したがって、高ソフトエラー耐性を実現するこ
とができる。

【０２９５】また、このＮＯＲ回路によれば、ＥＣＬ回
路による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【０２９６】このように、この第１８実施例によれば、
２入力のＮＯＲ回路について、高速性と、低消費電力性
と、高ソフトエラー耐性と、高集積性とをすべて実現す
ることができる。

【０２９７】第１９実施例・・図１９図１９は、本発明の第１９実施例の論理回路を示す回路
図であり、本発明中、第１の発明、即ち、「コレクタを
交流的に接地された第１のバイポーラトランジスタから
なる第１のコレクタ接地回路と、入出力レベルが一致す
るようにコレクタを交流的に接地された第２のバイポー
ラトランジスタからなる第２のコレクタ接地回路とを縦
列接続してなる論理回路」を２入力のＯＲ回路に適用し
た場合の第２例である。

【０２９８】このＯＲ回路は、入力回路部をＮＰＮトラ
ンジスタ１、３６及び抵抗２からなるコレクタ接地回路
３７で構成し、出力回路部にＰＮＰトランジスタ４及び
抵抗５からなるコレクタ接地回路６と、ＰＮＰトランジ
スタ３９及び抵抗４０からなるコレクタ接地回路４１と
を設けてなるものである。なお、４２は出力端子であ
る。

【０２９９】このＯＲ回路では、入出力条件を「Ｌ」＝
−０.８［Ｖ］、「Ｈ」＝−０.３［Ｖ］、電源条件をＶ
ＣＣ＝０［Ｖ］、ＶＥＥ＝−２.０［Ｖ］とした場合に
おいて、入力信号Ａ、Ｂ＝「Ｌ」の場合、ノード１１の
電圧＝−１.６［Ｖ］、出力信号Ｘ＝「Ｌ」、出力信号
Ｙ＝「Ｌ」となり、入力信号Ａ、Ｂのいずれか一方又は
両方＝「Ｈ」の場合、ノード１１の電圧＝−１.１
［Ｖ］、出力信号Ｘ、Ｙ＝「Ｈ」となる。

【０３００】ここに、このＯＲ回路では、入力回路部を
ＮＰＮトランジスタ１、３６からなるコレクタ接地回路
３７で構成している。即ち、ＮＰＮトランジスタ１、３
６のコレクタを電源電圧ＶＣＣに固定し、これらＮＰＮ
トランジスタ１、３６のコレクタが論理を持たないよう
にしている。この結果、これらＮＰＮトランジスタ１、
３６におけるミラー効果をなくし、前段回路の負荷を軽
くし、前段回路の出力側の充放電電流を少なくすること
ができる。したがって、高速性を実現することができ
る。

【０３０１】また、このＯＲ回路では、ＥＣＬ回路によ
る場合のように電流切換え動作を必要とせず、単にレベ
ルを伝達することで論理処理が行われる。したがって、
高速な論理処理が可能であり、この点からしても、高速
性を実現することができる。

【０３０２】また、このＯＲ回路では、出力回路部にＰ
ＮＰトランジスタ４からなる負荷駆動能力の大きいコレ
クタ接地回路６と、ＰＮＰトランジスタ３９からなる負
荷駆動能力の大きいコレクタ接地回路４１とを設けてい
る。この結果、負荷が長配線や多数ファンアウト等の高
負荷の場合でも、動作速度の低下を少なくすることがで
きる。したがって、この点からしても、高速性を実現す
ることができる。

【０３０３】また、このＯＲ回路では、前述したよう
に、入力回路部を構成するＮＰＮトランジスタ１、３６
のコレクタを電源電圧ＶＣＣに固定し、これらＮＰＮト
ランジスタ１、３６のコレクタが論理を持たないように
しているので、負荷抵抗による電圧降下という無駄をな
くし、低電源電圧での動作を確保することができる。し
たがって、低消費電力性を実現することができる。

【０３０４】また、このＯＲ回路では、前述したよう
に、ＥＣＬ回路による場合のように電流切換え動作を必
要とせず、単にレベルを伝達することで論理処理を行う
ようにしているので、低電流での動作を確保することが
できる。したがって、この点からしても、低消費電力性
を実現することができる。

【０３０５】また、このＯＲ回路では、入力回路部をア
ルファ線に弱いＮＰＮトランジスタ１、３６で構成して
いるが、これらＮＰＮトランジスタ１、３６のコレクタ
は電源電圧ＶＣＣに固定される。この結果、これらＮＰ
Ｎトランジスタ１、３６のコレクタの論理がアルファ線
によるソフトエラーによって反転してしまい、出力信号
Ｘの論理も反転してしまうという事態が発生することは
ない。したがって、高ソフトエラー耐性を実現すること
ができる。

【０３０６】また、このＯＲ回路によれば、ＥＣＬ回路
による場合に比較して、少ない素子数で、同一の論理機
能を達成することができる。したがって、高集積性を実
現することができる。

【０３０７】このように、この第１９実施例によれば、
２入力のＯＲ回路について、高速性と、低消費電力性
と、高ソフトエラー耐性と、高集積性とをすべて実現す
ることができる。

【０３０８】第２０実施例・・図２０図２０は、本発明の第２０実施例の論理回路を示す回路
図であり、本発明中、第２の発明、即ち、「コレクタを
交流的に接地されたバイポーラトランジスタからなるコ
レクタ接地回路と、入出力レベルが一致するようにソー
スを交流的に接地された電界効果トランジスタからなる
ソース接地回路とを縦列接続してなる論理回路」を２入
力のＮＯＲ回路に適用した場合の第２例である。

【０３０９】このＮＯＲ回路は、入力回路部をＮＰＮト
ランジスタ１、３６及び抵抗２からなるコレクタ接地回
路３７で構成し、出力回路部にｎＭＯＳトランジスタ１
２及び抵抗１３からなるソース接地回路１４と、ｎＭＯ
Ｓトランジスタ４３及び抵抗４４からなるソース接地回
路４５とを設けてなるものである。

【０３１０】このＮＯＲ回路では、入出力条件を「Ｌ」
＝−０.８［Ｖ］、「Ｈ」＝−０.３［Ｖ］、電源条件を
ＶＣＣ＝０［Ｖ］、ＶＥＥ＝−２.０［Ｖ］とした場合
において、入力信号Ａ、Ｂ＝「Ｌ」の場合、ノード１１
の電圧＝−１.６［Ｖ］、出力信号Ｘ、Ｙ＝「Ｈ」とな
り、入力信号Ａ、Ｂのいずれか一方又は両方＝「Ｈ」の
場合には、ノード１１の電圧＝−１.１［Ｖ］、出力信
号Ｘ、Ｙ＝「Ｌ」となる。

【０３１１】ここに、このＮＯＲ回路では、入力回路部
をＮＰＮトランジスタ１、３６からなるコレクタ接地回
路３７で構成している。即ち、ＮＰＮトランジスタ１、
３６のコレクタを電源電圧ＶＣＣに固定し、これらＮＰ
Ｎトランジスタ１、３６のコレクタが論理を持たないよ
うにしている。この結果、これらＮＰＮトランジスタ
１、３６におけるミラー効果をなくし、前段回路の負荷
を軽くし、前段回路の出力側の充放電電流を少なくする
ことができる。したがって、高速性を実現することがで
きる。

【０３１２】また、このＮＯＲ回路では、ＥＣＬ回路に
よる場合のように電流切換え動作を必要とせず、単にレ
ベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０３１３】また、このＮＯＲ回路では、前述したよう
に、入力回路部を構成するＮＰＮトランジスタ１、３６
のコレクタを電源電圧ＶＣＣに固定し、これらＮＰＮト
ランジスタ１、３６のコレクタが論理を持たないように
しているので、負荷抵抗による電圧降下という無駄をな
くし、低電源電圧での動作を確保することができる。し
たがって、低消費電力性を実現することができる。

【０３１４】また、このＮＯＲ回路では、前述したよう
に、ＥＣＬ回路による場合のように電流切換え動作を必
要とせず、単にレベルを伝達することで論理処理を行う
ようにしているので、低電流での動作を確保することが
できる。したがって、この点からしても、低消費電力性
を実現することができる。

【０３１５】また、このＮＯＲ回路では、入力回路部を
アルファ線に弱いＮＰＮトランジスタ１、３６で構成し
ているが、これらＮＰＮトランジスタ１、３６のコレク
タは電源電圧ＶＣＣに固定される。この結果、これらＮ
ＰＮトランジスタ１、３６のコレクタの論理がアルファ
線によるソフトエラーによって反転してしまい、出力信
号Ｘの論理も反転してしまうという事態が発生すること
はない。したがって、高ソフトエラー耐性を実現するこ
とができる。

【０３１６】また、このＮＯＲ回路によれば、ＥＣＬ回
路による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【０３１７】このように、この第２０実施例によれば、
２入力のＮＯＲ回路について、高速性と、低消費電力性
と、高ソフトエラー耐性と、高集積性とをすべて実現す
ることができる。

【０３１８】第２１実施例・・図２１〜図２３図２１は、本発明の第２１実施例の論理回路の回路図で
あり、本発明中、第９の発明、即ち、「第１、第２、第
３、第４、第５、第６、第７又は第８の発明の論理回路
を含んでなる論理回路」を２入力のＯＲ／ＮＯＲ回路に
適用した場合の第１例である。

【０３１９】このＯＲ／ＮＯＲ回路は、入力回路部をＮ
ＰＮトランジスタ１、３６及び抵抗２からなるコレクタ
接地回路３７で構成し、出力回路部にＰＮＰトランジス
タ４及び抵抗５からなるコレクタ接地回路６と、ｎＭＯ
Ｓトランジスタ１２及び抵抗１３からなるソース接地回
路１４とを設けてなるものである。

【０３２０】このＯＲ／ＮＯＲ回路では、入出力条件を
「Ｌ」＝−０.８［Ｖ］、「Ｈ」＝−０.３［Ｖ］、電源
条件をＶＣＣ＝０［Ｖ］、ＶＥＥ＝−２.０［Ｖ］とし
た場合において、入力信号Ａ、Ｂ＝「Ｌ」の場合、ノー
ド１１の電圧＝−１.６［Ｖ］、出力信号Ｘ＝「Ｌ」、
出力信号Ｙ＝「Ｈ」となり、入力信号Ａ、Ｂのいずれか
一方又は両方＝「Ｈ」の場合、ノード１１の電圧＝−
１.１［Ｖ］、出力信号Ｘ＝「Ｈ」、出力信号Ｙ＝
「Ｌ」となる。

【０３２１】ここに、このＯＲ／ＮＯＲ回路では、入力
回路部をＮＰＮトランジスタ１、３６からなるコレクタ
接地回路３７で構成している。即ち、ＮＰＮトランジス
タ１、３６のコレクタを電源電圧ＶＣＣに固定し、これ
らＮＰＮトランジスタ１、３６のコレクタが論理を持た
ないようにしている。この結果、これらＮＰＮトランジ
スタ１、３６におけるミラー効果をなくし、前段回路の
負荷を軽くし、前段回路の出力側の充放電電流を少なく
することができる。したがって、高速性を実現すること
ができる。

【０３２２】また、このＯＲ／ＮＯＲ回路では、ＥＣＬ
回路による場合のように電流切換え動作を必要とせず、
単にレベルを伝達することで論理処理が行われる。した
がって、高速な論理処理が可能であり、この点からして
も、高速性を実現することができる。

【０３２３】また、このＯＲ／ＮＯＲ回路では、出力回
路部にＰＮＰトランジスタ４からなる負荷駆動能力の大
きいコレクタ接地回路６を設けている。この結果、出力
端子１０側の負荷が長配線や多数ファンアウト等の高負
荷の場合でも、動作速度の低下を少なくすることができ
る。したがって、この点からしても、高速性を実現する
ことができる。

【０３２４】また、このＯＲ／ＮＯＲ回路では、前述し
たように、入力回路部を構成するＮＰＮトランジスタ
１、３６のコレクタを電源電圧ＶＣＣに固定し、これら
ＮＰＮトランジスタ１、３６のコレクタが論理を持たな
いようにしているので、負荷抵抗による電圧降下という
無駄をなくし、低電源電圧での動作を確保することがで
きる。したがって、低消費電力性を実現することができ
る。

【０３２５】また、このＯＲ／ＮＯＲ回路では、前述し
たように、ＥＣＬ回路による場合のように電流切換え動
作を必要とせず、単にレベルを伝達することで論理処理
を行うようにしているので、低電流での動作を確保する
ことができる。したがって、この点からしても、低消費
電力性を実現することができる。

【０３２６】また、このＯＲ／ＮＯＲ回路では、入力回
路部をアルファ線に弱いＮＰＮトランジスタ１、３６で
構成しているが、これらＮＰＮトランジスタ１、３６の
コレクタは電源電圧ＶＣＣに固定される。この結果、こ
れらＮＰＮトランジスタ１、３６のコレクタの論理がア
ルファ線によるソフトエラーによって反転してしまい、
出力信号Ｘ、Ｙの論理も反転してしまうという事態が発
生することはない。したがって、高ソフトエラー耐性を
実現することができる。

【０３２７】また、このＯＲ／ＮＯＲ回路によれば、Ｅ
ＣＬ回路により構成する場合に比較して、少ない素子数
で、同一の論理機能を達成することができる。したがっ
て、高集積性を実現することができる。

【０３２８】このように、この第２１実施例によれば、
２入力のＯＲ／ＮＯＲ回路について、高速性と、低消費
電力性と、高ソフトエラー耐性と、高集積性とをすべて
実現することができる。

【０３２９】なお、このＯＲ／ＮＯＲ回路は、例えば、
図２２に概略的断面図を示すように構成することができ
る。図中、４６はＰ型シリコン基板、４７〜５２はＳi
Ｏ₂からなる素子分離層である。

【０３３０】また、５３はＮ層であり、このＮ層５３の
うち、領域５３Ａの部分はＮＰＮトランジスタ１のコレ
クタをなす部分であり、領域５３Ｂの部分はＮＰＮトラ
ンジスタ３６のコレクタをなす部分である。

【０３３１】また、５４はＮＰＮトランジスタ１のベー
スをなすＰ層、５５はＮＰＮトランジスタ１のエミッタ
をなすＮ層、５６はＮＰＮトランジスタ３６のベースを
なすＰ層、５７はＮＰＮトランジスタ３６のエミッタを
なすＮ層である。

【０３３２】また、５８は電源電圧ＶＣＣをＮ層５３に
印加するためのＮ層、５９は抵抗２を構成するポリシリ
コン層、６０、６１はポリシリコン層５９を形成すると
共に、Ｐ型シリコン基板４６に電源電圧ＶＥＥを印加す
るためのＰ層である。

【０３３３】また、６２はＰ層であり、このＰ層６２の
うち、領域６２Ａの部分はＰＮＰトランジスタ４のコレ
クタをなす部分である。また、６３はＰＮＰトランジス
タ４のベースをなすＮ層、６４はＰＮＰトランジスタ４
のエミッタをなすＰ層である。

【０３３４】また、６５は抵抗５、１３を構成するポリ
シリコン層、６６はｎＭＯＳトランジスタ１２を構成す
るためのＰ層、６７はｎＭＯＳトランジスタ１２のドレ
インをなすＮ層、６８はｎＭＯＳトランジスタ１２のソ
ースをなすＮ層、６９はｎＭＯＳトランジスタ１２のゲ
ートをなすポリシリコン層である。

【０３３５】ここに、この図２２に示す構成例では、Ｎ
ＰＮトランジスタ１、３６のコレクタを絶縁層で素子分
離せず、共通の半導体層（Ｎ層５３）で構成するように
している。この結果、これらＮＰＮトランジスタ１、３
６のコレクタに対して電源電圧ＶＣＣを印加するための
コンタクト領域を減らすことができ、その分、集積度を
高めることができる。

【０３３６】また、このＯＲ／ＮＯＲ回路は、図２３に
概略的断面図を示すように構成することもできる。図
中、７０はＰ型シリコン基板、７１〜７３、７４Ａ、７
４ＢはＳiＯ₂からなる素子分離層である。

【０３３７】また、７５はＮ層であり、このＮ層７５の
うち、領域７５Ａの部分はＮＰＮトランジスタ１、３６
のコレクタをなす部分、領域７５Ｂの部分は領域７５Ａ
の部分に電源電圧ＶＣＣを印加するための部分である。

【０３３８】また、７６はＮＰＮトランジスタ１、３６
のベースをなすＰ層、７７はＮＰＮトランジスタ１、３
６のエミッタをなすＮ層、７８は抵抗２を構成するポリ
シリコン層である。

【０３３９】また、７９はＰ層であり、このＰ層７９の
うち、領域７９Ａの部分はＰＮＰトランジスタ４のコレ
クタをなす部分である。また、８０はＰＮＰトランジス
タ４のベースをなすＮ層、８１はＰＮＰトランジスタ４
のエミッタをなすＰ層、８２は抵抗５、１３をなすポリ
シリコン層である。

【０３４０】また、８３はｎＭＯＳトランジスタ１２を
構成するためのＰ層、８４はｎＭＯＳトランジスタ１２
のドレインをなすＮ層、８５はｎＭＯＳトランジスタ１
２のソースをなすＮ層、８６はｎＭＯＳトランジスタ１
２のゲートをなすポリシリコン層である。

【０３４１】なお、８２Ａはコンタクト部であり、この
例では、ＮＰＮトランジスタ１、３６のコレクタをなす
Ｎ層７５Ａに対する電源電圧ＶＣＣの印加をＰＮＰトラ
ンジスタ４の負荷抵抗５及びｎＭＯＳトランジスタ１２
の負荷抵抗１３をなすポリシリコン層８２を介して行う
ように構成している。

【０３４２】また、８５Ａもコンタクト部であり、この
例では、ｎＭＯＳトランジスタ１２のソースに対する電
源電圧ＶＥＥの印加をＮＰＮトランジスタ１、３６の負
荷抵抗２をなすポリシリコン層７８を介して行うように
構成している。

【０３４３】この図２３の構成例では、入力回路部を構
成するＮＰＮトランジスタ１、３６のベースを絶縁層で
素子分離せず、共通の半導体層（Ｐ層７６）で構成する
ようにしている。この結果、ＮＰＮトランジスタ１、３
６のエミッタを共通の半導体層（Ｐ層７７）で構成する
ことができ、その分、集積度を高めることができる。

【０３４４】また、この図２３の構成例では、ＮＰＮト
ランジスタ１、３６のコレクタをなすＮ層７５Ａに対す
る電源電圧ＶＣＣの印加をＰＮＰトランジスタ４の負荷
抵抗５及びｎＭＯＳトランジスタ１２の負荷抵抗１３を
なすポリシリコン層８２を介して行うように構成してい
る。この結果、コンタクト領域を別個独立に設ける必要
がなく、その分、集積度を高めることができる。

【０３４５】また、この図２３の構成例では、ｎＭＯＳ
トランジスタ１２のソースに対する電源電圧ＶＥＥの印
加をＮＰＮトランジスタ１、３６の負荷抵抗２をなすポ
リシリコン層７８を介して行うように構成している。こ
の結果、コンタクト領域を別個独立に設ける必要がな
く、その分、集積度を高めることができる。

【０３４６】第２２実施例・・図２４図２４は、本発明の第２２実施例の論理回路を示す回路
図であり、本発明中、第９の発明、即ち、「第１、第
２、第３、第４、第５、第６、第７又は第８の発明の論
理回路を含んでなる論理回路」を２入力のＡＮＤ／ＮＡ
ＮＤ回路に適用した場合の第１例である。

【０３４７】このＡＮＤ／ＮＡＮＤ回路は、入力回路部
をＰＮＰトランジスタ１５、８７及び抵抗１６からなる
コレクタ接地回路８８で構成し、出力回路部にＮＰＮト
ランジスタ１８及び抵抗１９からなるコレクタ接地回路
２０と、ｐＭＯＳトランジスタ８９及び抵抗９０からな
るソース接地回路９１とを設けてなるものである。

【０３４８】このＡＮＤ／ＮＡＮＤ回路では、入出力条
件を「Ｌ」＝−１.７［Ｖ］、「Ｈ」＝−１.２［Ｖ］、
電源条件をＶＣＣ＝０［Ｖ］、ＶＥＥ＝−２.０［Ｖ］
とした場合において、入力信号Ａ、Ｂ＝「Ｈ」の場合、
ノード２１の電圧＝−０.４［Ｖ］、出力信号Ｘ＝
「Ｈ」、出力信号Ｙ＝「Ｌ」となり、入力信号Ａ、Ｂの
いずれか一方又は両方＝「Ｌ」の場合、ノード２１の電
圧＝−０.９［Ｖ］、出力信号Ｘ＝「Ｌ」、出力信号Ｙ
＝「Ｈ」となる。

【０３４９】ここに、このＡＮＤ／ＮＡＮＤ回路では、
入力回路部をＰＮＰトランジスタ１５、８７からなるコ
レクタ接地回路８８で構成している。即ち、ＰＮＰトラ
ンジスタ１５、８７のコレクタを電源電圧ＶＥＥに固定
し、これらＰＮＰトランジスタ１５、８７のコレクタが
論理を持たないようにしている。この結果、これらＰＮ
Ｐトランジスタ１５、８７におけるミラー効果をなく
し、前段回路の負荷を軽くし、前段回路の出力側の充放
電電流を少なくすることができる。したがって、高速性
を実現することができる。

【０３５０】また、このＡＮＤ／ＮＡＮＤ回路では、Ｅ
ＣＬ回路による場合のように電流切換え動作を必要とせ
ず、単にレベルを伝達することで論理処理が行われる。
したがって、高速な論理処理が可能であり、この点から
しても、高速性を実現することができる。

【０３５１】また、このＡＮＤ／ＮＡＮＤ回路では、出
力回路部にＮＰＮトランジスタ１８からなる負荷駆動能
力の大きいコレクタ接地回路２０を設けている。この結
果、出力端子１０側の負荷が長配線や多数ファンアウト
等の高負荷の場合でも、動作速度の低下を少なくするこ
とができる。したがって、この点からしても、高速性を
実現することができる。

【０３５２】また、このＡＮＤ／ＮＡＮＤ回路では、前
述したように、入力回路部を構成するＰＮＰトランジス
タ１５、８７のコレクタを電源電圧ＶＥＥに固定し、こ
れらＰＮＰトランジスタ１５、８７のコレクタが論理を
持たないようにしているので、負荷抵抗による電圧降下
という無駄をなくし、低電源電圧での動作を確保するこ
とができる。したがって、低消費電力性を実現すること
ができる。

【０３５３】また、このＡＮＤ／ＮＡＮＤ回路では、前
述したように、ＥＣＬ回路による場合のように電流切換
え動作を必要とせず、単にレベルを伝達することで論理
処理を行うようにしているので、低電流での動作を確保
することができる。したがって、この点からしても、低
消費電力性を実現することができる。

【０３５４】また、入力回路部をアルファ線に弱いＰＮ
Ｐトランジスタ１５、８７で構成しているが、これらＰ
ＮＰトランジスタ１５、８７のコレクタは電源電圧ＶＥ
Ｅに固定される。この結果、これらＰＮＰトランジスタ
１５、８７のコレクタの論理がアルファ線によるソフト
エラーによって反転してしまい、出力信号Ｘ、Ｙの論理
も反転してしまうという事態が発生することはない。し
たがって、高ソフトエラー耐性を実現することができ
る。

【０３５５】また、このＡＮＤ／ＮＡＮＤ回路によれ
ば、ＥＣＬ回路による場合に比較して、少ない素子数
で、同一の論理機能を達成することができる。したがっ
て、高集積性を実現することができる。

【０３５６】このように、この第２２実施例によれば、
２入力のＡＮＤ／ＮＡＮＤ回路について、高速性と、低
消費電力性と、高ソフトエラー耐性と、高集積性とをす
べて実現することができる。

【０３５７】第２３実施例・・図２５図２５は、本発明の第２３実施例の論理回路の回路図で
あり、本発明中、第９の発明、即ち、「第１、第２、第
３、第４、第５、第６、第７又は第８の発明の論理回路
を含んでなる論理回路」を２入力のＡＮＤ／ＮＡＮＤ回
路に適用した場合の第２例である。

【０３５８】このＡＮＤ／ＮＡＮＤ回路は、入力回路部
をｐＭＯＳトランジスタ３２、９２及び抵抗３３からな
るドレイン接地回路９３で構成し、出力回路部にＮＰＮ
トランジスタ１８及び抵抗１９からなるコレクタ接地回
路２０と、ｐＭＯＳトランジスタ８９及び抵抗９０から
なるソース接地回路９１とを設けたものである。

【０３５９】このＡＮＤ／ＮＡＮＤ回路では、入出力条
件を「Ｌ」＝−１.７［Ｖ］、「Ｈ」＝−１.２［Ｖ］、
電源条件をＶＣＣ＝０［Ｖ］、ＶＥＥ＝−２.０［Ｖ］
とした場合において、入力信号Ａ、Ｂ＝「Ｈ」の場合、
ノード３５の電圧＝−０.４［Ｖ］、出力信号Ｘ＝
「Ｈ」、出力信号Ｙ＝「Ｌ」となり、入力信号Ａ、Ｂの
いずれか一方又は両方＝「Ｌ」の場合、ノード３５の電
圧＝−０.９［Ｖ］、出力信号Ｘ＝「Ｌ」、出力信号Ｙ
＝「Ｈ」となる。

【０３６０】ここに、このＡＮＤ／ＮＡＮＤ回路では、
入力回路部をｐＭＯＳトランジスタ３２、９２からなる
ドレイン接地回路９３で構成している。即ち、ｐＭＯＳ
トランジスタ３２、９２のドレインを電源電圧ＶＥＥに
固定し、これらｐＭＯＳトランジスタ３２、９２のドレ
インが論理を持たないようにしている。この結果、これ
らｐＭＯＳトランジスタ３２、９２におけるミラー効果
をなくし、前段回路の負荷を軽くし、前段回路の出力側
の充放電電流を少なくすることができる。したがって、
高速性を実現することができる。

【０３６１】また、このＡＮＤ／ＮＡＮＤ回路では、Ｅ
ＣＬ回路による場合のように電流切換え動作を必要とせ
ず、単にレベルを伝達することで論理処理が行われる。
したがって、高速な論理処理が可能であり、この点から
しても、高速性を実現することができる。

【０３６２】また、このＡＮＤ／ＮＡＮＤ回路では、出
力回路部にＮＰＮトランジスタ１８からなる負荷駆動能
力の大きいコレクタ接地回路２０を設けている。この結
果、出力端子１０側の負荷が長配線や多数ファンアウト
等の高負荷の場合でも、動作速度の低下を少なくするこ
とができる。したがって、この点からしても、高速性を
実現することができる。

【０３６３】また、このＡＮＤ／ＮＡＮＤ回路では、前
述したように、入力回路部を構成するｐＭＯＳトランジ
スタ３２、９２のドレインを電源電圧ＶＥＥに固定し、
これらｐＭＯＳトランジスタ３２、９２のドレインが論
理を持たないようにしているので、負荷抵抗による電圧
降下という無駄をなくし、低電源電圧での動作を確保す
ることができる。したがって、低消費電力性を実現する
ことができる。

【０３６４】また、このＡＮＤ／ＮＡＮＤ回路では、前
述したように、ＥＣＬ回路による場合のように電流切換
え動作を必要とせず、単にレベルを伝達することで論理
処理を行うようにしているので、低電流での動作を確保
することができる。したがって、この点からしても、低
消費電力性を実現することができる。

【０３６５】また、このＡＮＤ／ＮＡＮＤ回路では、入
力回路部をアルファ線に強いｐＭＯＳトランジスタ３
２、９２で構成しているが、たとえ、アルファ線の影響
を受けたとしても、これらｐＭＯＳトランジスタ３２、
９２のドレインは電源電圧ＶＥＥに固定される。この結
果、これらｐＭＯＳトランジスタ３２、９２のドレイン
の論理がアルファ線によるソフトエラーによって反転し
てしまい、出力信号Ｘ、Ｙの論理も反転してしまうとい
う事態が発生することはない。したがって、高ソフトエ
ラー耐性を実現することができる。

【０３６６】また、このＡＮＤ／ＮＡＮＤ回路によれ
ば、ＥＣＬ回路による場合に比較して、少ない素子数
で、同一の論理機能を達成することができる。したがっ
て、高集積性を実現することができる。

【０３６７】このように、この第２３実施例によれば、
２入力のＡＮＤ／ＮＡＮＤ回路について、高速性と、低
消費電力性と、高ソフトエラー耐性と、高集積性とをす
べて実現することができる。

【０３６８】第２４実施例・・図２６図２６は、本発明の第２４実施例の論理回路の回路図で
あり、本発明中、第５の発明、即ち、「コレクタを交流
的に接地され、ベースを入力端とする第１のバイポーラ
トランジスタと、ベースを前記第１のバイポーラトラン
ジスタのエミッタに接続され、入出力レベルが一致する
ようにコレクタを交流的に接地された第２のバイポーラ
トランジスタからなるコレクタ接地回路とを設けてなる
論理回路」を２入力のＯＲ回路に適用した場合の第１例
である。

【０３６９】このＯＲ回路は、入力回路部を、コレクタ
をＶＣＣ電源線７に接続され、エミッタをＰＮＰトラン
ジスタ４のベースに接続されたＮＰＮトランジスタ１、
３６で構成し、出力回路部にＰＮＰトランジスタ４及び
抵抗５からなるコレクタ接地回路６を設けてなるもので
ある。

【０３７０】このＯＲ回路では、入出力条件を「Ｌ」＝
−０.５［Ｖ］、「Ｈ」＝０［Ｖ］、電源条件をＶＣＣ
＝０［Ｖ］、ＶＥＥ＝−１.２［Ｖ］とした場合におい
て、入力信号Ａ、Ｂ＝「Ｌ」の場合、ノード１１の電圧
＝−１.２［Ｖ］、出力信号Ｘ＝「Ｌ」となり、入力信
号Ａ、Ｂのいずれか一方又は両方＝「Ｈ」の場合には、
ノード１１の電圧＝−０.７［Ｖ］、出力信号Ｘ＝
「Ｈ」となる。

【０３７１】ここに、このＯＲ回路では、入力回路部
を、コレクタをＶＣＣ電源線７に接続されたＮＰＮトラ
ンジスタ１、３６で構成し、この入力回路部を構成する
ＮＰＮトランジスタ１、３６のコレクタを電源電圧ＶＣ
Ｃに固定し、これらＮＰＮトランジスタ１、３６のコレ
クタが論理を持たないようにしている。この結果、これ
らＮＰＮトランジスタ１、３６におけるミラー効果をな
くし、前段回路の負荷を軽くし、前段回路の出力側の充
放電電流を少なくすることができる。したがって、高速
性を実現することができる。

【０３７２】また、このＯＲ回路では、ＥＣＬ回路によ
る場合のように電流切換え動作を必要とせず、単にレベ
ルを伝達することで論理処理が行われる。したがって、
高速な論理処理が可能であり、この点からしても、高速
性を実現することができる。

【０３７３】また、このＯＲ回路では、出力回路部をＰ
ＮＰトランジスタ４からなる負荷駆動能力の大きいコレ
クタ接地回路６で構成している。この結果、負荷が長配
線や多数ファンアウト等の高負荷の場合でも、動作速度
の低下を少なくすることができる。したがって、この点
からしても、高速性を実現することができる。

【０３７４】また、このＯＲ回路では、前述したよう
に、入力回路部を構成するＮＰＮトランジスタ１、３６
のコレクタを電源電圧ＶＣＣに固定し、これらＮＰＮト
ランジスタ１、３６のコレクタが論理を持たないように
しているので、負荷抵抗による電圧降下という無駄をな
くし、低電源電圧での動作を確保することができる。し
たがって、低消費電力性を実現することができる。

【０３７５】また、このＯＲ回路では、前述したよう
に、ＥＣＬ回路による場合のように電流切換え動作を必
要とせず、単にレベルを伝達することで論理処理を行う
ようにしているので、低電流での動作を確保することが
できる。したがって、この点からしても、低消費電力性
を実現することができる。

【０３７６】また、特に、このＯＲ回路では、入力回路
部を構成するＮＰＮトランジスタ１、３６のエミッタと
ＶＥＥ電源線７との間にＮＰＮトランジスタ１、３６の
負荷抵抗を接続するようにはしていない。この結果、図
１７に示すＯＲ回路に比較して、ＶＣＣ電源線７とＶＥ
Ｅ電源線８との間の電圧差をＮＰＮトランジスタ１、３
６の負荷抵抗２の両端間の電圧降下分だけ小さくするこ
とができ、図１７に示すＯＲ回路よりも低消費電力化を
図ることができる。

【０３７７】また、このＯＲ回路では、入力回路部をア
ルファ線に弱いＮＰＮトランジスタ１、３６で構成して
いるが、これらＮＰＮトランジスタ１、３６のコレクタ
は、電源電圧ＶＣＣに固定される。この結果、これらＮ
ＰＮトランジスタ１、３６のコレクタの論理がアルファ
線によるソフトエラーによって反転してしまい、出力信
号Ｘの論理も反転してしまうという事態が発生すること
はない。したがって、高ソフトエラー耐性を実現するこ
とができる。

【０３７８】また、このＯＲ回路によれば、第１７実施
例による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【０３７９】このように、この第２４実施例によれば、
２入力のＯＲ回路について、高速性と、低消費電力性
と、高ソフトエラー耐性と、高集積性とをすべて実現す
ることができる。

【０３８０】第２５実施例・・図２７図２７は、本発明の第２５実施例の論理回路を示す回路
図であり、本発明中、第６の発明、即ち、「コレクタを
交流的に接地され、ベースを入力端とするバイポーラト
ランジスタと、ゲートを前記バイポーラトランジスタの
エミッタに接続され、入出力レベルが一致するようにソ
ースを交流的に接地された電界効果トランジスタからな
るソース接地回路とを設けてなる論理回路」の２入力の
ＮＯＲ回路に適用した場合の第２例である。

【０３８１】このＮＯＲ回路は、入力回路部を、コレク
タをＶＣＣ電源線７に接続され、エミッタをｎＭＯＳト
ランジスタ１２のゲートに接続されたＮＰＮトランジス
タ１、３６で構成し、出力回路部にｎＭＯＳトランジス
タ１２及び抵抗１３からなるソース接地回路１４を設け
てなるものである。

【０３８２】このＮＯＲ回路では、入出力条件を「Ｌ」
＝−０.５［Ｖ］、「Ｈ」＝０［Ｖ］、電源条件をＶＣ
Ｃ＝０［Ｖ］、ＶＥＥ＝−１.２［Ｖ］とした場合にお
いて、入力信号Ａ、Ｂ＝「Ｌ」の場合、ノード１１の電
圧＝−１.２［Ｖ］、出力信号Ｘ＝「Ｈ」となり、入力
信号Ａ、Ｂのいずれか一方又は両方＝「Ｈ」の場合に
は、ノード１１の電圧＝−０.７［Ｖ］、出力信号Ｘ＝
「Ｌ」となる。

【０３８３】ここに、このＮＯＲ回路では、入力回路部
を、コレクタをＶＣＣ電源線７に接続されたＮＰＮトラ
ンジスタ１、３６で構成し、この入力回路部を構成する
ＮＰＮトランジスタ１、３６のコレクタを電源電圧ＶＣ
Ｃに固定し、これらＮＰＮトランジスタ１、３６のコレ
クタが論理を持たないようにしている。この結果、これ
らＮＰＮトランジスタ１、３６におけるミラー効果をな
くし、前段回路の負荷を軽くし、前段回路の出力側の充
放電電流を少なくすることができる。したがって、高速
性を実現することができる。

【０３８４】また、このＮＯＲ回路では、ＥＣＬ回路に
よる場合のように電流切換え動作を必要とせず、単にレ
ベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０３８５】また、このＮＯＲ回路では、前述したよう
に、入力回路部を構成するＮＰＮトランジスタ１、３６
のコレクタを電源電圧ＶＣＣに固定し、これらＮＰＮト
ランジスタ１、３６のコレクタが論理を持たないように
しているので、負荷抵抗による電圧降下という無駄をな
くし、低電源電圧での動作を確保することができる。し
たがって、低消費電力性を実現することができる。

【０３８６】また、このＮＯＲ回路では、前述したよう
に、ＥＣＬ回路による場合のように電流切換え動作を必
要とせず、単にレベルを伝達することで論理処理を行う
ようにしているので、低電流での動作を確保することが
できる。したがって、この点からしても、低消費電力性
を実現することができる。

【０３８７】また、特に、このＮＯＲ回路では、入力回
路部を構成するＮＰＮトランジスタ１、３６のエミッタ
とＶＥＥ電源線７との間にＮＰＮトランジスタ１、３６
の負荷抵抗を接続するようにはしていない。この結果、
図１８に示すＮＯＲ回路に比較して、ＶＣＣ電源線７と
ＶＥＥ電源線８との間の電圧差をＮＰＮトランジスタ
１、３６の負荷抵抗２の両端間の電圧降下分だけ小さく
することができ、図１８に示すＮＯＲ回路よりも低消費
電力化を図ることができる。

【０３８８】また、このＮＯＲ回路では、入力回路部を
アルファ線に弱いＮＰＮトランジスタ１、３６で構成し
ているが、これらＮＰＮトランジスタ１、３６のコレク
タは、電源電圧ＶＣＣに固定される。この結果、これら
ＮＰＮトランジスタ１、３６のコレクタの論理がアルフ
ァ線によるソフトエラーによって反転してしまい、出力
信号Ｘの論理も反転してしまうという事態が発生するこ
とはない。したがって、高ソフトエラー耐性を実現する
ことができる。

【０３８９】また、このＮＯＲ回路によれば、第１８実
施例による場合に比較して、少ない素子数で、同一の論
理機能を達成することができる。したがって、高集積性
を実現することができる。

【０３９０】このように、この第２５実施例によれば、
２入力のＮＯＲ回路について、高速性と、低消費電力性
と、高ソフトエラー耐性と、高集積性とをすべて実現す
ることができる。

【０３９１】第２６実施例・・図２８図２８は、本発明の第２６実施例の論理回路を示す回路
図であり、本発明中、第５の発明、即ち、「コレクタを
交流的に接地され、ベースを入力端とする第１のバイポ
ーラトランジスタと、ベースを前記第１のバイポーラト
ランジスタのエミッタに接続され、入出力レベルが一致
するようにコレクタを交流的に接地された第２のバイポ
ーラトランジスタからなるコレクタ接地回路とを設けて
なる論理回路」を２入力のＯＲ回路に適用した場合の第
２例である。

【０３９２】このＯＲ回路は、入力回路部を、コレクタ
をＶＣＣ電源線７に接続され、エミッタをＰＮＰトラン
ジスタ４、３９のベースに接続されたＮＰＮトランジス
タ１、３６で構成し、出力回路部にＰＮＰトランジスタ
４及び抵抗５からなるコレクタ接地回路６と、ＰＮＰト
ランジスタ３９及び抵抗４０からなるコレクタ接地回路
４１とを設けてなるものである。

【０３９３】このＯＲ回路では、入出力条件を「Ｌ」＝
−０.５［Ｖ］、「Ｈ」＝０［Ｖ］、電源条件をＶＣＣ
＝０［Ｖ］、ＶＥＥ＝−１.２［Ｖ］とした場合におい
て、入力信号Ａ、Ｂ＝「Ｌ」の場合、ノード１１の電圧
＝−１.２［Ｖ］、出力信号Ｘ、Ｙ＝「Ｌ」となり、入
力信号Ａ、Ｂのいずれか一方又は両方＝「Ｈ」、ノード
１１の電圧＝−０.７［Ｖ］、出力信号Ｘ、Ｙ＝「Ｈ」
となる。

【０３９４】ここに、このＯＲ回路では、入力回路部
を、コレクタをＶＣＣ電源線７に接続されたＮＰＮトラ
ンジスタ１、３６で構成している。即ち、この入力回路
部を構成するＮＰＮトランジスタ１、３６のコレクタを
電源電圧ＶＣＣに固定し、これらＮＰＮトランジスタ
１、３６のコレクタが論理を持たないようにしている。
この結果、これらＮＰＮトランジスタ１、３６における
ミラー効果をなくし、前段回路の負荷を軽くし、前段回
路の出力側の充放電電流を少なくすることができる。し
たがって、高速性を実現することができる。

【０３９５】また、このＯＲ回路では、ＥＣＬ回路によ
る場合のように電流切換え動作を必要とせず、単にレベ
ルを伝達することで論理処理が行われる。したがって、
高速な論理処理が可能であり、この点からしても、高速
性を実現することができる。

【０３９６】また、このＯＲ回路では、出力回路部にＰ
ＮＰトランジスタ４からなる負荷駆動能力の大きいコレ
クタ接地回路６と、ＰＮＰトランジスタ３９からなる負
荷駆動能力の大きいコレクタ接地回路４１を設けてい
る。この結果、負荷が長配線や多数ファンアウト等の高
負荷の場合でも、動作速度の低下を少なくでき、この点
からしても、高速性を実現することができる。

【０３９７】また、このＯＲ回路では、前述したよう
に、入力回路部を構成するＮＰＮトランジスタ１、３６
のコレクタを電源電圧ＶＣＣに固定し、これらＮＰＮト
ランジスタ１、３６のコレクタが論理を持たないように
しているので、負荷抵抗による電圧降下という無駄をな
くし、低電源電圧での動作を確保することができる。し
たがって、低消費電力性を実現することができる。

【０３９８】また、このＯＲ回路では、前述したよう
に、ＥＣＬ回路による場合のように電流切換え動作を必
要とせず、単にレベルを伝達することで論理処理を行う
ようにしているので、低電流での動作を確保することが
できる。したがって、この点からしても、低消費電力性
を実現することができる。

【０３９９】また、特に、このＯＲ回路では、入力回路
部を構成するＮＰＮトランジスタ１、３６のエミッタと
ＶＥＥ電源線８との間にＮＰＮトランジスタ１、３６の
負荷抵抗を接続するようにはしていない。この結果、図
１９に示すＯＲ回路に比較して、ＶＣＣ電源線７とＶＥ
Ｅ電源線８との間の電圧差をＮＰＮトランジスタ１、３
６の負荷抵抗２の両端間の電圧降下分だけ小さくするこ
とができ、図１９に示すＯＲ回路よりも低消費電力化を
図ることができる。

【０４００】また、このＯＲ回路では、入力回路部をア
ルファ線に弱いＮＰＮトランジスタ１、３６で構成して
いるが、これらＮＰＮトランジスタ１、３６のコレクタ
は、電源電圧ＶＣＣに固定される。この結果、これらＮ
ＰＮトランジスタ１、３６のコレクタの論理がアルファ
線によるソフトエラーによって反転してしまい、出力信
号Ｘ、Ｙの論理も反転してしまうという事態が発生する
ことはない。したがって、高ソフトエラー耐性を実現す
ることができる。

【０４０１】また、このＯＲ回路によれば、第１９実施
例による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【０４０２】このように、この第２６実施例によれば、
２入力のＯＲ回路について、高速性と、低消費電力性
と、高ソフトエラー耐性と、高集積性とをすべて実現す
ることができる。

【０４０３】第２７実施例・・図２９図２９は、本発明の第２７実施例の論理回路を示す回路
図であり、本発明中、第６の発明、即ち、「コレクタを
交流的に接地され、ベースを入力端とするバイポーラト
ランジスタと、ゲートを前記バイポーラトランジスタの
エミッタに接続され、入出力レベルが一致するようにソ
ースを交流的に接地された電界効果トランジスタからな
るソース接地回路とを設けてなる論理回路」を２入力の
ＮＯＲ回路に適用した場合の第２例である。

【０４０４】このＮＯＲ回路は、入力回路部を、コレク
タをＶＣＣ電源線７に接続され、エミッタをｎＭＯＳト
ランジスタ１２、４３のゲートに接続されたＮＰＮトラ
ンジスタ１、３６で構成し、出力回路部にｎＭＯＳトラ
ンジスタ１２及び抵抗１３からなるソース接地回路１４
と、ｎＭＯＳトランジスタ４３及び抵抗４４からなるソ
ース接地回路４５とを設けてなるものである。

【０４０５】このＮＯＲ回路では、入出力条件を「Ｌ」
＝−０.５［Ｖ］、「Ｈ」＝０［Ｖ］、電源条件をＶＣ
Ｃ＝０［Ｖ］、ＶＥＥ＝−１.２［Ｖ］とした場合にお
いて、入力信号Ａ、Ｂ＝「Ｌ」の場合、ノード１１の電
圧＝−１.２［Ｖ］、出力信号Ｘ、Ｙ＝「Ｈ」となり、
入力信号Ａ、Ｂのいずれか一方又は両方＝「Ｈ」の場合
には、ノード１１の電圧＝−０.７［Ｖ］、出力信号
Ｘ、Ｙ＝「Ｌ」となる。

【０４０６】ここに、このＮＯＲ回路では、入力回路部
を、コレクタをＶＣＣ電源線７に接続されたＮＰＮトラ
ンジスタ１、３６で構成している。即ち、この入力回路
部を構成するＮＰＮトランジスタ１、３６のコレクタを
電源電圧ＶＣＣに固定し、これらＮＰＮトランジスタ
１、３６のコレクタが論理を持たないようにしている。
この結果、これらＮＰＮトランジスタ１、３６における
ミラー効果をなくし、前段回路の負荷を軽くし、前段回
路の出力側の充放電電流を少なくすることができる。し
たがって、高速性を実現することができる。

【０４０７】また、このＮＯＲ回路では、ＥＣＬ回路に
よる場合のように電流切換え動作を必要とせず、単にレ
ベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０４０８】また、このＮＯＲ回路では、前述したよう
に、入力回路部を構成するＮＰＮトランジスタ１、３６
のコレクタを電源電圧ＶＣＣに固定し、これらＮＰＮト
ランジスタ１、３６のコレクタが論理を持たないように
しているので、負荷抵抗による電圧降下という無駄をな
くし、低電源電圧での動作を確保することができる。し
たがって、低消費電力性を実現することができる。

【０４０９】また、このＮＯＲ回路では、前述したよう
に、ＥＣＬ回路による場合のように電流切換え動作を必
要とせず、単にレベルを伝達することで論理処理を行う
ようにしているので、低電流での動作を確保することが
できる。したがって、この点からしても、低消費電力性
を実現することができる。

【０４１０】また、特に、このＮＯＲ回路では、入力回
路部を構成するＮＰＮトランジスタ１、３６のエミッタ
とＶＥＥ電源線８との間にＮＰＮトランジスタ１、３６
の負荷抵抗を接続するようにはしていない。この結果、
図２０に示すＮＯＲ回路に比較して、ＶＣＣ電源線７と
ＶＥＥ電源線８との間の電圧差をＮＰＮトランジスタ
１、３６の負荷抵抗２の両端間の電圧降下分だけ小さく
することができ、図２０に示すＮＯＲ回路よりも低消費
電力化を図ることができる。

【０４１１】また、このＮＯＲ回路では、入力回路部を
アルファ線に弱いＮＰＮトランジスタ１、３６で構成し
ているが、これらＮＰＮトランジスタ１、３６のコレク
タは、電源電圧ＶＣＣに固定される。この結果、これら
ＮＰＮトランジスタ１、３６のコレクタの論理がアルフ
ァ線によるソフトエラーによって反転してしまい、出力
信号Ｘ、Ｙの論理も反転してしまうという事態が発生す
ることはない。したがって、高ソフトエラー耐性を実現
することができる。

【０４１２】また、このＮＯＲ回路によれば、第２０実
施例による場合に比較して、少ない素子数で、同一の論
理機能を達成することができる。したがって、高集積性
を実現することができる。

【０４１３】このように、この第２７実施例によれば、
２入力のＮＯＲ回路について、高速性と、低消費電力性
と、高ソフトエラー耐性と、高集積性とをすべて実現す
ることができる。

【０４１４】第２８実施例・・図３０、図３１図３０は、本発明の第２８実施例の論理回路を示す回路
図であり、本発明中、第９の発明、即ち、「第１、第
２、第３、第４、第５、第６、第７又は第８の発明の論
理回路を含んでなる論理回路」を２入力のＯＲ／ＮＯＲ
回路に適用した場合の第２例である。

【０４１５】このＯＲ／ＮＯＲ回路は、入力回路部を、
コレクタをＶＣＣ電源線７に接続され、エミッタをＰＮ
Ｐトランジスタ４のベース及びｎＭＯＳトランジスタ１
２のゲートに接続されたＮＰＮトランジスタ１、３６で
構成し、出力回路部にＰＮＰトランジスタ４及び抵抗５
からなるコレクタ接地回路６と、ｎＭＯＳトランジスタ
１２及び抵抗１３からなるソース接地回路１４とを設け
てなるものである。

【０４１６】このＯＲ／ＮＯＲ回路では、入出力条件を
「Ｌ」＝−０.５［Ｖ］、「Ｈ」＝０［Ｖ］、電源条件
をＶＣＣ＝０［Ｖ］、ＶＥＥ＝−１.２［Ｖ］とした場
合において、入力信号Ａ、Ｂ＝「Ｌ」の場合、ノード１
１の電圧＝−１.２［Ｖ］、出力信号Ｘ＝「Ｌ」、出力
信号Ｙ＝「Ｈ」となり、入力信号Ａ、Ｂのいずれか一方
又は両方＝「Ｈ」の場合、ノード１１の電圧＝−０.７
［Ｖ］、出力信号Ｘ＝「Ｈ」、出力信号Ｙ＝「Ｌ」とな
る。

【０４１７】ここに、このＯＲ／ＮＯＲ回路では、入力
回路部を、コレクタをＶＣＣ電源線７に接続されたＮＰ
Ｎトランジスタ１、３６で構成している。即ち、この入
力回路部を構成するＮＰＮトランジスタ１、３６のコレ
クタを電源電圧ＶＣＣに固定し、これらＮＰＮトランジ
スタ１、３６のコレクタが論理を持たないようにしてい
る。この結果、これらＮＰＮトランジスタ１、３６にお
けるミラー効果をなくし、前段回路の負荷を軽くし、前
段回路の出力側の充放電電流を少なくすることができ
る。したがって、高速性を実現することができる。

【０４１８】また、このＯＲ／ＮＯＲ回路では、ＥＣＬ
回路による場合のように電流切換え動作を必要とせず、
単にレベルを伝達することで論理処理が行われる。した
がって、高速な論理処理が可能であり、この点からして
も、高速性を実現することができる。

【０４１９】また、このＯＲ／ＮＯＲ回路では、出力回
路部にＰＮＰトランジスタ４からなる負荷駆動能力の大
きいコレクタ接地回路６を設けている。この結果、出力
端子１０側の負荷が長配線や多数ファンアウト等の高負
荷の場合でも、動作速度の低下を少なくすることができ
る。したがって、この点からしても、高速性を実現する
ことができる。

【０４２０】また、このＯＲ／ＮＯＲ回路では、前述し
たように、入力回路部を構成するＮＰＮトランジスタ
１、３６のコレクタを電源電圧ＶＣＣに固定し、これら
ＮＰＮトランジスタ１、３６のコレクタが論理を持たな
いようにしているので、負荷抵抗による電圧降下という
無駄をなくし、低電源電圧での動作を確保することがで
きる。したがって、低消費電力性を実現することができ
る。

【０４２１】また、このＯＲ／ＮＯＲ回路では、ＥＣＬ
回路による場合のように電流切換え動作を必要とせず、
単にレベルを伝達することで論理処理を行うようにして
いるので、低電流での動作を確保することができる。し
たがって、この点からしても、低消費電力性を実現する
ことができる。

【０４２２】また、特に、このＯＲ／ＮＯＲ回路では、
入力回路部を構成するＮＰＮトランジスタ１、３６のエ
ミッタとＶＥＥ電源線８との間にＮＰＮトランジスタ
１、３６の負荷抵抗を接続するようにはしていない。こ
の結果、図２１に示すＯＲ／ＮＯＲ回路に比較して、Ｖ
ＣＣ電源線７とＶＥＥ電源線８との間の電圧差をＮＰＮ
トランジスタ１、３６の負荷抵抗２の両端間の電圧降下
分だけ小さくすることができ、図２１に示すＯＲ／ＮＯ
Ｒ回路よりも低消費電力化を図ることができる。

【０４２３】また、このＯＲ／ＮＯＲ回路では、入力回
路部をアルファ線に弱いＮＰＮトランジスタ１、３６で
構成しているが、これらＮＰＮトランジスタ１、３６の
コレクタは、電源電圧ＶＣＣに固定される。この結果、
これらＮＰＮトランジスタ１、３６のコレクタの論理が
アルファ線によるソフトエラーによって反転してしま
い、出力信号Ｘ、Ｙの論理も反転してしまうという事態
が発生することはない。したがって、高ソフトエラー耐
性を実現することができる。

【０４２４】また、このＯＲ／ＮＯＲ回路によれば、第
２１実施例による場合に比較して、少ない素子数で、同
一の論理機能を達成することができる。したがって、高
集積性を実現することができる。

【０４２５】このように、この第２８実施例によれば、
２入力のＯＲ／ＮＯＲ回路について、高速性と、低消費
電力性と、高ソフトエラー耐性と、高集積性とを実現す
ることができる。

【０４２６】なお、このＯＲ／ＮＯＲ回路は、例えば、
図３１に概略的断面図を示すように構成することができ
る。図中、９４はＰ型シリコン基板、９５〜９８はＳi
Ｏ₂からなる素子分離層である。

【０４２７】また、９９はＮ層であり、このＮ層９９の
うち、領域９９Ａの部分はＮＰＮトランジスタ１、３６
のコレクタをなす部分である。また、１００はＮＰＮト
ランジスタ１、３６のベースをなすＰ層、１０１はＮＰ
Ｎトランジスタ１、３６のエミッタをなすＮ層である。

【０４２８】また、１０２はＰ層であり、このＰ層１０
２のうち、領域１０２Ａの部分はＰＮＰトランジスタ４
のコレクタをなす部分である。また、１０３はＰＮＰト
ランジスタ４のベースをなすＮ層、１０４はＰＮＰトラ
ンジスタ４のエミッタをなすＰ層である。

【０４２９】また、１０５は抵抗５、１３をなすポリシ
リコン層、１０６はｎＭＯＳトランジスタ１２を構成す
るためのＰ層、１０７はｎＭＯＳトランジスタ１２のド
レインをなすＮ層、１０８はｎＭＯＳトランジスタ１２
のソースをなすＮ層、１０９はｎＭＯＳトランジスタ１
２のゲートをなすポリシリコン層である。

【０４３０】また、１０５Ａはコンタクト部であり、こ
の例では、ＮＰＮトランジスタ１、３６のコレクタをな
すＮ層９９Ａに対する電源電圧ＶＣＣの印加をＰＮＰト
ランジスタ４の負荷抵抗５及びｎＭＯＳトランジスタ１
２の負荷抵抗１３をなすポリシリコン層１０５を介して
行うように構成している。

【０４３１】ここに、この図３１の構成例では、入力回
路部を構成するＮＰＮトランジスタ１、３６のベースを
絶縁層で素子分離せず、共通の半導体層（Ｐ層１００）
で構成するようにしている。この結果、ＮＰＮトランジ
スタ１、３６のエミッタを共通の半導体層で構成するこ
とができ、その分、集積度を高めることができる。

【０４３２】また、この図３１の構成例では、ＮＰＮト
ランジスタ１、３６のコレクタをなすＮ層９９Ａに対す
る電源電圧ＶＣＣの印加をＰＮＰトランジスタ４の負荷
抵抗５及びｎＭＯＳトランジスタ１２の負荷抵抗１３を
なすポリシリコン層１０５を介して行うように構成して
いる。この結果、コンタクト領域を別個独立に設ける必
要がなく、その分、集積度を高めることができる。

【０４３３】また、この図３１の構成例では、電源電圧
ＶＥＥの基板バイアス電圧としての印加をＰ型シリコン
基板９４の素子形成面と反対側の面から行うように構成
している。この結果、電源電圧ＶＥＥを基板バイアス電
圧として印加するためのコンタクト領域を素子形成面に
形成する必要がなく、その分、集積度を高めることがで
きる。

【０４３４】第２９実施例・・図３２、図３３図３２は、本発明の第２９実施例の論理回路を示す回路
図であり、本発明中、第９の発明、即ち、「第１、第
２、第３、第４、第５、第６、第７又は第８の発明の論
理回路を含んでなる論理回路」を４入力のＯＲ／ＮＯＲ
回路に適用した場合の一例である。

【０４３５】このＯＲ／ＮＯＲ回路は、入力回路部を、
コレクタをＶＣＣ電源線７に接続され、エミッタをＰＮ
Ｐトランジスタ４のベース及びｎＭＯＳトランジスタ１
２のゲートに接続されたＮＰＮトランジスタ１、３６、
１１０、１１１で構成し、出力回路部にＰＮＰトランジ
スタ４及び抵抗５からなるコレクタ接地回路６と、ｎＭ
ＯＳトランジスタ１２及び抵抗１３からなるソース接地
回路１４とを設けてなるものである。なお、１１２は入
力端子、１１３は入力端子、Ｃ、Ｄは入力信号である。

【０４３６】このＯＲ／ＮＯＲ回路では、入出力条件を
「Ｌ」＝−０.５［Ｖ］、「Ｈ」＝０［Ｖ］、電源条件
をＶＣＣ＝０［Ｖ］、ＶＥＥ＝−１.２［Ｖ］とした場
合において、入力信号Ａ、Ｂ、Ｃ、Ｄ＝「Ｌ」の場合、
ノード１１の電圧＝−１.２［Ｖ］、出力信号Ｘ＝
「Ｌ」、出力信号Ｙ＝「Ｈ」となり、入力信号Ａ、Ｂ、
Ｃ、Ｄの１個以上＝「Ｈ」の場合、ノード１１の電圧＝
−０.７［Ｖ］、出力信号Ｘ＝「Ｈ」、出力信号Ｙ＝
「Ｌ」となる。

【０４３７】ここに、このＯＲ／ＮＯＲ回路では、入力
回路部を、コレクタをＶＣＣ電源線７に接続されたＮＰ
Ｎトランジスタ１、３６、１１０、１１１で構成してい
る。即ち、ＮＰＮトランジスタ１、３６、１１０、１１
１のコレクタを電源電圧ＶＣＣに固定し、これらＮＰＮ
トランジスタ１、３６、１１０、１１１のコレクタが論
理を持たないようにしている。この結果、これらＮＰＮ
トランジスタ１、３６、１１０、１１１におけるミラー
効果をなくし、前段回路の負荷を軽くし、前段回路の出
力側の充放電電流を少なくすることができる。したがっ
て、高速性を実現することができる。

【０４３８】また、このＯＲ／ＮＯＲ回路では、ＥＣＬ
回路による場合のように電流切換え動作を必要とせず、
単にレベルを伝達することで論理処理が行われる。した
がって、高速な論理処理が可能であり、この点からして
も、高速性を実現することができる。

【０４３９】また、このＯＲ／ＮＯＲ回路では、出力回
路部にＰＮＰトランジスタ４からなる負荷駆動能力の大
きいコレクタ接地回路６を設けている。この結果、出力
端子１０側の負荷が長配線や多数ファンアウト等の高負
荷の場合でも、動作速度の低下を少なくでき、この点か
らしても、高速性を実現することができる。

【０４４０】また、このＯＲ／ＮＯＲ回路では、前述し
たように、入力回路部を構成するＮＰＮトランジスタ
１、３６、１１０、１１１のコレクタを電源電圧ＶＣＣ
に固定し、これらＮＰＮトランジスタ１、３６、１１
０、１１１のコレクタが論理を持たないようにしている
ので、負荷抵抗による電圧降下という無駄をなくし、低
電源電圧での動作を確保することができる。したがっ
て、低消費電力性を実現することができる。

【０４４１】また、このＯＲ／ＮＯＲ回路では、前述し
たように、ＥＣＬ回路による場合のように電流切換え動
作を必要とせず、単にレベルを伝達することで論理処理
を行うようにしているので、低電流での動作を確保する
ことができる。したがって、この点からしても、低消費
電力性を実現することができる。

【０４４２】また、特に、このＯＲ／ＮＯＲ回路では、
入力回路部を構成するＮＰＮトランジスタ１、３６、１
１０、１１１のエミッタと、ＶＥＥ電源線８との間にＮ
ＰＮトランジスタ１、３６、１１０、１１１の負荷抵抗
を接続するようにはしていない。この結果、ＶＣＣ電源
線７とＶＥＥ電源線８との間の電圧差をＮＰＮトランジ
スタ１、３６、１１０、１１１の負荷抵抗の両端間の電
圧降下分だけ小さくすることができ、その分、低消費電
力化を図ることができる。

【０４４３】また、このＯＲ／ＮＯＲ回路では、入力回
路部をアルファ線に弱いＮＰＮトランジスタ１、３６、
１１０、１１１で構成しているが、これらＮＰＮトラン
ジスタ１、３６、１１０、１１１のコレクタは電源電圧
ＶＣＣに固定される。この結果、これらＮＰＮトランジ
スタ１、３６、１１０、１１１のコレクタの論理がアル
ファ線によるソフトエラーによって反転してしまい、出
力信号Ｘ、Ｙの論理も反転してしまうという事態が発生
することはない。したがって、高ソフトエラー耐性を実
現することができる。

【０４４４】また、このＯＲ／ＮＯＲ回路によれば、Ｅ
ＣＬ回路による場合に比較して、少ない素子数で、同一
の論理機能を達成することができる。したがって、高集
積性を実現することができる。

【０４４５】このように、この第２９実施例によれば、
４入力のＯＲ／ＮＯＲ回路について、高速性と、低消費
電力性と、高ソフトエラー耐性と、高集積性とをすべて
実現することができる。

【０４４６】なお、図３３は、このＯＲ／ＮＯＲ回路の
レイアウト例を示す平面図であり、図３３（Ａ）は拡散
層及び抵抗層のレイアウト例、図３３（Ｂ）は配線層の
レイアウト例を示している。

【０４４７】図中、１１４はＮ層、１１５、１１６はＳ
iＯ₂からなる素子分離層、１１７はＮＰＮトランジスタ
１、３６のベースをなすＰ層、１１８はＮＰＮトランジ
スタ１、３６のエミッタをなすＮ層である。

【０４４８】また、１１９はＮＰＮトランジスタ１１
０、１１１のベースをなすＰ層、１２０はＮＰＮトラン
ジスタ１１０、１１１のエミッタをなすＮ層、１２１は
抵抗５、１３をなすポリシリコン層である。

【０４４９】また、１２２はＰＮＰトランジスタ４のベ
ースをなすＮ層、１２３はＰＮＰトランジスタ４のエミ
ッタをなすＰ層、１２４はｎＭＯＳトランジスタ１２の
ドレインをなすＮ層、１２５はｎＭＯＳトランジスタ１
２のソースをなすＮ層である。

【０４５０】なお、１２６はＮＰＮトランジスタ１、３
６、１１０、１１１に負荷抵抗を接続する場合に使用す
るポリシリコン層である。

【０４５１】第３０実施例・・図３４図３４は、本発明の第３０実施例の論理回路を示す回路
図であり、本発明中、第９の発明、即ち、「第１、第
２、第３、第４、第５、第６、第７又は第８の発明の論
理回路を含んでなる論理回路」を２入力のＡＮＤ／ＮＡ
ＮＤ回路に適用した場合の第３例である。

【０４５２】このＡＮＤ／ＮＡＮＤ回路は、入力回路部
を、コレクタをＶＥＥ電源線８に接続され、エミッタを
ＮＰＮトランジスタ１８のベース及びｐＭＯＳトランジ
スタ８９のゲートに接続されたＰＮＰトランジスタ１
５、８７で構成し、出力回路部にＮＰＮトランジスタ１
８及び抵抗１９からなるコレクタ接地回路２０と、ｐＭ
ＯＳトランジスタ８９及び抵抗９０からなるソース接地
回路９１とを設けてなるものである。

【０４５３】このＡＮＤ／ＮＡＮＤ回路においては、入
出力条件を「Ｌ」＝−１.２［Ｖ］、「Ｈ」＝−０.７
［Ｖ］、電源条件をＶＣＣ＝０［Ｖ］、ＶＥＥ＝−１.
２［Ｖ］とした場合において、入力信号Ａ、Ｂ＝「Ｈ」
の場合、ノード２１の電圧＝０［Ｖ］、出力信号Ｘ＝
「Ｈ」、出力信号Ｙ＝「Ｌ」となり、入力信号Ａ、Ｂの
いずれか一方又は両方＝「Ｌ」の場合、ノード２１の電
圧＝−０.５［Ｖ］、出力信号Ｘ＝「Ｌ」、出力信号Ｙ
＝「Ｈ」となる。

【０４５４】ここに、このＡＮＤ／ＮＡＮＤ回路では、
入力回路部を、コレクタをＶＥＥ電源線８に接続された
ＰＮＰトランジスタ１５、８７で構成している。即ち、
ＰＮＰトランジスタ１５、８７のコレクタを電源電圧Ｖ
ＥＥに固定し、これらＰＮＰトランジスタ１５、８７の
コレクタが論理を持たないようにしている。この結果、
これらＰＮＰトランジスタ１５、８７におけるミラー効
果をなくし、前段回路の負荷を軽くし、前段回路の出力
側の充放電電流を少なくすることができる。したがっ
て、高速性を実現することができる。

【０４５５】また、このＡＮＤ／ＮＡＮＤ回路では、Ｅ
ＣＬ回路による場合のように電流切換え動作を必要とせ
ず、単にレベルを伝達することで論理処理が行われる。
したがって、高速な論理処理が可能であり、この点から
しても、高速性を実現することができる。

【０４５６】また、このＡＮＤ／ＮＡＮＤ回路では、出
力回路部にＮＰＮトランジスタ１８からなる負荷駆動能
力の大きいコレクタ接地回路２０を設けている。この結
果、出力端子１０側の負荷が長配線や多数ファンアウト
等の高負荷の場合でも、動作速度の低下を少なくするこ
とができる。したがって、この点からしても、高速性を
実現することができる。

【０４５７】また、このＡＮＤ／ＮＡＮＤ回路では、前
述したように、入力回路部を構成するＰＮＰトランジス
タ１５、８７のコレクタを電源電圧ＶＥＥに固定し、こ
れらＰＮＰトランジスタ１５、８７のコレクタが論理を
持たないようにしているので、負荷抵抗による電圧降下
という無駄をなくし、低電源電圧での動作を確保するこ
とができる。したがって、低消費電力性を実現すること
ができる。

【０４５８】また、このＡＮＤ／ＮＡＮＤ回路では、前
述したように、ＥＣＬ回路による場合のように電流切換
え動作を必要とせず、単にレベルを伝達することで論理
処理を行うようにしているので、低電流での動作を確保
することができる。したがって、この点からしても、低
消費電力性を実現することができる。

【０４５９】また、特に、このＡＮＤ／ＮＡＮＤ回路で
は、入力回路部を構成するＰＮＰトランジスタ１５、８
７のエミッタとＶＣＣ電源線７との間にＰＮＰトランジ
スタ１５、８７の負荷抵抗を接続するようにはしていな
い。この結果、図２４に示すＡＮＤ／ＮＡＮＤ回路に比
較して、ＶＣＣ電源線７とＶＥＥ電源線８との間の電圧
差をＰＮＰトランジスタ１５、８７の負荷抵抗１６の両
端間の電圧降下分だけ小さくすることができ、図２４に
示すＡＮＤ／ＮＡＮＤ回路よりも低消費電力化を図るこ
とができる。

【０４６０】また、このＡＮＤ／ＮＡＮＤ回路では、入
力回路部をアルファ線に弱いＰＮＰトランジスタ１５、
８７で構成しているが、これらＰＮＰトランジスタ１
５、８７のコレクタは、電源電圧ＶＥＥに固定される。
この結果、これらＰＮＰトランジスタ１５、８７のコレ
クタの論理がアルファ線によるソフトエラーによって反
転してしまい、出力信号Ｘ、Ｙの論理も反転してしまう
という事態が発生することはない。したがって、高ソフ
トエラー耐性を実現することができる。

【０４６１】また、このＡＮＤ／ＮＡＮＤ回路によれ
ば、ＥＣＬ回路による場合に比較して、少ない素子数
で、同一の論理機能を達成することができる。したがっ
て、高集積性を実現することができる。

【０４６２】このように、この第３０実施例によれば、
２入力のＡＮＤ／ＮＡＮＤ回路について、高速性と、低
消費電力性と、高ソフトエラー耐性と、高集積性とを実
現することができる。

【０４６３】第３１実施例・・図３５、図３６図３５は、本発明の第３１実施例の論理回路を示す回路
図であり、本発明中、第９の発明、即ち、「第１、第
２、第３、第４、第５、第６、第７又は第８の発明の論
理回路を含んでなる論理回路」を２入力のＡＮＤ回路
（ＤＯＴ−ＡＮＤ回路）に適用した場合の一例である。

【０４６４】図中、１２７は図１に示す非ＮＯＴ回路
（第１実施例の論理回路）、１２８は入力端子、１２９
はＮＰＮトランジスタ、１３０は抵抗、１３１はＰＮＰ
トランジスタであり、ＮＰＮトランジスタ１２９と、抵
抗１３０と、ＰＮＰトランジスタ１３１と、抵抗５と
で、非ＮＯＴ回路１２７と同一構成の非ＮＯＴ回路１３
２が構成されている。

【０４６５】即ち、このＡＮＤ回路は、図３６にも示す
ように、入力信号Ａが入力される非ＮＯＴ回路１３２
と、入力信号Ｂが入力される非ＮＯＴ回路１２７とを、
ノード１３３で結線し、非ＮＯＴ回路１３２の出力Ａ
と、非ＮＯＴ回路１２７の出力ＢとをＡＮＤ処理してな
る信号Ａ・Ｂを得るようにしたものである。

【０４６６】ここに、このＡＮＤ回路では、入力回路部
を、コレクタをＶＣＣ電源線７に接続されたＮＰＮトラ
ンジスタ１２９、１で構成している。即ち、これらＮＰ
Ｎトランジスタ１２９、１のコレクタを電源電圧ＶＣＣ
に固定し、これらＮＰＮトランジスタ１２９、１のコレ
クタが論理を持たないようにしている。この結果、ＮＰ
Ｎトランジスタ１２９、１におけるミラー効果をなく
し、論理反転時における入力側の充放電電流を少なく
し、前段回路の負荷を共に軽くすることができる。した
がって、高速性を実現することができる。

【０４６７】また、このＡＮＤ回路では、ＥＣＬ回路に
よる場合のように電流切換え動作を必要とせず、単にレ
ベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０４６８】また、このＡＮＤ回路では、出力回路部に
ＰＮＰトランジスタ１３１からなる負荷駆動能力の大き
いコレクタ接地回路と、ＰＮＰトランジスタ４からなる
負荷駆動能力の大きいコレクタ接地回路６とを設けてい
る。この結果、負荷が長配線や多数ファンアウト等の高
負荷の場合でも、動作速度の低下を少なくすることがで
きる。したがって、この点からしても、高速性を実現す
ることができる。

【０４６９】また、このＡＮＤ回路では、入力回路部を
構成するＮＰＮトランジスタ１２９、１のコレクタを電
源電圧ＶＣＣに固定し、これらＮＰＮトランジスタ１２
９、１のコレクタが論理を持たないようにしているの
で、負荷抵抗による電圧降下という無駄をなくし、低電
源電圧での動作を確保することができる。したがって、
低消費電力性を実現することができる。

【０４７０】また、このＡＮＤ回路では、ＥＣＬ回路に
よる場合のように電流切換え動作を必要とせず、単にレ
ベルを伝達することで論理処理を行うようにしているの
で、低電流での動作を確保することができる。したがっ
て、この点からしても、低消費電力性を実現することが
できる。

【０４７１】また、このＡＮＤ回路では、入力回路部を
アルファ線に弱いＮＰＮトランジスタ１２９、１で構成
しているが、これらＮＰＮトランジスタ１２９、１のコ
レクタは電源電圧ＶＣＣに固定される。この結果、これ
らＮＰＮトランジスタ１２９、１のコレクタの論理がア
ルファ線によるソフトエラーによって反転してしまい、
出力信号Ｘの論理も反転してしまうという事態が発生す
ることはない。したがって、高ソフトエラー耐性を実現
することができる。

【０４７２】また、このＡＮＤ回路によれば、ＥＣＬ回
路による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【０４７３】このように、この第３１実施例によれば、
２入力のＡＮＤ回路について、高速性と、低消費電力性
と、高ソフトエラー耐性と、高集積性とをすべて実現す
ることができる。

【０４７４】第３２実施例・・図３７、図３８図３７は、本発明の第３２実施例の論理回路を示す回路
図であり、本発明中、第９の発明、即ち、「第１、第
２、第３、第４、第５、第６、第７又は第８の発明の論
理回路を含んでなる論理回路」をＯＲ−ＡＮＤ回路に適
用した場合の一例である。

【０４７５】図中、１３４は図１７に示す２入力のＯＲ
回路（第１７実施例の論理回路）、１３５、１３６は入
力端子、１３７、１３８はＮＰＮトランジスタ、１３９
は抵抗、１４０はＰＮＰトランジスタである。

【０４７６】ここに、ＮＰＮトランジスタ１３７、１３
８、抵抗１３９、ＰＮＰトランジスタ１４０及び抵抗５
でＯＲ回路１３４と同一構成のＯＲ回路１４１が構成さ
れている。

【０４７７】即ち、このＯＲ−ＡＮＤ回路は、図３８に
も示すように、入力信号Ａ、Ｂが入力されるＯＲ回路１
４１と、入力信号Ｃ、Ｄが入力されるＯＲ回路１３４と
を、ノード１４２で結線し、ＯＲ回路１４１の出力（Ａ
＋Ｂ）と、ＯＲ回路１３４の出力（Ｃ＋Ｄ）とをＡＮＤ
処理してなる信号（Ａ＋Ｂ）・（Ｃ＋Ｄ）を得るように
したものである。

【０４７８】ここに、このＯＲ−ＡＮＤ回路では、入力
回路部を、コレクタをＶＣＣ電源線７に接続されたＮＰ
Ｎトランジスタ１３７、１３８、１、３６で構成してい
る。即ち、これらＮＰＮトランジスタ１３７、１３８、
１、３６のコレクタを電源電圧ＶＣＣに固定し、これら
ＮＰＮトランジスタ１３７、１３８、１、３６のコレク
タが論理を持たないようにしている。この結果、これら
ＮＰＮトランジスタ１３７、１３８、１、３６における
ミラー効果をなくし、前段回路の負荷を軽くし、前段回
路の出力側の充放電電流を少なくすることができる。し
たがって、高速性を実現することができる。

【０４７９】また、このＯＲ−ＡＮＤ回路では、ＥＣＬ
回路による場合のように電流切換え動作を必要とせず、
単にレベルを伝達することで論理処理が行われる。した
がって、高速な論理処理が可能であり、この点からして
も、高速性を実現することができる。

【０４８０】また、このＯＲ−ＡＮＤ回路では、出力回
路部にＰＮＰトランジスタ１４０からなる負荷駆動能力
の大きいコレクタ接地回路と、ＰＮＰトランジスタ４か
らなる負荷駆動能力の大きいコレクタ接地回路６とを設
けている。

【０４８１】この結果、負荷が長配線や多数ファンアウ
ト等の高負荷の場合でも、動作速度の低下を少なくする
ことができる。したがって、この点からしても、高速性
を実現することができる。

【０４８２】また、このＯＲ−ＡＮＤ回路では、前述し
たように、入力回路部を構成するＮＰＮトランジスタ１
３７、１３８、１、３６のコレクタを電源電圧ＶＣＣに
固定し、これらＮＰＮトランジスタ１３７、１３８、
１、３６が論理を持たないようにしているので、負荷抵
抗による電圧降下という無駄をなくし、低電源電圧での
動作を確保することができる。したがって、低消費電力
性を実現することができる。

【０４８３】また、このＯＲ−ＡＮＤ回路では、前述し
たように、ＥＣＬ回路による場合のように電流切換え動
作を必要とせず、単にレベルを伝達することで論理処理
を行うようにしているので、低電流での動作を確保する
ことができる。したがって、この点からしても、低消費
電力性を実現することができる。

【０４８４】また、このＯＲ−ＡＮＤ回路では、入力回
路部をアルファ線に弱いＮＰＮトランジスタ１３７、１
３８、１、３６で構成しているが、これらＮＰＮトラン
ジスタ１３７、１３８、１、３６のコレクタは、電源電
圧ＶＣＣに固定される。この結果、これらＮＰＮトラン
ジスタ１３７、１３８、１、３６のコレクタの論理がア
ルファ線によるソフトエラーによって反転してしまい、
出力信号Ｘの論理も反転してしまうという事態が発生す
ることはない。したがって、高ソフトエラー耐性を実現
することができる。

【０４８５】また、このＯＲ−ＡＮＤ回路によれば、Ｅ
ＣＬ回路による場合に比較して、少ない素子数で、同一
の論理機能を達成することができる。したがって、高集
積性を実現することができる。

【０４８６】このように、この第３２実施例によれば、
ＯＲ−ＡＮＤ回路について、高速性と、低消費電力性
と、高ソフトエラー耐性と、高集積性とをすべて実現す
ることができる。

【０４８７】第３３実施例・・図３９、図４０図３９は、本発明の第３３実施例の論理回路を示す回路
図であり、本発明中、第９の発明、即ち、「第１、第
２、第３、第４、第５、第６、第７又は第８の発明の論
理回路を含んでなる論理回路」をＮＯＴ−ＡＮＤ回路
（ＮＯＲ回路）に適用した場合の一例である。

【０４８８】図中、１４３は図２に示すＮＯＴ回路（第
２実施例の論理回路）、１４４は入力端子、１４５はＮ
ＰＮトランジスタ、１４６は抵抗、１４７はｎＭＯＳト
ランジスタである。

【０４８９】ここに、ＮＰＮトランジスタ１４５、抵抗
１４６、ｎＭＯＳトランジスタ１４７及び抵抗１３でＮ
ＯＴ回路１４３と同一構成のＮＯＴ回路１４８が構成さ
れている。

【０４９０】即ち、このＮＯＴ−ＡＮＤ回路は、図４０
にも示すように、入力信号Ａが入力されるＮＯＴ回路１
４８の出力端と、入力信号Ｂが入力されるＮＯＴ回路１
４３の出力端とをノード１４９で結線し、ＮＯＴ回路１
４８の出力／Ａと、ＮＯＴ回路１４３の出力／ＢとをＡ
ＮＤ処理してなる信号／Ａ・／Ｂを得るようにしたもの
である。

【０４９１】ここに、このＮＯＴ−ＡＮＤ回路では、入
力回路部を、コレクタをＶＣＣ電源線７に接続されたＮ
ＰＮトランジスタ１４５、１で構成している。即ち、こ
れらＮＰＮトランジスタ１４５、１のコレクタを電源電
圧ＶＣＣに固定し、これらＮＰＮトランジスタ１４５、
１のコレクタが論理を持たないようにしている。この結
果、これらＮＰＮトランジスタ１４５、１におけるミラ
ー効果をなくし、前段回路の負荷を軽くし、前段回路の
出力側の充放電電流を少なくすることができる。したが
って、高速性を実現することができる。

【０４９２】また、このＮＯＴ−ＡＮＤ回路では、ＥＣ
Ｌ回路による場合のように電流切換え動作を必要とせ
ず、単にレベルを伝達することで論理処理が行われる。
したがって、高速な論理処理が可能であり、この点から
しても、高速性を実現することができる。

【０４９３】また、このＮＯＴ−ＡＮＤ回路では、前述
したように、入力回路部を構成するＮＰＮトランジスタ
１４５、１のコレクタを電源電圧ＶＣＣに固定し、これ
らＮＰＮトランジスタ１４５、１が論理を持たないよう
にしているので、負荷抵抗による電圧降下という無駄を
なくし、低電源電圧での動作を確保することができる。
したがって、低消費電力性を実現することができる。

【０４９４】また、このＮＯＴ−ＡＮＤ回路では、前述
したように、ＥＣＬ回路による場合のように電流切換え
動作を必要とせず、単にレベルを伝達することで論理処
理を行うようにしているので、低電流での動作を確保す
ることができる。したがって、この点からしても、低消
費電力性を実現することができる。

【０４９５】また、このＮＯＴ−ＡＮＤ回路では、入力
回路部をアルファ線に弱いＮＰＮトランジスタ１４５、
１で構成しているが、これらＮＰＮトランジスタ１４
５、１のコレクタは、電源電圧ＶＣＣに固定される。こ
の結果、これらＮＰＮトランジスタ１４５、１のコレク
タの論理がアルファ線によるソフトエラーによって反転
してしまい、出力信号Ｘの論理も反転してしまうという
事態が発生することはない。したがって、高ソフトエラ
ー耐性を実現することができる。

【０４９６】また、このＮＯＴ−ＡＮＤ回路によれば、
ＥＣＬ回路による場合に比較して、少ない素子数で、同
一の論理機能を達成することができる。したがって、高
集積性を実現することができる。

【０４９７】このように、この第３３実施例によれば、
ＮＯＴ−ＡＮＤ回路について、高速性と、低消費電力性
と、高ソフトエラー耐性と、高集積性とをすべて実現す
ることができる。

【０４９８】第３４実施例・・図４１、図４２図４１は、本発明の第３４実施例の論理回路を示す回路
図であり、本発明中、第９の発明、即ち、「第１、第
２、第３、第４、第５、第６、第７又は第８の発明の論
理回路を含んでなる論理回路」をＮＯＲ−ＡＮＤ回路に
適用した場合の一例である。

【０４９９】図中、１５０は図１８に示す２入力ＮＯＲ
回路（第１８実施例の論理回路）、１５１、１５２は入
力端子、１５３、１５４はＮＰＮトランジスタ、１５５
は抵抗、１５６はｎＭＯＳトランジスタである。

【０５００】また、ＮＰＮトランジスタ１５３、１５
４、抵抗１５５、ｎＭＯＳトランジスタ１５６及び抵抗
１３でＮＯＲ回路１５０と同一構成のＮＯＲ回路１５７
が構成されている。

【０５０１】即ち、このＮＯＲ−ＡＮＤ回路は、図４２
にも示すように、入力信号Ａ、Ｂが入力されるＮＯＲ回
路１５７の出力／（Ａ＋Ｂ）と、入力信号Ｃ、Ｄが入力
されるＮＯＲ回路１５０の出力／（Ｃ＋Ｄ）とをＡＮＤ
処理してなる信号／（Ａ＋Ｂ）・／（Ｃ＋Ｄ）を得るよ
うにしたものである。

【０５０２】ここに、このＮＯＲ−ＡＮＤ回路では、入
力回路部を、コレクタをＶＣＣ電源線７に接続されたＮ
ＰＮトランジスタ１５３、１５４、１、３６で構成して
いる。即ち、これらＮＰＮトランジスタ１５３、１５
４、１、３６のコレクタを電源電圧ＶＣＣに固定し、こ
れらＮＰＮトランジスタ１５３、１５４、１、３６のコ
レクタが論理を持たないようにしている。この結果、こ
れらＮＰＮトランジスタ１５３、１５４、１、３６にお
けるミラー効果をなくし、前段回路の負荷を軽くし、前
段回路の出力側の充放電電流を少なくすることができ
る。したがって、高速性を実現することができる。

【０５０３】また、このＮＯＲ−ＡＮＤ回路では、ＥＣ
Ｌ回路による場合のように電流切換え動作を必要とせ
ず、単にレベルを伝達することで論理処理が行われる。
したがって、高速な論理処理が可能であり、この点から
しても、高速性を実現することができる。

【０５０４】また、このＮＯＲ−ＡＮＤ回路では、前述
したように、入力回路部を構成するＮＰＮトランジスタ
１５３、１５４、１、３６のコレクタを電源電圧ＶＣＣ
に固定し、これらＮＰＮトランジスタ１５３、１５４、
１、３６のコレクタが論理を持たないようにしているの
で、負荷抵抗による電圧降下という無駄をなくし、低電
源電圧での動作を確保することができる。したがって、
低消費電力性を実現することができる。

【０５０５】また、このＮＯＲ−ＡＮＤ回路では、前述
したように、ＥＣＬ回路による場合のように電流切換え
動作を必要とせず、単にレベルを伝達することで論理処
理を行うようにしているので、低電流での動作を確保す
ることができる。したがって、この点からしても、低消
費電力性を実現することができる。

【０５０６】また、このＮＯＲ−ＡＮＤ回路では、入力
回路部をアルファ線に弱いＮＰＮトランジスタ１５３、
１５４、１、３６で構成しているが、これらＮＰＮトラ
ンジスタ１５３、１５４、１、３６のコレクタは、電源
電圧ＶＣＣに固定される。この結果、これらＮＰＮトラ
ンジスタ１５３、１５４、１、３６のコレクタの論理が
アルファ線によるソフトエラーによって反転してしま
い、出力信号Ｘの論理も反転してしまうという事態が発
生することはない。したがって、高ソフトエラー耐性を
実現することができる。

【０５０７】また、このＮＯＲ−ＡＮＤ回路によれば、
ＥＣＬ回路による場合に比較して、少ない素子数で、同
一の論理機能を達成することができる。したがって、高
集積性を実現することができる。

【０５０８】このように、この第３４実施例によれば、
ＮＯＲ−ＡＮＤ回路について、高速性と、低消費電力性
と、高ソフトエラー耐性と、高集積性とをすべて実現す
ることができる。

【０５０９】第３５実施例・・図４３、図４４図４３は、本発明の第３５実施例の論理回路を示す回路
図であり、本発明中、第９の発明、即ち、「第１、第
２、第３、第４、第５、第６、第７又は第８の発明の論
理回路を含んでなる論理回路」を非ＮＯＴ／ＮＯＴ−Ａ
ＮＤ回路に適用した場合の一例である。

【０５１０】図中、１４３は前述したように図２に示す
ＮＯＴ回路（第２実施例の論理回路）、１５９は入力端
子、１６０はＮＰＮトランジスタ、１６１は抵抗、１６
２はＰＮＰトランジスタである。

【０５１１】ここに、ＮＰＮトランジスタ１６０、抵抗
１６１、ＰＮＰトランジスタ１６２及び抵抗１３で図１
に示す非ＮＯＴ回路と同一構成の非ＮＯＴ回路１６３が
構成されている。

【０５１２】即ち、この非ＮＯＴ／ＮＯＴ−ＡＮＤ回路
は、図４４にも示すように、入力信号Ａが入力される非
ＮＯＴ回路１６３の出力端と、入力信号Ｂが入力される
ＮＯＴ回路１４３の出力端とをノード１６４で結線し、
非ＮＯＴ回路１６３の出力Ａと、ＮＯＴ回路１４３の出
力／ＢとをＡＮＤ処理してなる信号Ａ・／Ｂを得るよう
にしたものである。

【０５１３】ここに、この非ＮＯＴ／ＮＯＴ−ＡＮＤ回
路では、入力回路部を、コレクタをＶＣＣ電源線７に接
続されたＮＰＮトランジスタ１６０、１で構成してい
る。即ち、これらＮＰＮトランジスタ１６０、１のコレ
クタを電源電圧ＶＣＣに固定し、これらＮＰＮトランジ
スタ１６０、１のコレクタが論理を持たないようにして
いる。この結果、これらＮＰＮトランジスタ１６０、１
におけるミラー効果をなくし、前段回路の負荷を軽く
し、前段回路の出力側の充放電電流を少なくすることが
できる。したがって、高速性を実現することができる。

【０５１４】また、この非ＮＯＴ／ＮＯＴ−ＡＮＤ回路
では、ＥＣＬ回路による場合のように電流切換え動作を
必要とせず、単にレベルを伝達することで論理処理が行
われる。したがって、高速な論理処理が可能であり、こ
の点からしても、高速性を実現することができる。

【０５１５】また、この非ＮＯＴ／ＮＯＴ−ＡＮＤ回路
では、前述したように、入力回路部を構成するＮＰＮト
ランジスタ１６０、１のコレクタを電源電圧ＶＣＣに固
定し、これらＮＰＮトランジスタ１６０、１のコレクタ
が論理を持たないようにしているので、負荷抵抗による
電圧降下という無駄をなくし、低電源電圧での動作を確
保することができる。したがって、低消費電力性を実現
することができる。

【０５１６】また、この非ＮＯＴ／ＮＯＴ−ＡＮＤ回路
では、前述したように、ＥＣＬ回路による場合のように
電流切換え動作を必要とせず、単にレベルを伝達するこ
とで論理処理を行うようにしているので、低電流での動
作を確保することができる。したがって、この点からし
ても、低消費電力性を実現することができる。

【０５１７】また、この非ＮＯＴ／ＮＯＴ−ＡＮＤ回路
では、入力回路部をアルファ線に弱いＮＰＮトランジス
タ１６０、１で構成しているが、これらＮＰＮトランジ
スタ１６０、１のコレクタは、電源電圧ＶＣＣに固定さ
れる。この結果、これらＮＰＮトランジスタ１６０、１
のコレクタの論理がアルファ線によるソフトエラーによ
って反転してしまい、出力信号Ｘの論理も反転してしま
うという事態が発生することはない。したがって、高ソ
フトエラー耐性を実現することができる。

【０５１８】また、この非ＮＯＴ／ＮＯＴ−ＡＮＤ回路
によれば、ＥＣＬ回路による場合に比較して、少ない素
子数で、同一の論理機能を達成することができる。した
がって、高集積性を実現することができる。

【０５１９】このように、この第３５実施例によれば、
非ＮＯＴ／ＮＯＴ−ＡＮＤ回路について、高速性と、低
消費電力性と、高ソフトエラー耐性とをすべて実現する
ことができる。

【０５２０】第３６実施例・・図４５、図４６図４５は、本発明の第３６実施例の論理回路を示す回路
図であり、本発明中、第９の発明、即ち、「第１、第
２、第３、第４、第５、第６、第７又は第８の発明の論
理回路を含んでなる論理回路」を排他的論理和回路に適
用した場合の一例である。

【０５２１】図中、１３４は前述したように図１７に示
すＯＲ回路（第１７実施例の論理回路）、１６５は入力
端子、１６６はＮＰＮトランジスタ、１６７はＰＮＰト
ランジスタ、１６８はｎＭＯＳトランジスタ、１６９〜
１７１は抵抗である。

【０５２２】ここに、ＮＰＮトランジスタ１６６、ＰＮ
Ｐトランジスタ１６７、ｎＭＯＳトランジスタ１６８及
び抵抗１６９〜１７１で非ＮＯＴ／ＮＯＴ回路１７２が
構成されている。

【０５２３】即ち、ＮＰＮトランジスタ１６６、ＰＮＰ
トランジスタ１６７及び抵抗１６９、１７０で非ＮＯＴ
回路が構成され、ＮＰＮトランジスタ１６６、ｎＭＯＳ
トランジスタ１６８及び抵抗１６９、１７１でＮＯＴ回
路が構成されている。

【０５２４】また、１７３は入力端子、１７４はＮＰＮ
トランジスタ、１７５はＰＮＰトランジスタ、１７６は
ｎＭＯＳトランジスタ、１７７は抵抗であり、ＮＰＮト
ランジスタ１７４、ＰＮＰトランジスタ１７５、ｎＭＯ
Ｓトランジスタ１７６及び抵抗１７７、１７０、１７１
で非ＮＯＴ／ＮＯＴ回路１７８が構成されている。

【０５２５】即ち、ＮＰＮトランジスタ１７４、ＰＮＰ
トランジスタ１７５及び抵抗１７７、１７１で非ＮＯＴ
回路が構成され、ＮＰＮトランジスタ１７４、ｎＭＯＳ
トランジスタ１７６及び抵抗１７７、１７０でＮＯＴ回
路が構成されている。

【０５２６】換言すれば、この排他的論理和回路では、
図４６にも示すように、非ＮＯＴ／ＮＯＴ回路１７８の
非ＮＯＴ出力端と、非ＮＯＴ／ＮＯＴ回路１７２のＮＯ
Ｔ出力端とをノード１７９で結線し、このノード１７９
に非ＮＯＴ／ＮＯＴ回路１７８の非ＮＯＴ出力Ａと、非
ＮＯＴ／ＮＯＴ回路１７２のＮＯＴ出力／ＢとをＡＮＤ
処理してなる信号Ａ・／Ｂを得るようにされている。

【０５２７】また、非ＮＯＴ／ＮＯＴ回路１７８のＮＯ
Ｔ出力端と、非ＮＯＴ／ＮＯＴ回路１７２の非ＮＯＴ出
力端とをノード１８０で結線し、このノード１８０に非
ＮＯＴ／ＮＯＴ回路１７８のＮＯＴ出力／Ａと、非ＮＯ
Ｔ／ＮＯＴ回路１７２の非ＮＯＴ出力ＢとをＡＮＤ処理
してなる信号／Ａ・Ｂを得るようにされている。

【０５２８】そして、ノード１７９に得られる信号Ａ・
／Ｂと、ノード１８０に得られる信号／Ａ・ＢとをＡＮ
Ｄ処理してなる信号Ａ・／Ｂ＋／Ａ・Ｂを出力端子１０
に得るようにされている。

【０５２９】ここに、この排他的論理和回路では、入力
回路部を、コレクタをＶＣＣ電源線７に接続されたＮＰ
Ｎトランジスタ１７４、１６６で構成している。即ち、
これらＮＰＮトランジスタ１７４、１６６のコレクタを
電源電圧ＶＣＣに固定し、これらＮＰＮトランジスタ１
７４、１６６が論理を持たないようにしている。この結
果、これらＮＰＮトランジスタ１７４、１６６における
ミラー効果をなくし、前段回路の負荷を軽くし、前段回
路の出力側の充放電電流を少なくすることができる。し
たがって、高速性を実現することができる。

【０５３０】また、この排他的論理和回路では、非ＮＯ
Ｔ／ＮＯＴ回路１７８、１７２の出力を、コレクタをＶ
ＣＣ電源線７に接続されたＮＰＮトランジスタ１、３６
で受けるようにしている。この結果、これらＮＰＮトラ
ンジスタ１、３６におけるミラー効果をなくし、非ＮＯ
Ｔ／ＮＯＴ回路１７２、１７８の負荷を軽くし、非ＮＯ
Ｔ／ＮＯＴ回路１７２、１７８の出力側の充放電電流を
少なくすることができる。したがって、この点からして
も、高速性を実現することができる。

【０５３１】また、この排他的論理和回路では、ＥＣＬ
回路による場合のように電流切換え動作を必要とせず、
単にレベルを伝達することで論理処理が行われる。した
がって、高速な論理処理が可能であり、この点からして
も、高速性を実現することができる。

【０５３２】また、この排他的論理和回路では、出力回
路部にＰＮＰトランジスタ４からなる負荷駆動能力の大
きいコレクタ接地回路６を設けている。この結果、負荷
が長配線や多数ファンアウト等の高負荷の場合でも、動
作速度の低下を少なくすることができる。したがって、
この点からしても、高速性を実現することができる。

【０５３３】また、この排他的論理和回路では、前述し
たように、入力回路部を構成するＮＰＮトランジスタ１
７４、１６６のコレクタ及び非ＮＯＴ／ＮＯＴ回路１７
８、１７２の出力を受けるＮＰＮトランジスタ１、３６
のコレクタを電源電圧ＶＣＣに固定し、これらＮＰＮト
ランジスタ１７４、１６６、１、３６のコレクタが論理
を持たないようにしているので、負荷抵抗による電圧降
下という無駄をなくし、低電源電圧での動作を確保する
ことができる。したがって、低消費電力性を実現するこ
とができる。

【０５３４】また、この排他的論理和回路では、前述し
たように、ＥＣＬ回路による場合のように電流切換え動
作を必要とせず、単にレベルを伝達することで論理処理
を行うようにしているので、低電流での動作を確保する
ことができる。したがって、この点からしても、低消費
電力性を実現することができる。

【０５３５】また、この排他的論理和回路では、入力回
路部をアルファ線に弱いＮＰＮトランジスタ１７４、１
６６で構成し、非ＮＯＴ／ＮＯＴ回路１７８、１７２の
出力をアルファ線に弱いＮＰＮトランジスタ１、３６で
受けるようにしているが、これらＮＰＮトランジスタ１
７４、１６６、１、３６のコレクタは、電源電圧ＶＣＣ
に固定される。この結果、これらＮＰＮトランジスタ１
７４、１６６、１、３６のコレクタの論理がアルファ線
によるソフトエラーによって反転してしまい、出力信号
Ｘの論理も反転してしまうという事態が発生することは
ない。したがって、高ソフトエラー耐性を実現すること
ができる。

【０５３６】また、この排他的論理和回路によれば、Ｅ
ＣＬ回路による場合に比較して、少ない素子数で、同一
の論理機能を達成することができる。したがって、高集
積性を実現することができる。

【０５３７】このように、この第３６実施例によれば、
排他的論理和回路について、高速性と、低消費電力性
と、高ソフトエラー耐性と、高集積性とをすべて実現す
ることができる。

【０５３８】第３７実施例・・図４７、図４８図４７は、本発明の第３７実施例の論理回路を示す回路
図であり、本発明中、第９の発明、即ち、「第１、第
２、第３、第４、第５、第６、第７又は第８の発明の論
理回路を含んでなる論理回路」を一致論理和回路に適用
した場合の一例である。

【０５３９】図中、１５０は前述したように図１８に示
すＮＯＲ回路（第１８実施例の論理回路）、１８１は入
力端子、１８２はＮＰＮトランジスタ、１８３はＰＮＰ
トランジスタ、１８４はｎＭＯＳトランジスタ、１８５
〜１８７は抵抗である。

【０５４０】ここに、ＮＰＮトランジスタ１８２、ＰＮ
Ｐトランジスタ１８３、ｎＭＯＳトランジスタ１８４及
び抵抗１８５〜１８７で非ＮＯＴ／ＮＯＴ回路１８８が
構成されている。

【０５４１】即ち、ＮＰＮトランジスタ１８２、ＰＮＰ
トランジスタ１８３及び抵抗１８５、１８６で非ＮＯＴ
回路が構成され、ＮＰＮトランジスタ１８２、ｎＭＯＳ
トランジスタ１８４及び抵抗１８５、１８７でＮＯＴ回
路が構成されている。

【０５４２】また、１８９は入力端子、１９０はＮＰＮ
トランジスタ、１９１はＰＮＰトランジスタ、１９２は
ｎＭＯＳトランジスタ、１９３は抵抗であり、ＮＰＮト
ランジスタ１９０、ＰＮＰトランジスタ１９１、ｎＭＯ
Ｓトランジスタ１９２及び抵抗１９３、１８６、１８７
で非ＮＯＴ／ＮＯＴ回路１９４が構成されている。

【０５４３】即ち、ＮＰＮトランジスタ１９０、ＰＮＰ
トランジスタ１９１及び抵抗１９３、１８６で非ＮＯＴ
回路が構成され、ＮＰＮトランジスタ１９０、ｎＭＯＳ
トランジスタ１９２及び抵抗１９３、１８７でＮＯＴ回
路が構成されている。

【０５４４】換言すれば、この一致論理和回路では、図
４８にも示すように、非ＮＯＴ／ＮＯ回路１９４の非Ｎ
ＯＴ出力端と、非ＮＯＴ／ＮＯＴ回路１８８の非ＮＯＴ
出力端とをノード１９５で結線し、このノード１９５に
非ＮＯＴ／ＮＯＴ回路１９４の非ＮＯＴ出力Ａと、非Ｎ
ＯＴ／ＮＯＴ回路１８８の非ＮＯＴ出力ＢとをＡＮＤ処
理してなる信号Ａ・Ｂを得るようにされている。

【０５４５】また、非ＮＯＴ／ＮＯＴ回路１９４のＮＯ
Ｔ出力端と、非ＮＯＴ／ＮＯＴ回路１８８のＮＯＴ出力
端とをノード１９６で結線し、このノード１９６に非Ｎ
ＯＴ／ＮＯＴ回路１９４のＮＯＴ出力／Ａと、非ＮＯＴ
／ＮＯＴ回路１８８のＮＯＴ出力／ＢとをＡＮＤ処理し
てなる信号／Ａ・／Ｂが得るようにされている。

【０５４６】そして、これらノード１９５に得られる信
号Ａ・Ｂと、ノード１９６に得られる信号／Ａ・／Ｂと
をＡＮＤ処理してなる信号Ａ・Ｂ＋／Ａ・／Ｂを出力端
子１０に得るようにされている。

【０５４７】ここに、この一致論理和回路では、入力回
路部を、コレクタをＶＣＣ電源線７に接続されたＮＰＮ
トランジスタ１９０、１８２で構成している。即ち、こ
れらＮＰＮトランジスタ１９０、１８２のコレクタを電
源電圧ＶＣＣに固定し、これらＮＰＮトランジスタ１９
０、１８２が論理を持たないようにしている。この結
果、これらＮＰＮトランジスタ１９０、１８２における
ミラー効果をなくし、前段回路の負荷を軽くし、前段回
路の出力側の充放電電流を少なくすることができる。し
たがって、高速性を実現することができる。

【０５４８】また、この一致論理和回路では、非ＮＯＴ
／ＮＯＴ回路１９４、１８８の出力を、コレクタをＶＣ
Ｃ電源線７に接続されたＮＰＮトランジスタ１、３６で
受けるようにしている。この結果、これらＮＰＮトラン
ジスタ１、３６におけるミラー効果をなくし、非ＮＯＴ
／ＮＯＴ回路１９４、１８８の負荷を軽くし、非ＮＯＴ
／ＮＯＴ回路１９４、１８８の出力側の充放電電流を少
なくすることができる。したがって、この点からして
も、高速性を実現することができる。

【０５４９】また、この一致論理和回路では、ＥＣＬ回
路による場合のように電流切換え動作を必要とせず、単
にレベルを伝達することで論理処理が行われる。したが
って、高速な論理処理が可能であり、この点からして
も、高速性を実現することができる。

【０５５０】また、この一致論理和回路では、前述した
ように、入力回路部を構成するＮＰＮトランジスタ１９
０、１８２のコレクタ及び非ＮＯＴ／ＮＯＴ回路１９
４、１８８の出力を受けるＮＰＮトランジスタ１、３６
のコレクタを電源電圧ＶＣＣに固定し、これらＮＰＮト
ランジスタ１９０、１８２、１、３６のコレクタが論理
を持たないようにしているので、負荷抵抗による電圧降
下という無駄をなくし、低電源電圧での動作を確保する
ことができる。したがって、低消費電力性を実現するこ
とができる。

【０５５１】また、この一致論理和回路では、前述した
ように、ＥＣＬ回路による場合のように電流切換え動作
を必要とせず、単にレベルを伝達することで論理処理を
行うようにしているので、低電流での動作を確保するこ
とができる。したがって、この点からしても、低消費電
力性を実現することができる。

【０５５２】また、この一致論理和回路では、入力回路
部をアルファ線に弱いＮＰＮトランジスタ１９０、１８
２で構成し、非ＮＯＴ／ＮＯＴ回路１９４、１８８の出
力をアルファ線に弱いＮＰＮトランジスタ１、３６で受
けるようにしているが、これらＮＰＮトランジスタ１９
０、１８２、１、３６のコレクタは、電源電圧ＶＣＣに
固定される。この結果、これらＮＰＮトランジスタ１９
０、１８２、１、３６のコレクタの論理がアルファ線に
よるソフトエラーによって反転してしまい、出力信号Ｘ
の論理も反転してしまうという事態が発生することはな
い。したがって、高ソフトエラー耐性を実現することが
できる。

【０５５３】また、この一致論理和回路によれば、ＥＣ
Ｌ回路による場合に比較して、少ない素子数で、同一の
論理機能を達成することができる。したがって、高集積
性を実現することができる。

【０５５４】このように、この第３７実施例によれば、
一致論理和回路について、高速性と、低消費電力性と、
高ソフトエラー耐性と、高集積性とをすべて実現するこ
とができる。

【０５５５】第３８実施例・・図４９、図５０図４９は、本発明の第３８実施例の論理回路を示す回路
図であり、本発明中、第９の発明、即ち、「第１、第
２、第３、第４、第５、第６、第７又は第８の発明の論
理回路を含んでなる論理回路」をアウト・フェーズのラ
ッチ回路に適用した場合の一例である。

【０５５６】図中、１５０は前述したように図１８に示
すＮＯＲ回路（第１８実施例の論理回路）、１９７はＮ
ＯＲ回路１５０と同一構成のＮＯＲ回路であり、１９８
は入力端子、１９９、２００はＮＰＮトランジスタ、２
０１はｎＭＯＳトランジスタ、２０２、２０３は抵抗で
ある。

【０５５７】即ち、このラッチ回路は、図５０にも示す
ように、ＮＯＲ回路１９７の一方の入力端子にＳＥＴ信
号を入力し、ＮＯＲ回路１９７の出力をＮＯＲ回路１５
０の一方の入力端子に入力し、ＮＯＲ回路１５０の他方
の入力端子にＲＥＳＥＴ信号を入力し、ＮＯＲ回路１５
０の出力をＮＯＲ回路１９７の他方の入力端子に入力す
るように構成されている。

【０５５８】ここに、このラッチ回路では、ＳＥＴ信号
の入力回路部を、コレクタをＶＣＣ電源線７に接続され
たＮＰＮトランジスタ１９９で構成している。即ち、こ
のＮＰＮトランジスタ１９９のコレクタを電源電圧ＶＣ
Ｃに固定し、このＮＰＮトランジスタ１９９のコレクタ
が論理を持たないようにしている。この結果、このＮＰ
Ｎトランジスタ１９９におけるミラー効果をなくし、前
段回路の負荷を軽くし、前段回路の出力側の充放電電流
を少なくすることができる。したがって、高速性を実現
することができる。

【０５５９】また、このラッチ回路では、ＮＯＲ回路１
９７の出力を、コレクタをＶＣＣ電源線７に接続された
ＮＰＮトランジスタ１で受けるようにしている。この結
果、このＮＰＮトランジスタ１におけるミラー効果をな
くし、ＮＯＲ回路１９７の負荷を軽くし、ＮＯＲ回路１
９７の出力側の充放電電流を少なくすることができる。
したがって、この点からしても、高速性を実現すること
ができる。

【０５６０】また、このラッチ回路では、ＲＥＳＥＴ信
号の入力回路部を、コレクタをＶＣＣ電源線７に接続さ
れたＮＰＮトランジスタ３６で構成している。即ち、こ
のＮＰＮトランジスタ３６のコレクタを電源電圧ＶＣＣ
に固定し、ＮＰＮトランジスタ３６のコレクタが論理を
持たないようにしている。この結果、このＮＰＮトラン
ジスタ３６におけるミラー効果をなくし、前段回路の負
荷を軽くし、前段回路の出力側の充放電電流を少なくす
ることができる。したがって、この点からしても、高速
性を実現することができる。

【０５６１】また、このラッチ回路では、ＮＯＲ回路１
５０の出力を、コレクタをＶＣＣ電源線７に接続された
ＮＰＮトランジスタ２００で受けるようにしている。こ
の結果、このＮＰＮトランジスタ２００におけるミラー
効果をなくし、ＮＯＲ回路１５０の負荷を軽くし、ＮＯ
Ｒ回路１５０の出力側の充放電電流を少なくすることが
できる。したがって、この点からしても、高速性を実現
することができる。

【０５６２】また、このラッチ回路では、ＥＣＬ回路に
よる場合のように電流切換え動作を必要とせず、単にレ
ベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０５６３】また、このラッチ回路では、前述したよう
に、ＳＥＴ信号の入力回路部を構成するＮＰＮトランジ
スタ１９９のコレクタ、ＮＯＲ回路１９７の出力を受け
るＮＰＮトランジスタ１のコレクタ、ＲＥＳＥＴ信号の
入力回路部を構成するＮＰＮトランジスタ３６のコレク
タ及びＮＯＲ回路１５０の出力を受けるＮＰＮトランジ
スタ２００を電源電圧ＶＣＣに固定し、これらＮＰＮト
ランジスタ１９９、１、３６、１５０のコレクタが論理
を持たないようにしているので、負荷抵抗による電圧降
下という無駄をなくし、低電源電圧での動作を確保する
ことができる。したがって、低消費電力性を実現するこ
とができる。

【０５６４】また、このラッチ回路では、前述したよう
に、ＥＣＬ回路による場合のように電流切換え動作を必
要とせず、単にレベルを伝達することで論理処理を行う
ようにしているので、低電流での動作を確保することが
できる。したがって、この点からしても、低消費電力性
を実現することができる。

【０５６５】また、このラッチ回路では、ＳＥＴ信号の
入力回路部をアルファ線に弱いＮＰＮトランジスタ１９
９で構成し、ＮＯＲ回路１９７の出力をアルファ線に弱
いＮＰＮトランジスタ１で受けるようにし、ＲＥＳＥＴ
信号の入力回路部をアルファ線に弱いＮＰＮトランジス
タ３６で構成し、ＮＯＲ回路１５０の出力をアルファ線
に弱いＮＰＮトランジスタ２００で受けるようにしてい
るが、これらＮＰＮトランジスタ１９９、１、３６、２
００のコレクタは、電源電圧ＶＣＣに固定される。この
結果、これらＮＰＮトランジスタ１９９、１、３６、２
００のコレクタの論理がアルファ線によるソフトエラー
により反転してしまい、出力信号Ｘの論理も反転してし
まうということがなくなる。即ち、高ソフトエラー耐性
を実現することができる。

【０５６６】また、このラッチ回路によれば、ＥＣＬ回
路による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【０５６７】このように、この第３８実施例によれば、
アウト・フェーズのラッチ回路について、高速性と、低
消費電力性と、高ソフトエラー耐性と、高集積性とをす
べて実現することができる。

【０５６８】第３９実施例・・図５１、図５２図５１は、本発明の第３９実施例の論理回路を示す回路
図であり、本発明中、第９の発明、即ち、「第１、第
２、第３、第４、第５、第６、第７又は第８の発明の論
理回路を含んでなる論理回路」をイン・フェーズのラッ
チ回路に適用した場合の一例である。

【０５６９】図中、１３４は前述したように図１７に示
すＯＲ回路（本発明の第１７実施例の論理回路）、２０
４はＯＲ回路１３４と同一構成のＯＲ回路であり、２０
５はデータＤが入力される入力端子、２０６はクロック
ＣＫが入力される入力端子、２０７、２０８はＮＰＮト
ランジスタ、２０９はＰＮＰトランジスタ、２１０、２
１１は抵抗である。

【０５７０】即ち、このラッチ回路は、図５２に示すよ
うに、ＯＲ回路２０４の一方の入力端子にデータＤを入
力し、ＯＲ回路２０４の他方の入力端子にクロックＣＫ
を入力し、ＯＲ回路１３４の一方の入力端子にクロック
ＣＫを入力し、ＯＲ回路２０４の出力端とＯＲ回路１３
４の出力端とをノード２１３で結線し、このノード２１
３に得られる信号をＯＲ回路１３４の他方の入力端子に
入力するように構成されている。

【０５７１】ここに、このラッチ回路では、データ入力
回路部を、コレクタをＶＣＣ電源線７に接続されたＮＰ
Ｎトランジスタ２０７で構成している。即ち、このＮＰ
Ｎトランジスタ２０７のコレクタを電源電圧ＶＣＣに固
定し、このＮＰＮトランジスタ２０７のコレクタが論理
を持たないようにしている。この結果、このＮＰＮトラ
ンジスタ２０７におけるミラー効果をなくし、前段回路
の負荷を軽くし、前段回路の出力側の充放電電流を少な
くすることができる。したがって、高速性を実現するこ
とができる。

【０５７２】また、このラッチ回路では、クロック入力
回路部を、コレクタをＶＣＣ電源線７に接続されたＮＰ
Ｎトランジスタ２０８、１で構成している。これらＮＰ
Ｎトランジスタ２０８、１のコレクタを電源電圧ＶＣＣ
に固定し、これらＮＰＮトランジスタ２０８、１のコレ
クタが論理を持たないようにしている。この結果、この
ＮＰＮトランジスタ２０８、１におけるミラー効果をな
くし、前段回路の負荷を軽くし、前段回路の出力側の充
放電電流を少なくすることができる。したがって、高速
性を実現することができる。

【０５７３】また、このラッチ回路では、出力回路部に
ＰＮＰトランジスタ４からなる負荷駆動能力の大きいコ
レクタ接地回路６と、ＰＮＰトランジスタ２０９からな
る負荷駆動能力の大きいコレクタ接地回路とを設けてい
る。したがって、この点からしても、高速性を実現する
ことができる。

【０５７４】また、このラッチ回路では、ＥＣＬ回路に
よる場合のように電流切換え動作を必要とせず、単にレ
ベルを伝達することで論理処理が行われる。したがっ
て、高速な論理処理が可能であり、この点からしても、
高速性を実現することができる。

【０５７５】また、このラッチ回路では、データ入力回
路部を構成するＮＰＮトランジスタ２０７のコレクタ、
クロック入力回路部を構成するＮＰＮトランジスタ２０
８、１のコレクタ及びノード２１３の電圧を受けるＮＰ
Ｎトランジスタ３６のコレクタを電源電圧ＶＣＣに固定
し、これらＮＰＮトランジスタ２０７、２０８、１、３
６が論理を持たないようにしているので、負荷抵抗によ
る電圧降下という無駄をなくし、低電源電圧での動作を
確保することができる。したがって、低消費電力性を実
現することができる。

【０５７６】また、このラッチ回路では、ＥＣＬ回路に
よる場合のように電流切換え動作を必要とせず、単にレ
ベルを伝達することで論理処理を行うようにしているの
で、低電流での動作を確保することができる。したがっ
て、この点からしても、低消費電力性を実現することが
できる。

【０５７７】また、このラッチ回路では、データ入力回
路部をアルファ線に弱いＮＰＮトランジスタ２０７で構
成し、クロック入力回路部をアルファ線に弱いＮＰＮト
ランジスタ２０８、１で構成し、ノード２１３の電圧を
アルファ線に弱いＮＰＮトランジスタ３６で受けるよう
にしているが、これらＮＰＮトランジスタ２０７、２０
８、１、３６のコレクタは、電源電圧ＶＣＣに固定され
る。この結果、これらＮＰＮトランジスタ２０７、２０
８、１、３６のコレクタの論理がアルファ線によるソフ
トエラーにより反転してしまい、出力信号Ｘの論理も反
転してしまうということがなくなる。即ち、高ソフトエ
ラー耐性を実現することができる。

【０５７８】また、このラッチ回路によれば、ＥＣＬ回
路による場合に比較して、少ない素子数で、同一の論理
機能を達成することができる。したがって、高集積性を
実現することができる。

【０５７９】このように、この第３９実施例によれば、
イン・フェーズのラッチ回路について、高速性と、低消
費電力性と、高ソフトエラー耐性と、高集積性とをすべ
て実現することができる。

【０５８０】インタフェース回路・・図５３〜図５８以下、第１７実施例の論理回路（ＯＲ回路）、第１８実
施例の論理回路（ＮＯＲ回路）及び第２１実施例の論理
回路（ＯＲ／ＮＯＲ回路）を例にして、ＥＣＬ回路、Ｃ
ＭＬ回路、ＧaＡs回路及びＣＭＯＳ回路との接続に必要
なインタフェース回路について説明する。

【０５８１】（１）ＥＣＬ回路−第１７実施例の論理回
路（ＯＲ回路）間のインタフェース回路・・図５３図５３において、２１４はＥＣＬ回路、２１５はインタ
フェース回路をなす反転増幅回路、１３４は第１７実施
例の論理回路（ＯＲ回路）である。このように、ＥＣＬ
回路２１４−第１７実施例の論理回路（ＯＲ回路）１３
４間のインタフェース回路としては、ＥＣＬ回路２１４
の出力を反転増幅する反転増幅回路２１５を設ければ足
りる。

【０５８２】（２）ＣＭＬ回路−第１７実施例の論理回
路（ＯＲ回路）間のインタフェース回路・・図５４図５４において、２１６はＣＭＬ回路である。このよう
に、ＣＭＬ回路２１６−第１７実施例の論理回路（ＯＲ
回路）１３４間には、インタフェース回路は不要であ
る。

【０５８３】（３）第２１実施例の論理回路（ＯＲ／Ｎ
ＯＲ回路）−ＥＣＬ回路間のインタフェース回路・・図
５５図５５において、２１７は第２１実施例の論理回路（Ｏ
Ｒ／ＮＯＲ回路）、２１８、２１９はインタフェース回
路をなすレベルシフト回路である。なお、この例では、
ＥＣＬ回路２１４は、入力のスレッショルド電圧を決定
するためのＮＰＮトランジスタ２２０のベースに第２１
実施例の論理回路（ＯＲ／ＮＯＲ回路）２１７のＯＲ出
力を入力するようにされている。

【０５８４】このように、第２１実施例の論理回路（Ｏ
Ｒ／ＮＯＲ回路）２１７−ＥＣＬ回路２１４（入力のス
レッショルド電圧を決定するためのＮＰＮトランジスタ
２２０のベースにＯＲ出力を入力するようにした場合）
間のインタフェース回路としては、第２１実施例の論理
回路（ＯＲ／ＮＯＲ回路）２１７のＯＲ出力をレベルシ
フトするレベルシフト回路２１８と、第２１実施例の論
理回路（ＯＲ／ＮＯＲ回路）２１７のＮＯＲ出力をレベ
ルシフトするレベルシフト回路２１９とを設ければ足り
る。

【０５８５】（４）第１８実施例の論理回路（ＮＯＲ回
路）−ＥＣＬ回路間のインタフェース回路・・図５６図５６において、１５０は第１８実施例のＮＯＲ回路で
ある。なお、この例では、ＥＣＬ回路２１４は、入力の
スレッショルド電圧を決定するためのＮＰＮトランジス
タ２２０のベースに基準電圧Ｖrefを入力するようにさ
れている。

【０５８６】このように、第１８実施例の論理回路（Ｎ
ＯＲ回路）１５０−ＥＣＬ回路２１４（入力のスレッシ
ョルド電圧を決定するためのＮＰＮトランジスタ２２０
のベースに基準電圧Ｖrefを入力するようにした場合）
間のインタフェース回路としては、第１８実施例の論理
回路（ＮＯＲ回路）１５０のＮＯＲ出力をレベルシフト
するレベルシフト回路２１８を設ければ足りる。

【０５８７】（５）ＧaＡs回路又はＣＭＯＳ回路−第１
７実施例の論理回路（ＯＲ回路）間のインタフェース回
路・・図５７図５７において、１３４は前述した第１７実施例の論理
回路（ＯＲ回路）、２２１はＧaＡs回路、２２２はＣＭ
ＯＳ回路、２２３はインタフェース回路である。

【０５８８】このインタフェース回路２２３は低電源電
圧側から決定されているＧaＡs回路２２１又はＣＭＯＳ
回路２２２の出力信号の論理レベルを高電源電圧側から
決定されるようにし、かつ、論理レベルの値を第１７実
施例の論理回路（ＯＲ回路）１３４に合わせるように機
能するものである。

【０５８９】このように、ＧaＡs回路２２１又はＣＭＯ
Ｓ回路２２２−第１７実施例の論理回路（ＯＲ回路）１
３４間のインタフェース回路としては、ｎＭＯＳトラン
ジスタ２２４及び抵抗２２５〜２２７からなる回路を設
ければ足りる。

【０５９０】（６）第１７実施例の論理回路（ＯＲ回
路）−ＧaＡs回路又はＣＭＯＳ回路間のインタフェース
回路・・図５８図５８に示すように、第１７実施例の論理回路（ＯＲ回
路）１３４−ＧaＡs回路２２１又はＣＭＯＳ回路２２２
間のインタフェース回路としては、第１７実施例の論理
回路（ＯＲ回路）１３４のＯＲ出力をレベルシフトする
レベルシフト回路２１８を設ければ足りる。

【０５９１】

【発明の効果】以上のように、本発明中、第１、第３、
第５、第７の発明によれば、非ＮＯＴ回路や、ＯＲ回路
等について、高速性と、低消費電力性と、高ソフトエラ
ー耐性と、高集積性とをすべて実現することができる。
特に、第５、第７の発明によれば、第１、第３の発明よ
りも消費電力の低減化を図ることができる。

【０５９２】また、本発明中、第２、第４、第６、第８
の発明によれば、ＮＯＴ回路や、ＮＯＲ回路等につい
て、高速性と、低消費電力性と、高ソフトエラー耐性
と、高集積性とをすべて実現することができる。特に、
第６、第８の発明によれば、第２、第４の発明よりも消
費電力の低減化を図ることができる。

【０５９３】また、本発明中、第９の発明によれば、Ｏ
Ｒ／ＮＯＲ回路や、ＤＯＴ−ＡＮＤ回路等、各種の論理
回路について、高速性と、低消費電力性と、高ソフトエ
ラー耐性と、高集積性とをすべて実現することができ
る。特に、第５〜第８の発明を基本回路として構成され
る論理回路は、第１〜第４の発明を基本回路として構成
される論理回路よりも消費電力の低減化を図ることがで
きる。

【図面の簡単な説明】

【図１】本発明の第１実施例の論理回路（非ＮＯＴ回
路）を示す回路図である。

【図２】本発明の第２実施例の論理回路（ＮＯＴ回路）
を示す回路図である。

【図３】本発明の第３実施例の論理回路（非ＮＯＴ回
路）を示す回路図である。

【図４】本発明の第４実施例の論理回路（ＮＯＴ回路）
を示す回路図である。

【図５】本発明の第５実施例の論理回路（非ＮＯＴ回
路）を示す回路図である。

【図６】本発明の第６実施例の論理回路（ＮＯＴ回路）
を示す回路図である。

【図７】本発明の第７実施例の論理回路（非ＮＯＴ回
路）を示す回路図である。

【図８】本発明の第８実施例の論理回路（ＮＯＴ回路）
を示す回路図である。

【図９】本発明の第９実施例の論理回路（非ＮＯＴ回
路）を示す回路図である。

【図１０】本発明の第１０実施例の論理回路（ＮＯＴ回
路）を示す回路図である。

【図１１】本発明の第１１実施例の論理回路（非ＮＯＴ
回路）を示す回路図である。

【図１２】本発明の第１２実施例の論理回路（ＮＯＴ回
路）を示す回路図である。

【図１３】本発明の第１３実施例の論理回路（非ＮＯＴ
回路）を示す回路図である。

【図１４】本発明の第１４実施例の論理回路（ＮＯＴ回
路）を示す回路図である。

【図１５】本発明の第１５実施例の論理回路（非ＮＯＴ
回路）を示す回路図である。

【図１６】本発明の第１６実施例の論理回路（ＮＯＴ回
路）を示す回路図である。

【図１７】本発明の第１７実施例の論理回路（２入力Ｏ
Ｒ回路）を示す回路図である。

【図１８】本発明の第１８実施例の論理回路（２入力Ｎ
ＯＲ回路）を示す回路図である。

【図１９】本発明の第１９実施例の論理回路（２入力Ｏ
Ｒ回路）を示す回路図である。

【図２０】本発明の第２０実施例の論理回路（２入力Ｎ
ＯＲ回路）を示す回路図である。

【図２１】本発明の第２１実施例の論理回路（２入力Ｏ
Ｒ／ＮＯＲ回路）を示す回路図である。

【図２２】本発明の第２１実施例の論理回路（２入力Ｏ
Ｒ／ＮＯＲ回路）の第１構成例を示す概略的断面図であ
る。

【図２３】本発明の第２１実施例の論理回路（２入力Ｏ
Ｒ／ＮＯＲ回路）の第２構成例を示す概略的断面図であ
る。

【図２４】本発明の第２２実施例の論理回路（２入力Ａ
ＮＤ／ＮＡＮＤ回路）を示す回路図である。

【図２５】本発明の第２３実施例の論理回路（２入力Ａ
ＮＤ／ＮＡＮＤ回路）を示す回路図である。

【図２６】本発明の第２４実施例の論理回路（２入力Ｏ
Ｒ回路）を示す回路図である。

【図２７】本発明の第２５実施例の論理回路（２入力Ｎ
ＯＲ回路）を示す回路図である。

【図２８】本発明の第２６実施例の論理回路（２入力Ｏ
Ｒ回路）を示す回路図である。

【図２９】本発明の第２７実施例の論理回路（２入力Ｎ
ＯＲ回路）を示す回路図である。

【図３０】本発明の第２８実施例の論理回路（２入力Ｏ
Ｒ／ＮＯＲ回路）を示す回路図である。

【図３１】本発明の第２８実施例の論理回路（２入力Ｏ
Ｒ／ＮＯＲ回路）の構成例を示す概略的断面図である。

【図３２】本発明の第２９実施例の論理回路（４入力Ｏ
Ｒ／ＮＯＲ回路）を示す回路図である。

【図３３】本発明の第２９実施例の論理回路（４入力Ｏ
Ｒ／ＮＯＲ回路）のレイアウト例を示す平面図である。

【図３４】本発明の第３０実施例の論理回路（２入力Ａ
ＮＤ／ＮＡＮＤ回路）を示す回路図である。

【図３５】本発明の第３１実施例の論理回路（２入力Ａ
ＮＤ回路）を示す回路図である。

【図３６】本発明の第３１実施例の論理回路（２入力Ａ
ＮＤ回路）の論理図である。

【図３７】本発明の第３２実施例の論理回路（ＯＲ−Ａ
ＮＤ回路）を示す回路図である。

【図３８】本発明の第３２実施例の論理回路（ＯＲ−Ａ
ＮＤ回路）の論理図である。

【図３９】本発明の第３３実施例の論理回路（ＮＯＴ−
ＡＮＤ回路＝２入力ＮＯＲ回路）を示す回路図である。

【図４０】本発明の第３３実施例の論理回路（ＮＯＴ−
ＡＮＤ回路＝２入力ＮＯＲ回路）の論理図である。

【図４１】本発明の第３４実施例の論理回路（ＮＯＲ−
ＡＮＤ回路）を示す回路図である。

【図４２】本発明の第３４実施例の論理回路（ＮＯＲ−
ＡＮＤ回路）の論理図である。

【図４３】本発明の第３５実施例の論理回路（非ＮＯＴ
／ＮＯＴ−ＡＮＤ回路）の回路図である。

【図４４】本発明の第３５実施例の論理回路（非ＮＯＴ
／ＮＯＴ−ＡＮＤ回路）の論理図である。

【図４５】本発明の第３６実施例の論理回路（排他的論
理和回路）を示す回路図である。

【図４６】本発明の第３６実施例の論理回路（排他的論
理和回路）の論理図である。

【図４７】本発明の第３７実施例の論理回路（一致論理
和回路）を示す回路図である。

【図４８】本発明の第３７実施例の論理回路（一致論理
和回路）の論理図である。

【図４９】本発明の第３８実施例の論理回路（ラッチ回
路）を示す回路図である。

【図５０】本発明の第３８実施例の論理回路（ラッチ回
路）の論理図である。

【図５１】本発明の第３９実施例の論理回路（ラッチ回
路）を示す回路図である。

【図５２】本発明の第３９実施例の論理回路（ラッチ回
路）の論理図である。

【図５３】ＥＣＬ回路−本発明の第１７実施例の論理回
路（ＯＲ回路）間の接続例を示す回路図である。

【図５４】ＣＭＬ回路−本発明の第１７実施例の論理回
路（ＯＲ回路）間の接続例を示す回路図である。

【図５５】本発明の第２１実施例の論理回路（ＯＲ／Ｎ
ＯＲ回路）−ＥＣＬ回路間の接続例を示す回路図であ
る。

【図５６】本発明の第１８実施例の論理回路（ＮＯＲ回
路）−ＥＣＬ回路間の接続例を示す回路図である。

【図５７】ＧaＡs回路又はＣＭＯＳ回路−本発明の第１
７実施例の論理回路（ＯＲ回路）間の接続例を示す回路
図である。

【図５８】本発明の第１７実施例の論理回路（ＯＲ回
路）−ＧaＡs回路又はＣＭＯＳ回路間の接続例を示す回
路図である。

【符号の説明】

７ＶＣＣ電源線８ＶＥＥ電源線

Claims

【特許請求の範囲】

【請求項１】コレクタを交流的に接地された第１のバイ
ポーラトランジスタからなる第１のコレクタ接地回路
と、入出力レベルが一致するようにコレクタを交流的に
接地された第２のバイポーラトランジスタからなる第２
のコレクタ接地回路とを縦列接続して構成されているこ
とを特徴とする論理回路。
【請求項２】コレクタを交流的に接地されたバイポーラ
トランジスタからなるコレクタ接地回路と、入出力レベ
ルが一致するようにソースを接地された電界効果トラン
ジスタからなるソース接地回路とを縦列接続して構成さ
れていることを特徴とする論理回路。
【請求項３】ドレインを交流的に接地された電界効果ト
ランジスタからなるドレイン接地回路と、入出力レベル
が一致するようにコレクタを交流的に接地されたバイポ
ーラトランジスタからなるコレクタ接地回路とを縦列接
続して構成されていることを特徴とする論理回路。
【請求項４】ドレインを交流的に接地された第１の電界
効果トランジスタからなるドレイン接地回路と、入出力
レベルが一致するようにソースを交流的に接地された第
２の電界効果トランジスタからなるソース接地回路とを
縦列接続して構成されていることを特徴とする論理回
路。
【請求項５】コレクタを交流的に接地され、ベースを入
力端とする第１のバイポーラトランジスタと、ベースを
前記第１のバイポーラトランジスタのエミッタに接続さ
れ、入出力レベルが一致するようにコレクタを交流的に
接地された第２のバイポーラトランジスタからなるコレ
クタ接地回路とを設けて構成されていることを特徴とす
る論理回路。
【請求項６】コレクタを交流的に接地され、ベースを入
力端とするバイポーラトランジスタと、ゲートを前記バ
イポーラトランジスタのエミッタに接続され、入出力レ
ベルが一致するようにソースを交流的に接地された電界
効果トランジスタからなるソース接地回路とを設けて構
成されていることを特徴とする論理回路。
【請求項７】ドレインを交流的に接地され、ゲートを入
力端とする電界効果トランジスタと、ベースを前記電界
効果トランジスタのソースに接続され、入出力レベルが
一致するようにコレクタを交流的に接地されたバイポー
ラトランジスタからなるコレクタ接地回路とを設けて構
成されていることを特徴とする論理回路。
【請求項８】ドレインを交流的に接地され、ゲートを入
力端とする第１の電界効果トランジスタと、ゲートを前
記第１の電界効果トランジスタのソースに接続され、入
出力レベルが一致するようにソースを交流的に接地され
た第２の電界効果トランジスタからなるソース接地回路
とを設けて構成されていることを特徴とする論理回路。
【請求項９】請求項１、２、３、４、５、６、７又は８
記載の論理回路を含んで構成されていることを特徴とす
る論理回路。
【請求項１０】請求項１、２、３、４、５、６、７又は
８記載の論理回路のうち、同一の複数の論理回路もしく
は一部同一の複数の論理回路又は異なる複数の論理回路
の出力端を接続してなる結線論理積回路又は結線論理和
回路を含んで構成されていることを特徴とする論理回
路。
【請求項１１】入力回路部を構成するバイポーラトラン
ジスタ又は電界効果トランジスタがエミッタ又はソース
を共通接続してなる複数のトランジスタで構成されてい
る場合において、これら複数のバイポーラトランジスタ
又は電界効果トランジスタのコレクタ又はドレインは共
通の半導体層で構成されていることを特徴とする請求項
１、２、３、４、５、６、７、８、９又は１０記載の論
理回路。
【請求項１２】入力回路部を構成するバイポーラトラン
ジスタが複数のベースを設けてなるバイポーラトランジ
スタで構成されていることを特徴とする請求項１、２、
５、６、９又は１０記載の論理回路。
【請求項１３】出力回路部に複数のコレクタ接地回路、
複数のソース接地回路又はコレクタ接地回路及びソース
接地回路を設けている場合において、前記複数のコレク
タ接地回路を構成するバイポーラトランジスタのコレク
タ、前記複数のソース接地回路を構成する電界効果トラ
ンジスタのソース又は前記コレクタ接地回路及びソース
接地回路を構成するバイポーラトランジスタ及び電界効
果トランジスタのコレクタ及びソースは、共通の半導体
層で構成されていることを特徴とする請求項１、２、
３、４、５、６、７、８、９又は１０記載の論理回路。
【請求項１４】入力回路部を構成するバイポーラトラン
ジスタのコレクタに対する電源電圧の印加を出力回路部
を構成するトランジスタの負荷抵抗を介して行うように
構成されていることを特徴とする請求項１、２、５、
６、９又は１０記載の論理回路。
【請求項１５】ゲートを第１の抵抗を介して入力端子に
接続されると共に第２の抵抗を介して第１の電源に接続
され、ドレインを第２の抵抗を介して第２の電源に接続
されると共に請求項１、２、３、４、５、６、７、８又
は９記載の論理回路の入力端に接続され、ソースを前記
第１の電源に接続された電界効果トランジスタを備えて
構成されていることを特徴とするインタフェース回路。