TWI600944B - 邏輯電路和具有該邏輯電路的顯示裝置 - Google Patents

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Description

邏輯電路和具有該邏輯電路的顯示裝置
本發明有關邏輯電路。本發明亦有關具有該邏輯電路的半導體裝置；尤其，有關顯示裝置。
近年來，研究及發展已大規模地執行於薄膜電晶體及使用薄膜電晶體的半導體裝置之上。
矽係最為廣泛地被使用做為薄膜電晶體的半導體材料。做為半導體裝置，例如，係給定顯示裝置(液晶顯示裝置，EL顯示裝置，及其類似物)。
在施加至顯示裝置的薄膜電晶體中，係依據用法而使用非晶矽及結晶矽。例如，非晶矽係使用於大的顯示裝置。然而，在其中欲獲得更高的場效應遷移率於該處的情況中，例如，在其中液晶顯示裝置係透過雙圖框速率驅動法而操作於該處的情況中，非晶矽並不足以符合此需求。
因此，當使用結晶矽之一種的低溫多晶矽於液晶顯示裝置時，可將驅動器電路形成於玻璃基板之上，且可獲得更窄框架及高清晰度的顯示裝置。選擇性地，當使用結晶矽之一種的高溫多晶矽時，如與使用低溫多晶矽的情況相較時，可獲得更高的清晰度，以致高溫多晶矽係施加至投影器或其類似物中之像素。
惟，雷射結晶處理係通常包含於低溫多晶矽的製造之中，且因此，低溫多晶矽無法使用於大的基板。因為昂貴的石英基板係使用於高溫多晶矽的製造，所以製造具有充分高的場效應遷移率之薄膜電晶體於具有大面積之非昂貴的玻璃基板上之技術尚未被確立。
因而，做為製造具有充分高的場效應遷移率之薄膜電晶體於非昂貴的玻璃基板上之一技術，已發展出使用微晶矽所形成的薄膜電晶體。進一步地，近年來，已發展出使用氧化物半導體所形成的薄膜電晶體(例如，專利文獻1及專利文獻2)。氧化物半導體的使用允許薄膜電晶體獲得足夠的遷移率，以致可將具有高的場效應遷移率之薄膜電晶體形成於具有大面積之非昂貴的玻璃基板上。
使用上述半導體材料所形成之一些薄膜電晶體將為單極性電晶體。選擇性地，即使當可形成具有p型導電性之薄膜電晶體及具有n型導電性之薄膜電晶體二者時，因為p通道薄膜電晶體及n通道薄膜電晶體係分離地形成，所以製造步驟的數目會顯著地增加。因此，將被形成於相同基板上的薄膜電晶體較佳地具有一種導電性。尤其，具有相對高的載子遷移率之n通道薄膜電晶體係較佳的。
[參考文件]
[參考文獻1]日本公開專利申請案第2007-123861號
[參考文獻2]日本公開專利申請案第2007-096055號
然而，例如存在有在許多情況中使用上述氧化物半導體所形成的單極性薄膜電晶體係空乏型(常態導通)電晶體，且難以提供可適當操作於驅動器電路中之邏輯電路的問題。
依據本發明之一實施例，目的在於提供具有更簡單結構的電路，即使當使用單極性空乏型電晶體時，亦可無問題地操作。
依據本發明之一實施例，目的在於提供設置有電路(例如，驅動器電路)於具有大的面積之非昂貴玻璃基板上的顯示裝置，且該電路可無問題地操作。
進一步地，依據本發明之一實施例，目的在於降低功率消耗。
本發明之一實施例係邏輯電路，包含源極隨耦器電路及邏輯電路，邏輯電路的輸入部係連接至源極隨耦器電路的輸出部，且邏輯電路的所有電晶體係單極性電晶體。連接至源極隨耦器電路之用以供應低電位的佈線之電位係比連接至邏輯電路之用以供應低電位的佈線之電位更低。
本發明之一實施例係邏輯電路，包含複數個源極隨耦器電路及反相器電路，反相器電路的輸入部係連接至源極隨耦器電路的輸出部，且反相器電路的所有電晶體係單極性電晶體。連接至源極隨耦器電路之用以供應低電位的佈線之電位係比連接至反相器電路之用以供應低電位的佈線之電位更低。
本發明之一實施例係邏輯電路，包含複數個源極隨耦器電路及NOR(反或)電路，NOR電路的輸入部係連接至複數個源極隨耦器電路之各者的輸出部，且NOR電路的所有電晶體係單極性電晶體。連接至複數個源極隨耦器電路之用以供應低電位的佈線之電位係比連接至NOR電路之用以供應低電位的佈線之電位更低。
本發明之一實施例係邏輯電路，包含複數個源極隨耦器電路及NAND(反及)電路，NAND電路的輸入部係連接至複數個源極隨耦器電路之各者的輸出部，且NAND電路的所有電晶體係單極性電晶體。連接至複數個源極隨耦器電路之用以供應低電位的佈線之電位係比連接至NAND電路之用以供應低電位的佈線之電位更低。
本發明之一實施例係邏輯電路，包含輸入端子、輸出端子、第一電晶體、第二電晶體、第三電晶體、及第四電晶體。第一電晶體之源極及汲極的其中一者係連接至高電位佈線，且第一電晶體之閘極係連接至輸入端子。第二電晶體之源極及汲極的其中一者係連接至第一電晶體之源極及汲極的其中另一者，且第二電晶體之源極及汲極的其中另一者係連接至第一低電位佈線，以及恆定電位係供應至第二電晶體之閘極。第三電晶體之源極及汲極的其中一者係連接至高電位佈線，且恆定電位係供應至第三電晶體的閘極。第四電晶體之源極及汲極的其中一者係連接至第三電晶體之源極及汲極的其中另一者，第四電晶體之源極及汲極的其中另一者係連接至第二低電位佈線，以及第四電晶體之閘極係連接於第一電晶體與第二電晶體之間。輸出端子係連接於第三電晶體與第四電晶體之間。第一低電位佈線之電位係比第二低電位佈線之電位更低。注意的是，取代此反相器電位，可使用NOR電路或NAND電路。
在具有上述結構之本發明的一實施例中，所有的單極性電晶體係較佳地使用氧化物半導體而形成，但並未受限於氧化物半導體；例如，可使用非晶矽及結晶矽。
具有上述結構之本發明一實施例的邏輯電路可施加至顯示裝置的驅動器電路部。
具有上述結構之本發明一實施例的顯示裝置之一較佳實施例係液晶顯示裝置或電子紙。
注意的是，電晶體係具有閘極端子、汲極端子、及源極端子之至少三個端子的元件，且具有通道形成區於汲極區與源極區之間。在該電晶體之中，相對於源極端子之電位的閘極端子之電位係設定為給定的電位，以致使電流可透過通道形成區而流動於汲極區與源極區之間。在此說明書之中，連接至用以供應高電位Vdd之佈線的端子係稱為汲極，以及連接至用以供應低電位Vss1或低電位Vss2之佈線的端子係稱為源極。
注意的是，高電位Vdd係具有高於參考電位之電位的信號，以及低電位Vss1及低電位Vss2係具有小於或等於參考電位之電位的信號。注意的是，在電路之操作的說明中，高電位Vdd係電路中的最高電位，且低電位Vss1或低電位Vss2係電路中的最低電位。注意的是，在包含電路的半導體裝置中，高電位Vdd無需一定為最高的電位，且低電位Vss1或低電位Vss2無需一定為最低的電位。
注意的是，半導體裝置係稱為包含至少一電晶體的裝 置。
注意的是，除非另外特定地說明，否則薄膜電晶體的結構並未受限於特殊的結構。例如，可使用底部閘極薄膜電晶體或頂部閘極薄膜電晶體。選擇性地，可使用共平面之薄膜電晶體或交錯的薄膜電晶體。
選擇性地，可使用具有二或更多個閘極電極的多重閘極結構。在此，例如可將閘極電極設置於半導體層的上面及下面，以便插入半導體層，或可將閘極電極設置於相同的層之上，而無需插入半導體層。
注意的是，當明確直言地敘述“A及B係連接”時，則(1)其中A及B係電性連接的情況，(2)其中A及B係功能性連接的情況，及(3)其中A及B係直接連接的情況係包含於其中。此處，A及B各對應至裝置、元件、電路、佈線、電極、端子、導電膜、或層。因此，在本發明之一實施例中，連接關係並未受限於圖式中所描繪或在此所敘述者，且可使用另一連接關係。從而，在本發明之一實施例中，連接關係並未受限於圖式中所描繪者，且可在範疇之內適當地予以改變而不會背離於精神。
注意的是，閘極長度L係在其中電晶體的閘極及半導體層彼此相互重疊的區域中之源極與汲極間的長度。
注意的是，掃描線係連接至閘極的佈線(閘極線)，以及信號線係連接至源極的佈線(源極佈線)。掃描線可使用與閘極電極相同的層而形成，以及信號線可使用與源極電極及汲極電極相同的層而形成。
依據本發明之一實施例，可使用簡單的結構而形成能無問題地操作之電路，即使當僅使用單極性空乏型薄膜電晶體時，亦然。進一步地，設置於電路中之薄膜電晶體的特徵(例如，臨限電壓)無需一定要彼此相互不同。
此外，依據本發明之一實施例，可提供其中能無問題地操作之電路(例如，驅動器電路)係設置在具有大的面積之非昂貴玻璃基板上的顯示裝置。
進一步地，依據本發明之一實施例，亦可降低功率消耗。
在下文中，將參照圖式來敘述本發明之實施例和實例。然而，本發明並未受限於以下的說明。熟習於本項技藝之該等人士應瞭解的是，除非背離本發明之範疇及精神，否則模式及細節可以以各式各樣的方式來予以改變。因此，除非該等改變及修正背離於本發明之範疇，否則應將它們解讀為包含於其中。在參照圖式來描述本發明的結構中，表示相同組件之參考符號係使用於不同的圖式之中。
注意的是，在若干情況中，針對簡明的緣故，在圖式中所描繪之尺寸、層的厚度、及各個結構的區域，以及在實施例中之類似者會被過度誇大。因此，本發明的實施例並未受限於該等比例。
注意的是，在此說明書中之具有諸如“第一”、“第二”、及“第三”的序號之用語係使用以便識別組件，且該等用語並未在數字表示上限制該等組件。
(實施例1)
在此實施例中，將敘述本發明一實施例的電路。
在第1A圖之中，係描繪本發明一實施例之反相器電路100(亦稱為NOT(反)電路)。如第1A圖中所描繪地，反相器電路100包含連接至輸入端子(電位Vin)的源極隨耦器電路102和連接至輸出端子(電位Vout)的反相器電路104。源極隨耦器電路102及反相器電路104係彼此互相連接。
在第1B圖之中，係描繪第1A圖中所描繪之反相器電路100的特定電路組態之實例。
在第1B圖中，源極隨耦器電路102具有電晶體106及電晶體108。電晶體106的閘極係連接至輸入端子(電位Vin)，高電位Vdd係供應至電晶體106的汲極，以及電晶體106的源極係連接至電晶體108的汲極。偏壓電位Vbias2係供應至電晶體108的閘極，電晶體108的汲極係連接至電晶體106的源極，以及低電位Vss2係供應至電晶體108的源極。注意的是，來自電晶體106的源極及電晶體108的汲極所輸出之信號係透過結點114而輸入至反相器電路104。
注意的是，結點114的電位係在以下說明中稱為Vbuf。也就是說，在下文說明中，Vbuf表示源極隨耦器電路102之輸出信號的電位。
同樣地，在第1B圖中，反相器電路104具有電晶體110及電晶體112。偏壓電位Vbias1係供應至電晶體110的閘極，高電位Vdd係供應至電晶體110的汲極，以及電晶體110的源極係連接至電晶體112的汲極。來自源極隨耦器電路102所輸出之信號係透過結點114而輸入至電晶體112的閘極，以及電晶體112的汲極係連接至電晶體110的源極，且低電位Vss1係供應至電晶體112的源極。
在此，所有的電晶體106、電晶體108、電晶體110、及電晶體112係n通道空乏型電晶體。然而，本發明之一實施例並未受限於此，且所有該等電晶體可為p通道空乏型電晶體。
注意的是，在其中所有該等電晶體係p通道空乏型電晶體的情況中，可將其中所有該等電晶體係n通道空乏型電晶體的情況中之電路組態中的供應高電位之側與供應低電位之側彼此互相置換。
注意的是，在此實施例中，除非另外特定地說明，否則所有電晶體係描述成為空乏型電晶體；然而，本發明之一實施例並未受限於此，且可使用增強型電晶體。
第1A及1B圖中所描繪的反相器電路100係與習知的反相器電路不同，其中輸入信號係透過源極隨耦器電路102而輸入。一特徵係源極隨耦器電路102的低電位Vss2與反相器電路104的低電位Vss1不同，且低電位Vss2比低電位Vss1更小。
注意的是，在其中所有電晶體係p通道空乏型電晶體的情況中，在高電位側之源極隨耦器電路102的電位可與高電位側之反相器電路104的電位不同，且在低電位側之該等電位可為共同電位。
此處，將敘述第1B圖中所描繪之反相器電路100的詳細操作。注意的是，在此，針對簡明敘述之緣故，將說明其中電晶體106、電晶體108、電晶體110、及電晶體112之臨限電壓Vth係彼此相等的情況。然而，本發明之一實施例並未受限於此，且電晶體106、電晶體108、電晶體110、及電晶體112的臨限電壓Vth可彼此互相不同。
首先，將敘述其中Vin係充分地低且Vgs=Vin-Vss2<Vth係滿足於電晶體106之中的情況(在第2圖中稱為第一範圍的範圍中)。注意的是，在電晶體108中，Vbias2係設定以便滿足Vgs=Vbias2-Vss2>Vth。此時，電晶體106關閉以及電晶體108開啓，以致滿足Vbuf=Vss2。然後，電晶體112的閘極電位為Vss2，使得Vgs=Vss2-Vss1滿足於電晶體112之中。在此，因為需將電晶體112關閉，所以設定Vss2-Vss1<Vth。
其次，在其中滿足Vin-Vss2>Vth的情況中(在第2圖中稱為第二範圍的範圍中)，電晶體106開啓且滿足Vbuf>Vss2。
接著，在其中滿足Vbuf>Vbias2-Vth的情況中(在第2圖中稱為第三範圍的範圍中)，電晶體108操作於飽和區之中且Vin-Vbuf係設定成為恆定。此係描繪於第2圖之中，其中顯示Vin的直線係與顯示Vbuf的直線平行。
最後地，將敘述其中Vin係充分地高且滿足Vbuf>Vss1+Vth的情況(在第2圖中稱為第四範圍的範圍中)。此時，Vgs(=Vbuf-Vss1)>Vth係滿足於電晶體112之中，且因此，電晶體112開啓。
在此，至少在其中設置於反相器電路104中之電晶體112開啓的區域中，Vin-Vbuf係設定成為恆定。因此，例如從第2圖呈明顯的是，滿足Vbias2-Vth<Vss1+Vth。為了要使源極隨耦器電路102的電晶體108開啓，可滿足Vbias2-Vss2>Vth。因此，必須滿足Vss2+Vth<Vbias2<Vss1+2Vth。
此時，當源極隨耦器電路102的電晶體108開啓時，滿足Vin-Vbuf=Vth+k(Vbias2-Vss2-Vth)。在此，k係由電晶體之尺寸或其類似者所決定之係數。為簡明之緣故，當k係1時，滿足Vin-Vbuf=Vbias2-Vss2。因此，Vin-Vbuf可藉由控制Vbias2及Vss2的其中一者或二者而予以控制。Vbias2係難以調整，因為應滿足Vss2+Vth<Vbias2<Vss1+2Vth；因此，可調整Vss2。
將敘述臨限電壓之改變的補償方法。例如，當臨限電壓偏移至負電位側時，可使Vin-Vbuf增加該偏移的量；因此，可控制Vbias2及Vss2的其中一者或二者，以便滿足-ΔVth=Δ(Vbias2-Vss2)=ΔVbias2-ΔVss2。
如上述地，可操作反相器電路100。也就是說，當高電位信號係自輸入端子輸入時(電位Vin)，可獲得其中低電位信號係自輸出端子輸出(電位Vout)之電路。
注意的是，其係本發明一實施例的反相器電路並未受限於第1A及1B圖中所描繪之結構，且可適當地使用另一電路組態。
注意的是，其係本發明一實施例的電路並未受限於反相器電路(NOT電路)，且例如，可使用NAND(反及)電路或NOR(反或)電路。
其係本發明一實施例之具有二輸入端子的NAND電路係描繪於第3圖之中。在第3圖中所描繪的NAND電路具有連接至第一輸入端子(電位Vin1)的第一源極隨耦器電路102A，連接至第二輸入端子(電位Vin2)的第二源極隨耦器電路102B，以及連接至輸出端子的NAND電路120。第一源極隨耦器電路102A及第二源極隨耦器電路102B係連接至NAND電路120，以致使信號自第一源極隨耦器電路102A及第二源極隨耦器電路102B輸出至NAND電路120。注意的是，第一源極隨耦器電路102A及第二源極隨耦器電路102B可各自地具有與第1A及1B圖中所描繪的源極隨耦器電路102之結構相似的結構。
在第3圖之中，係描繪NAND電路120之特定電路組態的實例。NAND電路120具有電晶體122，電晶體124，及電晶體126。偏壓電位Vbias1係供應至電晶體122的閘極，高電位Vdd係供應至電晶體122的汲極，以及電晶體122的源極係連接至電晶體124的汲極。來自第一源極隨耦器電路102A所輸出的信號係輸入至電晶體124的閘極，電晶體124的汲極係連接至電晶體122的源極，以及電晶體124的源極係連接至電晶體126的汲極。來自第二源極隨耦器電路102B所輸出的信號係輸入至電晶體126的閘極，電晶體126的汲極係連接至電晶體124的源極，以及低電位Vss1係供應至電晶體126的源極。也就是說，電晶體122、電晶體124、及電晶體126係串聯連接。
注意的是，電晶體122的源極及電晶體124的汲極係連接至輸出端子(電位Vout)。
第3圖中所描繪的NAND電路可如第1表中所示地操作。也就是說，可獲得其中低電位信號(L)係僅當高電位信號(H)係自第一輸入端子(電位Vin1)及第二輸入端子(電位Vin2)二者輸入時，才自輸出端子(電位Vout)輸出的電路。
其係本發明一實施例之具有二輸入端子的NOR電路係描繪於第4圖之中。在第4圖中所描繪的NOR電路具有連接至第一輸入端子(電位Vin1)的第一源極隨耦器電路102A，連接至第二輸入端子(電位Vin2)的第二源極隨耦器電路102B，以及連接至輸出端子的NOR電路130。第一源極隨耦器電路102A及第二源極隨耦器電路102B係連接至NOR電路130，以致使信號自第一源極隨耦器電路102A及第二源極隨耦器電路102B輸出至NOR電路130。注意的是，以與第3圖中之方式相似的方式，第一源極隨耦器電路102A及第二源極隨耦器電路102B可各自地具有與第1A及1B圖中所描繪的源極隨耦器電路102之結構相似的結構。
在第4圖之中，係描繪NOR電路130之特定電路組態的實例。NOR電路130具有電晶體132，電晶體134，及電晶體136。偏壓電位Vbias1係供應至電晶體132的閘極，高電位Vdd係供應至電晶體132的汲極，以及電晶體132的源極係連接至電晶體134的汲極及電晶體136的汲極。來自第一源極隨耦器電路102A所輸出的信號係輸入至電晶體134的閘極，電晶體134的汲極係連接至電晶體132的源極，以及低電位Vss1係供應至電晶體134的源極。來自第二源極隨耦器電路102B所輸出的信號係輸入至電晶體136的閘極，電晶體136的汲極係連接至電晶體132的源極，以及低電位Vss1係供應至電晶體136的源極。也就是說，電晶體134與電晶體136係並聯連接，以及該等電晶體與電晶體132係串聯連接。
注意的是，電晶體132的源極，電晶體134的汲極，及電晶體136的汲極係連接至輸出端子(電位Vout)。
第4圖中所描繪的NOR電路可如第2表中所示地操作。也就是說，可獲得其中高電位信號(H)係僅當低電位信號(L)係自第一輸入端子(電位Vin1)及第二輸入端子(電位Vin2)二者輸入時，才自輸出端子(電位Vout)輸出的電路。
其係本發明一實施例之具有三個輸入端子的NAND電路係描繪於第5圖之中。在第5圖中所描繪的NAND電路具有連接至第一輸入端子(電位Vin1)的第一源極隨耦器電路102A，連接至第二輸入端子(電位Vin2)的第二源極隨耦器電路102B，連接至第三輸入端子(電位Vin3)的第三源極隨耦器電路102C，以及連接至輸出端子的NAND電路140。第一源極隨耦器電路102A、第二源極隨耦器電路102B、及第三源極隨耦器電路102C係連接至NAND電路140，以致使信號自第一源極隨耦器電路102A、第二源極隨耦器電路102B、第三源極隨耦器電路102C輸出至NAND電路140。注意的是，第一源極隨耦器電路102A、第二源極隨耦器電路102B、及第三源極隨耦器電路102C可各自地具有與第1A及1B圖中所描繪的源極隨耦器電路102之結構相似的結構。
在第5圖之中，係描繪NAND電路140之特定電路組態的實例。NAND電路140具有電晶體142，電晶體144，電晶體146，及電晶體148。偏壓電位Vbias1係供應至電晶體142的閘極，高電位Vdd係供應至電晶體142的汲極，以及電晶體142的源極係連接至電晶體144的汲極。來自第一源極隨耦器電路102A所輸出的信號係輸入至電晶體144的閘極，電晶體144的汲極係連接至電晶體142的源極，以及電晶體144的源極係連接至電晶體146的汲極。來自第二源極隨耦器電路102B所輸出的信號係輸入至電晶體146的閘極，電晶體146的汲極係連接至電晶體144的源極，以及電晶體146的源極係連接至電晶體148的汲極。來自第三源極隨耦器電路102C所輸出的信號係輸入至電晶體148的閘極，電晶體148的汲極係連接至電晶體146的源極，以及低電位Vss1係供應至電晶體148的源極。也就是說，電晶體142、電晶體144、電晶體146、及電晶體148係串聯連接。
注意的是，電晶體142的源極及電晶體144的汲極係連接至輸出端子(電位Vout)。
第5圖中所描繪的NAND電路可如第3表中所示地操作。也就是說，可獲得其中低電位信號(L)係僅當高電位信號(H)係自所有的第一輸入端子(電位Vin1)、第二輸入端子(電位Vin2)、及第三輸入端子(電位Vin3)輸入時，才自輸出端子(電位Vout)輸出的電路。
其係本發明一實施例之具有三個輸入端子的NOR電路係描繪於第6圖之中。在第6圖中所描繪的NOR電路具有連接至第一輸入端子(電位Vin1)的第一源極隨耦器電路102A，連接至第二輸入端子(電位Vin2)的第二源極隨耦器電路102B，連接至第三輸入端子(電位Vin3)的第三源極隨耦器電路102C，以及連接至輸出端子的NOR電路150。第一源極隨耦器電路102A、第二源極隨耦器電路102B、及第三源極隨耦器電路102C係連接至NOR電路150，以致使信號自第一源極隨耦器電路102A、第二源極隨耦器電路102B、及第三源極隨耦器電路102C輸出至NOR電路150。注意的是，第一源極隨耦器電路102A、第二源極隨耦器電路102B、及第三源極隨耦器電路102C可各自地具有與第1A及1B圖中所描繪的源極隨耦器電路102之結構相似的結構。
在第6圖之中，係描繪NOR電路150之特定電路組態的實例。NOR電路150具有電晶體152，電晶體154，電晶體156，及電晶體158。偏壓電位Vbias1係供應至電晶體152的閘極，高電位Vdd係供應至電晶體152的汲極，以及電晶體152的源極係連接至電晶體154的汲極、電晶體156的汲極、及電晶體158的汲極。來自第一源極隨耦器電路102A所輸出的信號係輸入至電晶體154的閘極，電晶體154的汲極係連接至電晶體152的源極，以及低電位Vss1係供應至電晶體154的源極。來自第二源極隨耦器電路102B所輸出的信號係輸入至電晶體156的閘極，電晶體156的汲極係連接至電晶體152的源極，以及低電位Vss1係供應至電晶體156的源極。來自第三源極隨耦器電路102C所輸出的信號係輸入至電晶體158的閘極，電晶體158的汲極係連接至電晶體152的源極，以及低電位Vss1係供應至電晶體158的源極。也就是說，電晶體154、電晶體156、及電晶體158係並聯連接，以及該等電晶體與電晶體152係串聯連接。
注意的是，電晶體152的源極，電晶體154的汲極，電晶體156的汲極，及電晶體158的汲極係連接至輸出端子(電位Vout)。
第6圖中所描繪的NOR電路可如第4表中所示地操作。也就是說，可獲得其中高電位信號(H)係僅當低電位信號(L)係自所有的第一輸入端子(電位Vin1)、第二輸入端子(電位Vin2)、及第三輸入端子(電位Vin3)輸入時，才自輸出端子(電位Vout)輸出的電路。
如參照第3圖、第4圖、第5圖、及第6圖所描述地，本發明之一實施例的電路並未受限於反相器電路，且可為NAND電路或NOR電路。進一步地，電路組態並未受限於該等圖式中所描繪的結構，且可施加至以相似方式所操作之各式各樣的電路。
注意的是，在本發明之一實施例的上述結構，電晶體並未受限於特殊的結構。例如，具有薄膜電晶體，場效應電晶體，及其類似物；然而，本發明並未受限於該等者。
依據此實施例，即使當只使用單極空乏型電晶體，亦可使用簡單的結構而形成能無問題地操作之電路。進一步地，設置在該電路中之薄膜電晶體的特徵(例如，臨限電壓)無需一定要彼此相異。此電路可施加至例如，設置在顯示裝置中的驅動器電路。進一步地，依據本發明之一實施例，亦可降低功率消耗。
在此實施例中所描述之本發明一實施例的電路特別有效於其中閘極長度L係短的情況中。此係因為當閘極長度L短時，電晶體易於變成空乏型電晶體。例如，當滿足L<10微米(μm)時，包含氧化物半導體的電晶體易於變成空乏型電晶體。當閘極長度L縮減時，可增加流動於源極與汲極之間的電流。因此，可增加源極與汲極之間所流動的電流，且可獲得具有上述功效的電路。
此實施例可與任何其他實施例中所描述之結構適當結合而實施。
(實施例2)
在此實施例中，將敘述其中半導體層係使用氧化物半導體而形成的薄膜電晶體，做為可施加至實施例1中所述之電路的電晶體之一特定較佳的實施例。此外，將敘述具有以該電晶體所提供的電路之顯示裝置的實例。
第7圖係反相器電路100的頂視圖。亦即，第7圖係具有電晶體106及電晶體108之源極隨耦器電路102以及具有電晶體110及電晶體112之反相器電路104的頂視圖。
第8A，8B，8C1，及8C2圖描繪第7圖中所描繪之反相器電路100的製造處理之實例。注意的是，第8C1及8C2圖係沿著線A1-A2及B1-B2所取得之第7圖中所描繪的反相器電路100的橫剖面視圖。
首先，形成基底膜202於基板200之上。其次，形成第一電極層204於該基底膜202之上。
做為基板200，例如可使用玻璃基板。做為玻璃基板的材料，例如係使用諸如鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、或鋇硼矽酸鹽玻璃。
基底膜202具有防止來自基板200的雜質元素之擴散的功能，且可形成為具有包含氮化矽膜、氧化矽膜、氧化氮化矽膜、及氮氧化矽膜的其中一者或更多者之單一層或堆疊的結構。較佳地，基底膜202包含氮。
第一電極層204至少形成閘極電極及電容器電極。在用以形成第一電極層204的材料上並無特殊的限制，且可使用具有導電性的材料。例如，可給定鋁、鉻、鉭、鈦、鉬、或鎢；包含任一該等元素做為主要成分的合金；以及包含二或更多個該等元素做為主要成分的合金。例如，以濺鍍法或其類似方法所形成的導電膜係透過光微影術方法而處理，以致可形成第一電極層204。選擇性地，可使用噴墨法。第一電極層204可具有單層結構或包含複數個層的堆疊結構。
接著，形成第一絕緣層206，以便覆蓋第一電極層204。
第一絕緣層206至少作用為薄膜電晶體的閘極絕緣層以及電容器的電介質層。在使用以形成第一絕緣層206的材料上並無特殊的限制，且可使用絕緣材料。例如，第一絕緣層206可使用包含氧化矽層、氮化矽層、氮氧化矽層、及氧化氮化矽層之任一者的單層結構或堆疊結構。例如，第一絕緣層206可透過電漿增強型CVD法、濺鍍法、或其類似方法而形成。例如，將矽甲烷、氧、及氮引入至室內，且氮氧化矽層可透過電漿增強型CVD法而形成。
接著，例如第一絕緣層206的一部分係透過光微影術方法而選擇性地蝕刻，且形成開口208以便暴露出第一電極層204。
注意的是，開口208無需一定要在此階段來予以設置，且第一電極層204及第二電極層214可使用將於稍後形成的第三導電層而互相連接。
其次，在第一絕緣層206之上，係形成氧化物半導體層210(請參閱第8B圖)。氧化物半導體層210可以以此方式而形成，亦即，形成氧化物半導體膜，且透過光微影術方法而將其處理成為島狀。氧化物半導體膜的厚度可為5奈米至200奈米。當使用氧化物半導體所形成的半導體膜具有非晶結構時，氧化物半導體膜的厚度係較佳地小於或等於50奈米。使氧化物半導體膜的厚度小於或等於50奈米，則即使當用於脫水或脫氫之熱處理(將描述於下文)係執行於氧化物半導體膜的形成之後時，亦可保持氧化物半導體膜的非晶狀態。
注意的是，做為氧化物半導體膜，可使用藉由InMO3(ZnO)m(m>0，其中m並非整數)所表示的薄膜。在此，M表示選擇自Ga、Fe、Ni、Mn、或Co的其中之一或更多個金屬元素。例如，M可為Ga、Ga及Ni、Ga及Fe、或其類似物。除了包含成為M的金屬元素之外，氧化物半導體膜可包含過渡金屬元素或該過渡金屬元素的氧化物做為雜質元素。在此說明書中，於具有藉由InMO3(ZnO)m(m>0，其中m並非整數)所表示之組成公式的氧化物半導體膜之中，包含Ga做為M的氧化物半導體係稱為以In-Ga-Zn-O為主的氧化物半導體，且以In-Ga-Zn-O為主的氧化物半導體之薄膜稱為以In-Ga-Zn-O為主的非單晶膜。
做為氧化物半導體膜，除了以In-Ga-Zn-O為主的氧化物半導體膜之外，可施加任一以下的氧化物半導體膜：以In-Sn-O為主的氧化物半導體膜；以In-Sn-Zn-O為主的氧化物半導體膜；以In-Al-Zn-O為主的氧化物半導體膜；以Sn-Ga-Zn-O為主的氧化物半導體膜；以Al-Ga-Zn-O為主的氧化物半導體膜；以Sn-Al-Zn-O為主的氧化物半導體膜；以In-Zn-O為主的氧化物半導體膜；以Sn-Zn-O為主的氧化物半導體膜；以Al-Zn-O為主的氧化物半導體膜；以In-O為主的氧化物半導體膜；以Sn-O為主的氧化物半導體膜；以及以Zn-O為主的氧化物半導體膜。此外，氧化物半導體膜可使用貴重氣體(例如，氬)及氧氣的其中一者或二者，而透過濺鍍法來予以形成。
在此，濺鍍法係較佳地在以下條件之下執行，亦即，使用包含In，Ga，及Zn的氧化物半導體靶極(In2O3：Ga2O3：ZnO=1：1：1[克分子百分比]，In：Ga：Zn=1：1：0.5[原子百分比])，基板與靶極之間的距離係設定於100毫米，壓力係設定於0.6帕(Pa)，直流(DC)電源供應係設定於0.5千瓦(kW)，以及氛圍係氧氛圍(100%的氧流動率)。選擇性地，濺鍍法可在以下條件之下執行，亦即，基板與靶極之間的距離係設定於170毫米，壓力係設定於0.4帕，直流(DC)電源供應係設定於0.5kW，以及氛圍係氧氛圍(100%的氧流動率)。注意的是，在此，當使用脈波DC電源供應時，可抑制灰塵的產生，使得亦改善膜厚度的均勻性，此係特別地好。
做為濺鍍方法，具有以下的方法：其中將高頻電源供應使用於濺鍍電源供應的射頻(RF)濺鍍法，以及其中將直流電源供應使用於濺鍍電源供應的DC濺鍍法。進一步地，具有其中施加脈波偏壓之脈波DC濺鍍法。RF濺鍍法係較佳地使用以形成絕緣膜，而DC濺鍍法及脈波DC濺鍍法係較佳地使用以形成金屬導電膜。
此外，亦具有多源濺鍍設備，其中可設定複數個不同材料的靶極。透過該多源濺鍍設備，可將不同材料的膜形成為堆疊於同一室之中，或可藉由放電而同時形成複數種材料的膜於同一室之中。在此實施例中的氧化物半導體膜可使用多源濺鍍設備來加以形成。
此外，具有使用設置有磁鐵組合於室中之設備而執行的磁控管濺鍍法，以及使用電漿之電子流諧振(ECR)濺鍍法，其中電漿係使用微波而非使用輝光放電來產生。在此實施例中的氧化物半導體膜可使用任一該等濺鍍設備而形成。
此外，亦具有反應性濺鍍法，其中靶極物質及濺鍍氣體成分係在膜形成中彼此互相化學反應而形成其之化合物的薄膜；以及偏壓濺鍍法，其中在膜形成之中亦將電壓施加至基板側。在此實施例中的氧化物半導體膜可使用任一該等濺鍍法而形成。
注意的是，在藉由濺鍍法而形成氧化物半導體膜之前，較佳地，在第一絕緣層206的表面上之灰塵係藉由其中引進氬氣體且產生電漿之逆濺鍍法而予以去除。在此，該逆濺鍍法係其中，在藉由使用RF電源供應且產生電漿以及基板表面係暴露至電漿的氬氛圍中，電壓係施加至基板側而非至靶極側，以致使基板表面被修正的方法。然而，該表面無需一定要被修正。注意的是，可使用氮氛圍、氦氛圍、氧氛圍、或其類似氛圍來取代氬氛圍。
注意的是，用以形成島狀氧化物半導體層210的阻體罩幕可透過噴墨法而形成。
接著，可執行氧化物半導體層210的脫水或脫氫。脫水或脫氫可藉由熱處理而執行。在此，熱處理係執行於高於或等於400℃且低於或等於750℃，較佳地，高於或等於425℃且低於基板的應變點。注意的是，當溫度係高於或等於425℃時，可執行熱處理小於或等於1小時，以及當溫度係低於425℃時，則可執行熱處理比1小時更長。此時，在將基板置放於熱處理設備之一種的電爐之中，且在氮氛圍中執行熱處理於氧化物半導體層上之後，水或氫係藉由防止氧化物半導體層暴露至空氣而免於混合至氧化物半導體層之內；因而，獲得氧化物半導體層210。在此，電爐係使用直至當溫度係自熱溫度T降低時之時間為止，在該時間，氧化半導體層的脫水或脫氫可執行至足以防止水之進入的溫度。特定地，緩慢冷卻係較佳地執行於氮氛圍之中，直至當熱溫度T係小於100℃時的時間為止。注意的是，用於脫水或脫氫的熱處理係較佳地執行於氮氛圍之中；然而，本發明之一實施例並未受限於此，脫水或脫氫可執行於氦氛圍、氖氛圍、或氬氛圍之中。此時，尤其較佳的是，脫水或脫氫係執行於其中H2O小於或等於20ppm的氮氛圍之中，或於其中H2O小於或等於20ppm的超乾燥空氣之中。在此，該超乾燥空氣係其中露點低於或等於-40℃，較佳地，低於或等於-60℃的空氣。注意的是，氧化物半導體層的結晶化程度係在某些加熱條件之下大於或等於90%，或大於或等於80%。
可使用於此處之熱處理設備並未受限於電爐，且可設置有藉由來自諸如電阻加熱器或其類似物之加熱器的熱傳導或熱輻射，而加熱將被處理之物件的裝置。例如，可使用諸如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備之快速熱退火(RTA)設備。LRTA設備係可藉由來自諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓水銀燈之燈所發射出的光(電磁波)輻射，而加熱將被處理之物件的設備。GRTA設備係其中使用高溫氣體而執行熱處理的設備。在此所使用的氣體可為惰性氣體之氣體(諸如氬或氮之貴重氣體)，其並不會與藉由熱處理所處理的物件反應。
較佳的是，在此之用於脫水或脫氫的熱處理係執行於已接受脫水或脫氫至一程度的氧化物半導體層210之上，該程度係即使當測量係藉由熱解吸質譜術(TDS)而執行至450℃時，亦無法偵測出由於H2O之排除所造成的二峯值之程度。注意的是，較佳地，至少應設定出現在300℃附近之第一峯值，使得不會被偵測出。
注意的是，脫氫並未受限於其中氫係以H2之形式而被排除於該處的情況，且通常意指其中氫係以包含至少氫之任何形式而被排除於該處的情況。
將在用於脫水或脫氫的熱處理之後被執行的冷卻係較佳地無需暴露至空氣而執行。此係因為可防止水或氫混合至氧化物半導體層之內。因此，冷卻係較佳地執行於其中執行熱處理的爐之中。
注意的是，冷卻可執行於與熱處理時之氛圍相同或不同的氛圍中。例如，可使用氧氣體、一氧化二氮氣體、或超乾燥空氣，且H2O係較佳地小於或等於20ppm。
第二電極層214形成於第一絕緣層206及氧化物半導體層210之上。第二電極層214至少形成源極電極及汲極電極。在用以形成第二電極層214的材料上並無特殊的限制，且可使用具有導電性的材料。例如，可給定鋁、鉻、鉭、鈦、鉬、鎢、或銅；包含任一該等元素做為主要成分的合金；以及包含二或更多個該等元素做為主要成分的合金。例如，以濺鍍法或其類似方法所形成的導電膜係透過光微影術方法而處理，以致可形成第二電極層214。選擇性地，可使用噴墨法。第二電極層214可具有單層結構或包含複數個層的堆疊結構。
注意的是，在第8A、8B、8C1、及8C2圖之中，至少可選擇性地去除在氧化物半導體層210之上且與該氧化物半導體層210接觸的導電膜。也就是說，導電膜對氧化物半導體層的蝕刻速率係較佳地高。例如，在氧化物半導體層上的導電膜係藉由使用過氧化銨混合液(過氧化氫：氨水：水=5：2：2)或其類似物做為鹼性蝕刻劑之濕蝕刻而選擇性地去除，使得可留下氧化物半導體層。
注意的是，在氧化物半導體層210與第二電極層214之間，可設置氧化物導電層212。氧化物導電層212的導電率係高於氧化物半導體層210的導電率，且低於第二電極層214的導電率。較佳的是，氧化物導電層212係以包含氧化鋅但不包含氧化銦之物而形成。例如，可使用氧化鋅、氧化鋅鋁、氮氧化鋅鋁、氧化鎵鋅、或其類似物。氧化物導電層212係稱為低電阻汲極(LRD，亦稱為LRN(低電阻n型導電性))區。特定地，該區域的載子濃度係比高電阻汲極區的載子濃度更高，且較佳地，高於或等於1×1020/cm3且低於或等於1×1021/cm3。氧化物導電層212係設置於氧化物半導體層210與第二電極層214之間，以致使接觸電阻可降低，而促成電晶體的高速操作。因此，可改善驅動器電路的頻率特徵。
較佳的是，氧化物導電層212係形成為比使用做為通道形成區的氧化物半導體層210更薄。
氧化物導電層212可以以此方式而形成，亦即，氧化物導電膜(例如，以In-Ga-Zn-O為主的非單晶膜)係透過濺鍍法而形成。氧化物導電膜的膜形成條件係與氧化物半導體膜的膜形成條件不同。例如，當形成以In-Ga-Zn-O為主的非單晶膜以用作氧化物半導體時，在所引進之氣體中的氧氣流動率係較佳地高。特定地，用作氧化物導電膜之以In-Ga-Zn-O為主的非單晶膜係形成於貴重氣體氛圍之中(或可以以小於或等於10%之比例來包含氧氣)；另一方面，用作氧化物半導體膜之以In-Ga-Zn-O為主的非單晶膜係形成於氧氛圍之中(或可以以小於50%之比例來包含貴重氣體)。
用作氧化物半導體層210的氧化物半導體膜及用作氧化物導電層212的氧化物導電膜可形成於相同的室中或不同的室之中。
透過上述步驟，可形成第一電晶體及第二電晶體。
注意的是，第8A、8B、8C1、及8C2圖中所描繪的第一電晶體及第二電晶體係底部閘極薄膜電晶體，其中使用氧化物半導體於半導體層；然而，本發明之一實施例並未受限於此，且可使用頂部閘極薄膜電晶體。
接著，形成第二絕緣層216於第一絕緣層206、氧化物半導體層210、及第二電極層214之上(請參閱第8C1圖)。第二絕緣層216可透過濺鍍法或其類似方法而適當地形成為至少大於或等於1奈米的厚度，濺鍍法係其中諸如水或氫之雜質並不會透過其而混合至氧化物半導體層210之內的方法。與氧化物半導體層210接觸之第二絕緣層216可使用無機絕緣膜而形成，該無機絕緣膜並不包含諸如水或氫離子之雜質，且可防止來自外部之該等雜質的進入。例如，可使用氧化矽、氧化氮化矽、氧化鋁、氮氧化鋁、或其類似物。第二絕緣層216係較佳地透過濺鍍法而形成。
注意的是，因為用於脫水或脫氫的熱處理，所以氧化物半導體層210的導電率可格外地改善。包含大量之氧的膜(例如，透過濺鍍法所形成的氧化矽膜)係使用於第二絕緣層216，以致使氧化物半導體層210之通道形成區的電阻增加且使導電率適當。特定地，載子濃度係較佳地小於1×1018/cm3。因此，並不具有高電阻且與第二電極層214重疊之氧化物半導體層210的一部分會氧不足。此區域係稱為高電阻汲極(HRD)區或高電阻源極(HRS)區。在此，此區域的載子濃度係大於或等於1×1018/cm3，且至少比通道形成區的載子濃度更高。在此，該載子濃度係在室溫藉由霍耳(Hall)效應測量而計算。第二絕緣層216的載子濃度係以使得源極電極與汲極電極之間的距離被調整的方式而控制，因而可控制通道長度L。
注意的是，用以增加用作通道形成區的氧化物半導體層210之部分的電阻之方法並未受限於其中形成第二絕緣層216的方法，且可為其中熱處理係在形成第二絕緣層216之後才執行的方法。在此，該熱處理係較佳地執行於氧氛圍之中。選擇性地，在熱處理之後所執行的冷卻可執行於氧氛圍或超乾燥空氣之中。
其次，接觸孔係形成於第二絕緣層216的所欲部分之中，以便暴露出第二電極層214，且第三導電層係透過該接觸孔而形成於第二電極層214之上。該第三導電層作用為像素電極。
雖然並未被描繪，但較佳的是，導電層應形成於與通道形成區重疊的第二絕緣層216之上。此導電層可為第三導電層或另一層。
第三導電層可使用包含具有透光性質之導電性高分子的導電性組成物(亦稱為導電性聚合物)而形成。做為導電性巨分子，可使用所謂π電子共軛導電性巨分子。其之實例包含聚苯胺及其衍生物，聚吡咯及其衍生物，聚噻吩及其衍生物，以及二或多種它們的共聚合物。選擇性地，第三導電層可使用例如，包含氧化鎢的氧化銦、包含氧化鎢的氧化銦鋅、包含氧化鈦的氧化銦、包含氧化鈦的氧化銦錫、氧化銦錫(在下文中，稱為ITO)、氧化銦鋅、添加氧化矽的氧化銦錫、或其類似物而形成。較佳地，第三導電層的厚度係大於或等於10奈米且小於或等於1000奈米；更佳地，大於或等於50奈米且小於或等於300奈米。第三導電層可使用濺鍍法及光微影術方法，或噴墨法而形成。
然後，在使用做為相對基板的另一基板之上，至少可以以與第三導電層之方式相似的方式形成導電層，且基板200與相對基板可以以密封劑或其類似物而彼此互相附著，使得可注入液晶材料。較佳地，使用無需配向膜之藍色相液晶以供液晶材料之用。藍色相係液晶相的一種，且僅在當增加膽石醇液晶的溫度時相躍遷自膽石醇相至各向同性相之前方才出現。因為藍色相僅在狹窄的溫度範圍中出現，所以使用混合5重量百分比或更多的對掌性材料的液晶組成物於液晶層174，以便改善溫度範圍。關於包含藍色相液晶及對掌性材料的液晶組成物，回應速度會高到10微秒至100微秒、配向處理會由於光學各向同性而為非必要的、且視角相依性會變低。
注意的是，當使用藍色相之不同者於液晶材料時，則第三導電層及相對基板上的導電層可設置以配向膜。
將參照第9A及9B圖中所描繪的方塊圖來敘述如上述所形成之液晶顯示裝置的結構。
第9A圖描繪如上述所形成之主動矩陣液晶顯示裝置的方塊圖之實例。在基板250之上，係設置像素部251、第一掃描線驅動器電路252、第二掃描線驅動器電路253、及信號線驅動器電路254。在像素部251之中，係配置連接至信號線驅動器電路254的複數個信號線，以及配置連接至第一掃描線驅動器電路252及第二掃描線驅動器電路253的複數個掃描線。注意的是，包含顯示元件的像素係以矩陣而設置於其中掃描線及信號線彼此互相交叉於該處的個別區域之中。顯示裝置的基板250係透過諸如撓性印刷電路(FPC)之連接點而連接至時序控制電路255(亦稱為控制器或控制IC)。
在第9A圖之中，第一掃描線驅動器電路252、第二掃描線驅動器電路253、及信號線驅動器電路254係形成於設置有像素部251的基板250之上。因而，可縮減諸如設置在外部中的驅動器電路之組件的數目，而獲致窄的框架及成本的降低。與其中驅動器電路係設置於基板250之外面且連接至該基板250的情況相較地，可降低連接點的數目，而致使產能及可靠度改善。
注意的是，時序控制電路255供應例如第一掃描線驅動器電路起始信號GSP1(起始信號亦稱為起始脈波)及掃描線驅動器電路時脈信號GCLK1至第一掃描線驅動器電路252。再者，時序控制電路255供應例如第二掃描線驅動器電路起始信號GSP2及掃描線驅動器電路時脈信號GCLK2至第二掃描線驅動器電路253。此外，時序控制電路255供應信號線驅動器電路起始信號SSP、信號線驅動器電路時脈信號SCLK、視頻信號資料DATA(亦簡稱為視頻信號)、及閂鎖信號LAT至信號線驅動器電路254。各個時脈信號可為具有偏移相位的複數個時脈信號，或可與藉由反相該時脈信號所獲得的信號CLKB一起供應。注意的是，可僅設置第一掃描線驅動器電路252及第二掃描線驅動器電路253的其中一者。
無需受限於上文，如第9B圖中所描繪地，可將具有低驅動頻率的掃描線驅動器電路形成於基板250上，且連接至形成於與基板250不同的基板上之具有高驅動頻率的信號線驅動器電路。
在第9B圖之中，第一掃描線驅動器電路252及第二掃描線驅動器電路253係形成於設置有像素部251的基板250上，且形成於與基板250(例如，單晶基板)不同的基板上之信號線驅動器電路254係連接至基板250。與使用單晶半導體所形成之電晶體相較地，此結構使形成在基板250上的驅動器電路能使用具有低的場效應遷移率之薄膜電晶體。因此，藉由第9B圖中所描繪的結構，亦可減少處理的數目和成本，以及可改善產能。
依據此實施例，可將具有高的場效應遷移率之薄膜電晶體形成於大的基板上，且可將驅動器電路及像素電路形成於相同的基板上；因此，可提供例如能雙圖框速率驅動之高添加價值的顯示裝置。例如，此顯示裝置可使用如此實施例中所敘述之氧化物半導體而形成；然而，本發明之一實施例並未受限於此，且可使用例如利用微晶矽所形成的薄膜電晶體。
在此實施例中，液晶顯示裝置係描述為本發明一實施例之顯示裝置的實例；然而，本發明之一實施例並未受限於此，且其係本發明一實施例的顯示裝置可被施加至具有有機EL元件的EL顯示裝置。
此實施例可與任何其他實施例中所描述的結構適當結合而實施。
(實施例3)
在此實施例中，將敘述與實施例2中之顯示裝置不同的顯示裝置之實例。特定地，將敘述使用電泳元件所形成的電子紙。
第10A至10C圖係其中使用主動矩陣電子紙做為顯示面板的橫剖面視圖。電子紙具有如紙一樣高的可見度，比其他顯示面板消耗更低的功率，以及可製成更薄且更輕便。
第10A圖係使用扭轉球法之電子紙的橫剖面視圖。扭轉球法係其中各以黑色及白色所著色之球狀粒子係配置於顯示元件中所包含的電極層之間，且該等球狀粒子的取向係藉由電極層之間的電壓而予以控制，以顯示影像的方法。
第10A圖中所描繪之使用扭轉球法的電子紙包含顯示部314及驅動器電路部316。顯示部314包含連接至基板300上之薄膜電晶體302的第一電極層304，設置在基板306上的第二電極層308，以及配置在第一電極層304與第二電極層308之間的球狀粒子310。該等球狀粒子310各包含黑色區310a，白色區310b，以及充填有液體而包圍該黑色區及該白色區的空腔310c。在球狀粒子310之周圍的空間係充填有諸如有機樹脂的充填劑312。第二電極層308對應於共同電極(相對電極)，且係電性連接至共同電位線。注意的是，驅動器電路部316包含透過與顯示部314中之薄膜電晶體302相同的處理所形成之薄膜電晶體。
第10B圖係使用電泳元件法之電子紙的橫剖面視圖。在第10B圖之中，係使用微囊胞318以取代第10A圖中的球狀粒子310。該等微囊胞318各包含透明液體318c，負充電的黑色粒子318a，及正充電的白色粒子318b。該等微囊胞318各具有大約10微米至200微米的直徑。
在設置於第一電極層304與第二電極層308之間的微囊胞318中，當電場係由第一電極層304及第二電極層308所產生時，做為第一粒子的白色粒子318b及做為第二粒子的黑色粒子318a會以相反的方向移動，以致可顯示白色或黑色。使用此原理的顯示元件係電泳顯示元件。電泳顯示元件具有高的反射率，且因此，可無需一定要輔助光、可降低功率消耗、且可提供高的可見度，甚至在微暗處之中亦然。此外，即使並無電力被供應至顯示部，亦可保留一旦已被顯示的影像。
注意的是，第一粒子及第二粒子各包含顏料，且當不具有電位梯度時，並不會移動。第一粒子及第二粒子的彩色並未受限於黑色及白色，且可使用任何彩色於第一粒子及第二粒子，只要該等第一粒子及該等第二粒子的彩色係彼此互相不同即可(該等彩色包含無彩色)。
其中上述微囊胞係分散於溶劑中的溶液稱為電子墨水。此電子墨水可印刷於玻璃、塑膠、衣服、紙、或其類似物的表面上。再者，藉由使用濾色片或具有染料的粒子，亦可達成彩色顯示。
注意的是，在微囊胞318中的第一粒子及第二粒子可使用選擇自導電材料、絕緣材料、半導體材料、磁性材料、液晶材料、鐵電材料、電致發光材料、電致變色材料、或磁泳動材料之單一材料而形成，或可使用任何該等材料的複合材料而形成。
第10C圖係利用使用電子粉流體的方法之電子紙的橫剖面視圖。正充電的黑色粉流體324A及負充電的白色粉流體324B係包含於由第一電極層304，第二電極層308，及肋架320所包圍的空間322之中。注意的是，例如空間322可充填以空氣。
透過由第一電極層304及第二電極層308所產生的電位梯度，黑色粉流體324A及白色粉流體324B會以相反的方向移動，以致可顯示出白色或黑色。做為該等粉流體，可使用紅色、黃色、及/或藍色的彩色粉末。
在第10A至10C圖之中，可使用透光塑膠基板或其類似物做為基板300。在此，做為塑膠基板，例如可使用纖維玻璃強化塑膠(FRP)板、聚氟乙烯(PVF)膜、聚酯膜、或丙烯酸樹脂膜。選擇性地，可使用其中將鋁箔插入於PVF膜或聚酯膜之間的薄板。
當使用塑膠基板或其類似物於基板300時，例如分離層係形成於玻璃基板上，元件係形成於分離層之上，元件的上方表面係接合至另一基板，且將分離層予以去除，使得可將元件自該另一基板轉移至塑膠基板。在此，例如可使用氧化鎢於分離層。較佳地，分離層係以氧化鎢而形成，使得分離可使用水而執行，此係較佳的。該另一基板亦可為塑膠基板。
依據此實施例，可將具有高的場效應遷移率之薄膜電晶體形成於大的基板之上，以及可將驅動器電路及像素電路形成於同一基板之上；因此，可提供例如能雙圖框速率驅動之高添加價值的電子紙。
在此實施例中，係敘述使用本發明一實施例之電泳元件或其類似物所形成的電子紙之實例；然而，本發明之一實施例並未受限於此，且可使用另一實施例的電子紙。例如，可使用其中使用液晶元件或EL元件於顯示元件的電子紙。
此實施例可與任何其他實施例中所描述的結構適當結合而實施。
(實施例4)
在此實施例中，將敘述其中將實施例2及實施例3中所描述的顯示裝置施加至顯示部的電子裝置。
做為其中將實施例2的顯示裝置施加至顯示部的電子裝置之實例可獲得：諸如攝影機及數位相機的相機，眼鏡型顯示器，導航系統，聲頻重放裝置(例如，汽車音響系統及聲頻系統)，電腦，遊戲機，可攜帶式資訊終端機(例如，行動電腦，行動電話，可攜帶式遊戲機，及電子書閱讀器)，其中設置記錄媒體的影像重放裝置(特定地，能重放諸如數位多功能碟片(DVD)之記錄媒體，且裝備有可顯示影像之顯示器的裝置)，及其類似物。
第11A圖中所描繪的顯示器包含外殼400，支撐底座401，及顯示部402，且具有顯示各式各樣的輸入資訊(例如，靜像，移動影像，及正文影像)於顯示部402之上的功能。注意的是，包含於第11A圖中所描繪的顯示器中之功能並未受限於此，且例如顯示器可設置有揚聲器；以及該顯示器可為觸控面板，資訊不僅可透過其而顯示，且可透過其而輸入。
在第11B圖中所描繪的電視機中，顯示部412係結合於外殼411之中。影像可顯示於顯示部412中。在第11B圖中所描繪者係其中外殼的背面藉由固定至牆壁410而予以支撐的結構。
第11B圖中所描繪的電視機可藉由外殼411或遙控器415的操作開關來予以操作。頻道及音量可透過遙控器415的操作鍵414而控制，且顯示在顯示部412中的影像可被控制。再者，遙控器415可設置有顯示部413，用以顯示來自遙控器415所輸出之資訊。
注意的是，第11B圖中所描繪的電視機係設置有接收器、調變解調器、及其類似物。透過該接收器，可接收一般的電視廣播。此外，當顯示裝置係經由調變解調器而以佈線或無佈線來連接至通訊網路時，可執行單向(自傳送器至接收器)或雙向(傳送器與接收器之間，或接收器之間)的資訊通訊。
第11C圖中所描繪的電腦包含主體420、外殼421、顯示部422、鍵盤423、外部連接埠424、及指標裝置425，且具有顯示各式各樣的資訊(例如，靜像，移動影像，及正文影像)於顯示部422之上的功能。注意的是，在第11C圖中所描繪的電腦並未受限於此功能，且例如可包含觸控面板的功能，該觸控面板可輸入資訊以及顯示資訊。
在實施例2中所描述的顯示裝置係使用於此實施例中所敘述之電子裝置的顯示部，以致可提供具有具備雙圖框速率驅動之顯示部的高添加價值之顯示裝置。
此實施例可與任何其他實施例中所描述的結構適當結合而實施。
[實例1]
在此實例中，做為實施例1中所描述之反相器電路100的特定實例，輸入-輸出特徵的計算結果係假定臨限電壓Vth自1.0V之初始值改變至負值(常態導通特徵)而顯示。各式各樣偏壓電位及電源供應電位之值係設定如下。亦即，滿足以下的公式：Vbias2=Vss1+2Vth，Vss2=Vss2(初始值)+ΔVbias2+ΔVth=Vss2(初始值)+3(Vth-Vth(初始值))，以及Vbias1=Vbias1(初始值)+Vth-Vth(初始值)。注意的是，當滿足以下公式：Vss1=Vss2(初始值)=0V，Vth(初始值)=1.0V，以及Vbias1(初始值)=Vdd=10.0V時，臨限電壓Vth係1.0V至-0.5V。
注意的是，在第12圖、第13圖、第14圖、及第15圖中，Vss1係表示為Vss，而Vbias1係表示為Vbias。
第12圖顯示當臨限電壓Vth係1.0V時所獲得的輸入-輸出特徵。第13圖顯示當臨限電壓Vth係0.5V時所獲得的輸入-輸出特徵。第14圖顯示當臨限電壓Vth係0V時所獲得的輸入-輸出特徵。第15圖顯示當臨限電壓Vth係-0.5V時所獲得的輸入-輸出特徵。在第12圖、第13圖、第14圖、及第15圖中所發現的是，即使當臨限電壓Vth改變時，輸出性能圖一點都不會改變。
如此實例中之計算結果中所示地，邏輯電路可僅使用空乏型n通道電晶體而形成。
注意的是，Vin-Vbuf可藉由Vss2及Vbias2而控制，以致使本發明之一實施例特別有效於使用初始係增強型電晶體，但在時間上會改變成為空乏型電晶體之電晶體所形成的電路。
此申請案係根據2009年10月9日在日本專利局所申請的日本專利申請案序號2009-235165，該申請案的全部內容係結合於本文以供參考之用。
100、104．．．反相器電路
102，102A，102B，102C．．．源極隨耦器電路
106，108，110，112，122，124、126、132、134、136、142、144、146、148、152、154、156、158．．．電晶體
114．．．結點
120，140．．．NAND(反及)電路
130，150．．．NOR(反或)電路
200，250，300，306．．．基板
202．．．基底膜
204，304．．．第一電極層
206．．．第一絕緣層
208．．．開口
210．．．氧化物半導體層
212．．．氧化物導電層
214，308．．．第二電極層
216．．．第二絕緣層
251．．．像素部
252，253．．．掃描線驅動器電路
254．．．信號線驅動器電路
255．．．時序控制電路
302．．．薄膜電晶體
310．．．球狀粒子
310a．．．黑色區
310b．．．白色區
310c．．．空腔
312．．．充填劑
314，402，422，412，413．．．顯示部
316．．．驅動器電路部
318．．．微囊胞
318a．．．黑色粒子
318b．．．白色粒子
318c．．．液體
320．．．肋架
322．．．空間
324A．．．黑色粉流體
324B．．．白色粉流體
400，411，421．．．外殼
401．．．支撐底座
410．．．牆壁
414．．．操作鍵
415．．．遙控器
420．．．主體
423．．．鍵盤
424．．．外部連接埠
425．．．指標裝置
第1A及1B圖係描繪本發明一實施例之電路的圖式；
第2圖係顯示第1A及1B圖中所描繪的電路之操作實例的圖形；
第3圖係描繪本發明一實施例之電路的圖式；
第4圖係描繪本發明一實施例之電路的圖式；
第5圖係描繪本發明一實施例之電路的圖式；
第6圖係描繪本發明一實施例之電路的圖式；
第7圖係頂視圖，描繪其中施加第1A及1B圖中所描繪的電路之元件結構的一實施例；
第8A，8B，8C1，及8C2圖係第7圖中所描繪的頂視圖中之所給定部分的橫剖面視圖；
第9A及9B圖係各自描繪本發明一實施例的顯示裝置之實例的圖式；
第10A至10C圖係各自描繪本發明一實施例的顯示裝置之實例的圖式；
第11A至11C圖係描繪各自設置有本發明一實施例的顯示裝置之電子裝置實例的圖式；
第12圖係顯示實例1的圖形；
第13圖係顯示實例1的圖形；
第14圖係顯示實例1的圖形；以及
第15圖係顯示實例1的圖形。
100．．．反相器電路
102．．．源極隨耦器電路
104．．．反相器電路
106，108，110，112．．．電晶體
114．．．結點
Vdd．．．高電位
Vout．．．輸出端子
Vin．．．輸入端子
Vss．．．低電位
Vbias．．．偏壓電位

Claims (16)

  1. 一種半導體裝置，包含：源極隨耦器電路，包含輸入部、輸出部、和偏壓輸入部；邏輯電路，包含電性連接至該源極隨耦器電路的該輸出部的輸入部，該邏輯電路包含電晶體；第一佈線，係電性連接至該源極隨耦器電路，該第一佈線係適用為被供應有第一恆定低電位；第二佈線，係電性連接至該邏輯電路，該第二佈線係適用為被供應有第二恆定低電位；第三佈線，係電性連接至該源極隨耦器電路，該第三佈線係適用為被供應有第一恆定高電位；以及第四佈線，係電性連接至該邏輯電路，該第四佈線係適用為被供應有第二恆定高電位，其中該第一恆定低電位係比該第二恆定低電位更低，以及其中該偏壓輸入部的電位係比該第一恆定低電位更高。
  2. 如申請專利範圍第1項之半導體裝置，其中該電晶體係NOR電路的一部份。
  3. 如申請專利範圍第1項之半導體裝置，其中該電晶體係NAND電路的一部份。
  4. 如申請專利範圍第1項之半導體裝置，其中該電晶體包含使用氧化物半導體形成的半導體層。
  5. 如申請專利範圍第1項之半導體裝置，其中該電晶體是具有負臨界電壓的n通道空乏導電性。
  6. 一種半導體裝置，包含：源極隨耦器電路，包含輸入部、輸出部、和偏壓輸入部；邏輯電路，包含電性連接至該源極隨耦器電路的該輸出部的輸入部，該邏輯電路包含複數個電晶體；第一佈線，係電性連接至該源極隨耦器電路，該第一佈線係適用為被供應有第一恆定低電位；第二佈線，係電性連接至該邏輯電路，該第二佈線係適用為被供應有第二恆定低電位；第三佈線，係電性連接至該源極隨耦器電路，該第三佈線係適用為被供應有第一恆定高電位；以及第四佈線，係電性連接至該邏輯電路，該第四佈線係適用為被供應有第二恆定高電位，其中該第一恆定低電位係比該第二恆定低電位更低，以及其中該偏壓輸入部的電位係比該第一恆定低電位更高。
  7. 如申請專利範圍第6項之半導體裝置，其中該複數個電晶體係NOR電路的一部份。
  8. 如申請專利範圍第6項之半導體裝置，其中該複數個電晶體係NAND電路的一部份。
  9. 如申請專利範圍第6項之半導體裝置，其中該複數 個電晶體的每個電晶體包含使用氧化物半導體形成的半導體層。
  10. 如申請專利範圍第6項之半導體裝置，其中該複數個電晶體的每個電晶體是具有負臨界電壓的n通道空乏電晶體。
  11. 一種半導體裝置，包含：邏輯電路，包含輸入部、輸出部、第一電晶體、第二電晶體、第三電晶體、及第四電晶體，其中該第一電晶體之源極及汲極的其中一者係電性連接至第一佈線，該第一佈線係適用為被供應有恆定高電位，該第一電晶體之閘極係電性連接至該輸入部，該第二電晶體之源極及汲極的其中一者係電性連接至該第一電晶體之該源極及汲極的其中另一者，該第二電晶體之該源極及汲極的其中另一者係電性連接至第二佈線，該第二佈線係適用為被供應有第一恆定低電位，該第二電晶體之閘極係電性連接至第三佈線，該第三佈線係適用為被供應有第一恆定電位，該第三電晶體之源極及汲極的其中一者係電性連接至第四佈線，該第四佈線係適用為被供應有該恆定高電位，該第三電晶體之閘極係電性連接至第五佈線，該第五佈線係適用為被供應有第二恆定電位，該第四電晶體之源極及汲極的其中一者係電性連接至該第三電晶體之該源極及汲極的其中另一者， 該第四電晶體之該源極及汲極的其中另一者係電性連接至第六佈線，該第六佈線係適用為被供應有第二恆定低電位，以及該第四電晶體之閘極係電性連接至該第一電晶體與該第二電晶體之間的連接上的第一電節點，其中該輸出部係電性連接至該第三電晶體與該第四電晶體之間的電連接上的第二電節點，其中該第一恆定低電位係比該第二恆定低電位更低，以及其中該第一恆定電位係比該第一恆定低電位更高。
  12. 如申請專利範圍第1、6、和11項中任一項之半導體裝置，其中該邏輯電路係反相器電路。
  13. 如申請專利範圍第11項之半導體裝置，其中該第三電晶體和該第四電晶體係NOR電路的一部份。
  14. 如申請專利範圍第11項之半導體裝置，其中第三電晶體和該第四電晶體係NAND電路的一部份。
  15. 如申請專利範圍第11項之半導體裝置，其中該第一電晶體，該第二電晶體，該第三電晶體，及該第四電晶體各個包含使用氧化物半導體形成的半導體層。
  16. 如申請專利範圍第11項之半導體裝置，其中該第一電晶體，該第二電晶體，該第三電晶體，及該第四電晶體各個是具有負臨界電壓的n通道空乏電晶體。
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