JPS63272223A - 相補信号出力回路 - Google Patents
相補信号出力回路Info
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- JPS63272223A JPS63272223A JP62106990A JP10699087A JPS63272223A JP S63272223 A JPS63272223 A JP S63272223A JP 62106990 A JP62106990 A JP 62106990A JP 10699087 A JP10699087 A JP 10699087A JP S63272223 A JPS63272223 A JP S63272223A
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＭＯＳＦＥＴの相補信号出力回路として、一端が電源Ｖ
０に接続された負荷抵抗ＲＬＩと、ドレインが負荷抵抗
ＲＬＩの他端に接続されると共にソースが接地された（
電源Ｖ３Ｓに接続された）トランジスタＴＲＩ と、ド
レインが電源ＶＤＤに接続されたトランジスタＴＲ２と
、ドレインがトランジスタＴＲ２のソースに接続される
と共にソースが接地されたトランジスタＴＲ３と、ドレ
インが電源Ｖ ｏ ｏに接続されたトランジスタＴＲ４
と、ドレインがトランジスタ丁１？４のソースに接続さ
れると共にソースが接地されたトランジスタＴＲ５と、
トランジスタＴＲ１のゲートに入力される信号をトラン
ジスタＴＲ３のゲート及びトランジスタＴＲ４のゲート
に印加するための信号線と、トランジスタＴＲＩのドレ
イン電圧をトランジスタＴＲ２のゲート及びトランジス
タＴＲ５のゲートに印加するための信号線を具備するも
のが知られている。この種の従来の相補信号出力回路に
おいて、トランジスタＴＲｌ−ＴＲ５及び負荷抵抗ＲＬ
ＩをＧａＡｓのＭＥ Ｓ Ｆ ＥＴに置き換えても、相
補信号出力回路として正常に動作しない。即ち、高レベ
ルの信号が入力された時には、トランジスタＴＲ３のド
レインは低レベルになるが、トランジスタＴＲ４のゲー
ト電圧はシコソトキー・ダイオードのクランプ電圧（約
０，７Ｖ）以下になってトランジスタＴＲ４が充分にオ
ンしないので、トランジスタＴＲ５のドレイン電圧は高
レベルにならない。このような問題点を解決するために
、トランジスタＴＲＩのゲートにレベル・シフト手段Ｓ
Ｉを、トランジスタＴＲ３のゲートにレベル・シフト手
段Ｓ２を、トランジスタＴＲ５のゲートにレベル・シフ
ト手段Ｓ３を付加し、レベル・シフト手段Ｓ１への入力
信号をレベル・シフト手段Ｓ２及びトランジスタＴＲ４
のゲートに印加し、トランジスタＴＲＩのドレイン電圧
をトランジスタＴＲ２のゲート及びレベル・シフト手段
Ｓ３に印加するようにした。
０に接続された負荷抵抗ＲＬＩと、ドレインが負荷抵抗
ＲＬＩの他端に接続されると共にソースが接地された（
電源Ｖ３Ｓに接続された）トランジスタＴＲＩ と、ド
レインが電源ＶＤＤに接続されたトランジスタＴＲ２と
、ドレインがトランジスタＴＲ２のソースに接続される
と共にソースが接地されたトランジスタＴＲ３と、ドレ
インが電源Ｖ ｏ ｏに接続されたトランジスタＴＲ４
と、ドレインがトランジスタ丁１？４のソースに接続さ
れると共にソースが接地されたトランジスタＴＲ５と、
トランジスタＴＲ１のゲートに入力される信号をトラン
ジスタＴＲ３のゲート及びトランジスタＴＲ４のゲート
に印加するための信号線と、トランジスタＴＲＩのドレ
イン電圧をトランジスタＴＲ２のゲート及びトランジス
タＴＲ５のゲートに印加するための信号線を具備するも
のが知られている。この種の従来の相補信号出力回路に
おいて、トランジスタＴＲｌ−ＴＲ５及び負荷抵抗ＲＬ
ＩをＧａＡｓのＭＥ Ｓ Ｆ ＥＴに置き換えても、相
補信号出力回路として正常に動作しない。即ち、高レベ
ルの信号が入力された時には、トランジスタＴＲ３のド
レインは低レベルになるが、トランジスタＴＲ４のゲー
ト電圧はシコソトキー・ダイオードのクランプ電圧（約
０，７Ｖ）以下になってトランジスタＴＲ４が充分にオ
ンしないので、トランジスタＴＲ５のドレイン電圧は高
レベルにならない。このような問題点を解決するために
、トランジスタＴＲＩのゲートにレベル・シフト手段Ｓ
Ｉを、トランジスタＴＲ３のゲートにレベル・シフト手
段Ｓ２を、トランジスタＴＲ５のゲートにレベル・シフ
ト手段Ｓ３を付加し、レベル・シフト手段Ｓ１への入力
信号をレベル・シフト手段Ｓ２及びトランジスタＴＲ４
のゲートに印加し、トランジスタＴＲＩのドレイン電圧
をトランジスタＴＲ２のゲート及びレベル・シフト手段
Ｓ３に印加するようにした。
本発明は、ＭＥＳＦＥＴの組合わせによる相補信号出力
回路の改良に関する。
回路の改良に関する。
ＭＥＳＦＥＴは金属と半導体との接触よりなるショット
キー接合をゲートとする一種の接合形電界効果トランジ
スタであり、構造および製造プロセスが簡単なため、ゲ
ート長の微細化に適し、化合物半導体、とりわけｎ形ガ
リュニム砒素（ｎ −Ｇａ Ａｓ ）用いたＭＥＳＦＥ
Ｔはキャリアの移動度や飽和ドリフト速度の利点を生か
して優れた高速スイッチング特性を実現できることから
、急速な発展を遂げつつあるデータ処理システムにおい
てより大量のデータをより短時間に演算処理するため、
現在のデータ処理システムにおける論理回路のシリコン
（Ｓ、）によるＥＣＬを越える高速な論理回路としてそ
の実用化が急速に進められており、ＭＥＳＦＥＴによる
回路も集積化の容易な論理回路を作ることが望ましい。
キー接合をゲートとする一種の接合形電界効果トランジ
スタであり、構造および製造プロセスが簡単なため、ゲ
ート長の微細化に適し、化合物半導体、とりわけｎ形ガ
リュニム砒素（ｎ −Ｇａ Ａｓ ）用いたＭＥＳＦＥ
Ｔはキャリアの移動度や飽和ドリフト速度の利点を生か
して優れた高速スイッチング特性を実現できることから
、急速な発展を遂げつつあるデータ処理システムにおい
てより大量のデータをより短時間に演算処理するため、
現在のデータ処理システムにおける論理回路のシリコン
（Ｓ、）によるＥＣＬを越える高速な論理回路としてそ
の実用化が急速に進められており、ＭＥＳＦＥＴによる
回路も集積化の容易な論理回路を作ることが望ましい。
第３図は従来の反転回路の例を示す電気回路図である。
同図において、ＴＲＩないしＴＲ３はＭＯＳＦＥＴ、Ｒ
ＬＩは負荷抵抗をそれぞれ示している。
ＬＩは負荷抵抗をそれぞれ示している。
負荷抵抗ＲＬＩはＭＯＳ Ｆ ＥＴのゲートとソースと
を短絡することにより構成されている。
を短絡することにより構成されている。
入力ｉｎの信号が低レベルのときは、出力ｏｕｔから高
レベルの信号が出力される。即ち、入力ｉｎが低レベル
であると、トランジスタＴＲＩはオフ、トランジスタＴ
Ｒ２はオン、トランジスタＴＲ３はオフであり、この結
果、出力ｏｕｔから高レベル信号が出力される。
レベルの信号が出力される。即ち、入力ｉｎが低レベル
であると、トランジスタＴＲＩはオフ、トランジスタＴ
Ｒ２はオン、トランジスタＴＲ３はオフであり、この結
果、出力ｏｕｔから高レベル信号が出力される。
入力ｉｎの信号が高レベルのときは、出力ｏｕｔから低
レベルの信号が出力される。即ち、入力ｉｎが高レベル
であると、トランジスタＴＲＩはオン、トランジスタＴ
Ｒ２はオフ、トランジスタＴＲ３はオンであり、この結
果、出力ｏｕｔから低レベル信号が出力される。
レベルの信号が出力される。即ち、入力ｉｎが高レベル
であると、トランジスタＴＲＩはオン、トランジスタＴ
Ｒ２はオフ、トランジスタＴＲ３はオンであり、この結
果、出力ｏｕｔから低レベル信号が出力される。
第４図は従来の相補信号出力回路の例を示す電気回路図
である。同図において、ＴＲ４とＴＲ５はＭＯＳＦＥＴ
を示す。
である。同図において、ＴＲ４とＴＲ５はＭＯＳＦＥＴ
を示す。
入力ｉｎの信号が低レベルのときは、出力層から高レベ
ル信号が出力され、出力ｏｕｔから低レベル信号が出力
される。即ち、入力ｉｎが低レベルであると、トランジ
スタＴＲＩはオフ、トランジスタＴＲ２はオン、トラン
ジスタＴＲ３はオフ、トランジスタＴＲ４はオフ、トラ
ンジスタＴＲ５はオンであり、この結果、出力ｏｕｔか
ら高レベル信号が出力され、出力層から低レベル信号が
出力される。
ル信号が出力され、出力ｏｕｔから低レベル信号が出力
される。即ち、入力ｉｎが低レベルであると、トランジ
スタＴＲＩはオフ、トランジスタＴＲ２はオン、トラン
ジスタＴＲ３はオフ、トランジスタＴＲ４はオフ、トラ
ンジスタＴＲ５はオンであり、この結果、出力ｏｕｔか
ら高レベル信号が出力され、出力層から低レベル信号が
出力される。
入力ｉｎの信号が高レベルときは、出力ｏｕｔから低レ
ベル信号が出力され、出力ｏｕｔから高レベル信号が出
力される。即ち、人力ｉｎが高レベルであると、トラン
ジスタＴＲＩはオン、トランジスタＴＲ２はオフ、トラ
ンジスタＴＲ３はオン、トランジスタＴＲ４はオン、ト
ランジスタＴＲ５はオフであり、この結果、出力型から
低レベル信号が出力され、出力ｏｕｔから高レベル信号
が出力される。
ベル信号が出力され、出力ｏｕｔから高レベル信号が出
力される。即ち、人力ｉｎが高レベルであると、トラン
ジスタＴＲＩはオン、トランジスタＴＲ２はオフ、トラ
ンジスタＴＲ３はオン、トランジスタＴＲ４はオン、ト
ランジスタＴＲ５はオフであり、この結果、出力型から
低レベル信号が出力され、出力ｏｕｔから高レベル信号
が出力される。
第４図はＭＯＳＦＥＴによる相補信号出力回路の例を示
す図であるが、トランジスタＴＲＩ〜ＴＲ５をＭＥＳＦ
ＥＴで構成すると、次のような問題が生ずる。入力が“
１″の時、トランジスタＴＲＩ、ＴＲ３、ＴＲ５はオン
となるが、ゲート・ソース間を構成するショットキー・
ダイオードのため、順方向電圧■アζ０．７ Ｖであり
、トランジスタＴＲ２，ＴＲ４のゲート電圧はトランジ
スタＴＲＩ 、 Ｔ）？３． ＴＲ５の０．７■にクラ
ンプされてしまう。例えば、入力ｉｎに“１”が入力さ
れてトランジスタＴＲＩ 、 ＴＲ３のゲートに“１″
が印加され、トランジスタＴＲ２，ＴＲ５に“Ｏ″が印
加された状態ではトランジスタＴＲ４のソース・ゲート
間は０．７Ｖになり、トランジスタＴＲ４はオン、トラ
ンジスタＴＲ２にはオフで出力０ｉｌＴには０″が出力
され、正常に動作する。しかし、トランジスタＴＲ５が
オフになっているのでトランジスタＴＲ４のゲートに印
加されている０、７ＶではトランジスタＴＲ４のゲート
・ソース間電圧は不充分で、出力ＯＵＴからは“１”が
出力されない異常動作となり、ＭＥＳＦＥＴにおいて第
４図は相補信号出力回路として正常に動作しないと言う
問題がある。
す図であるが、トランジスタＴＲＩ〜ＴＲ５をＭＥＳＦ
ＥＴで構成すると、次のような問題が生ずる。入力が“
１″の時、トランジスタＴＲＩ、ＴＲ３、ＴＲ５はオン
となるが、ゲート・ソース間を構成するショットキー・
ダイオードのため、順方向電圧■アζ０．７ Ｖであり
、トランジスタＴＲ２，ＴＲ４のゲート電圧はトランジ
スタＴＲＩ 、 Ｔ）？３． ＴＲ５の０．７■にクラ
ンプされてしまう。例えば、入力ｉｎに“１”が入力さ
れてトランジスタＴＲＩ 、 ＴＲ３のゲートに“１″
が印加され、トランジスタＴＲ２，ＴＲ５に“Ｏ″が印
加された状態ではトランジスタＴＲ４のソース・ゲート
間は０．７Ｖになり、トランジスタＴＲ４はオン、トラ
ンジスタＴＲ２にはオフで出力０ｉｌＴには０″が出力
され、正常に動作する。しかし、トランジスタＴＲ５が
オフになっているのでトランジスタＴＲ４のゲートに印
加されている０、７ＶではトランジスタＴＲ４のゲート
・ソース間電圧は不充分で、出力ＯＵＴからは“１”が
出力されない異常動作となり、ＭＥＳＦＥＴにおいて第
４図は相補信号出力回路として正常に動作しないと言う
問題がある。
本発明は、この点に鑑みて創作されたものであって、常
に正しい相補信号を出力できるようになったＭＥ Ｓ
Ｆ ＥＴの相補信号出力回路を提供することを目的とし
ている。
に正しい相補信号を出力できるようになったＭＥ Ｓ
Ｆ ＥＴの相補信号出力回路を提供することを目的とし
ている。
第１図は本発明の原理図である。負荷抵抗ＲＬＩの一端
は電源■。。に接続され、負荷抵抗ＲＬＩの他端には金
属−半導体接合ゲート形電界効果トランジスタＴＲＩの
ドレインが接続され、トランジスタＴＲＩのソースは電
源Ｖ５ｇに接続されている。金属−半導体接合ゲート形
電界効果トランジスタＴＲ２のドレインは電源ｖａｎに
接続され、金属−半導体接合ゲート形電界効果トランジ
スタＴＲ３のドレインは電界効果トランジスタＴＲ２の
ソースに接続され、金属−半導体接合ゲート形電界効果
トランジスタＴＲ３のソースは電源Ｖ３３に接続されて
いる。
は電源■。。に接続され、負荷抵抗ＲＬＩの他端には金
属−半導体接合ゲート形電界効果トランジスタＴＲＩの
ドレインが接続され、トランジスタＴＲＩのソースは電
源Ｖ５ｇに接続されている。金属−半導体接合ゲート形
電界効果トランジスタＴＲ２のドレインは電源ｖａｎに
接続され、金属−半導体接合ゲート形電界効果トランジ
スタＴＲ３のドレインは電界効果トランジスタＴＲ２の
ソースに接続され、金属−半導体接合ゲート形電界効果
トランジスタＴＲ３のソースは電源Ｖ３３に接続されて
いる。
金属−半導体接合ゲート形電界効果トランジスタＴＲ４
のドレインは電源■。に接続され、金属−半導体接合ゲ
ート形電界効果トランジスタＴＲ５のドレインは電界効
果トランジスタＴＲ４のソースに接続され、金属−半導
体接合ゲート形電界効果トランジスタＴＲ５のソースは
電源ＶＳＳに接続されている。電界効果トランジスタＴ
ＲＩのゲートにはレベル・シフト手段Ｓ１が、電界効果
トランジスタＴＲ３のゲートにはレベル・シフト手段Ｓ
２が、電界効果トランジスタＴＲ５のゲートにはレベル
・シフト手段Ｓ３が付加されている。電界効果トランジ
スタＴＲ１のドレイン電圧は電界効果トランジスタＴＲ
２のゲート及びレベル・シフト手段Ｓ３に印加され、レ
ベル・シフト手段Ｓ１に入力される電圧（入力端子ｉｎ
の電圧）はレベル・シフト手段Ｓ２及び電界効果トラン
ジスタＴＲ４のゲートに印加される。
のドレインは電源■。に接続され、金属−半導体接合ゲ
ート形電界効果トランジスタＴＲ５のドレインは電界効
果トランジスタＴＲ４のソースに接続され、金属−半導
体接合ゲート形電界効果トランジスタＴＲ５のソースは
電源ＶＳＳに接続されている。電界効果トランジスタＴ
ＲＩのゲートにはレベル・シフト手段Ｓ１が、電界効果
トランジスタＴＲ３のゲートにはレベル・シフト手段Ｓ
２が、電界効果トランジスタＴＲ５のゲートにはレベル
・シフト手段Ｓ３が付加されている。電界効果トランジ
スタＴＲ１のドレイン電圧は電界効果トランジスタＴＲ
２のゲート及びレベル・シフト手段Ｓ３に印加され、レ
ベル・シフト手段Ｓ１に入力される電圧（入力端子ｉｎ
の電圧）はレベル・シフト手段Ｓ２及び電界効果トラン
ジスタＴＲ４のゲートに印加される。
入力ｉｎに高レベル信号が入力されると、トランジスタ
ＴＲＩのドレイン電圧は低レベルになる。また、レベル
・シフト手段Ｓ１及びＳ２の作用によって、トランジス
タＴＲ４のゲートに印加される電圧は約１．４ボルトに
なる。トランジスタＴＲ５は高抵抗となると共にトラン
ジスタＴＲ４は完全にオンするので、トランジスタＴＲ
５のドレイン電圧は高レベルになる。トランジスタＴＩ
’＋２はオフ、トランジスタＴＲ３はオンであるので、
トランジスタＴＲ３のドレイン電圧は低レベルになる。
ＴＲＩのドレイン電圧は低レベルになる。また、レベル
・シフト手段Ｓ１及びＳ２の作用によって、トランジス
タＴＲ４のゲートに印加される電圧は約１．４ボルトに
なる。トランジスタＴＲ５は高抵抗となると共にトラン
ジスタＴＲ４は完全にオンするので、トランジスタＴＲ
５のドレイン電圧は高レベルになる。トランジスタＴＩ
’＋２はオフ、トランジスタＴＲ３はオンであるので、
トランジスタＴＲ３のドレイン電圧は低レベルになる。
同様に、入力ｉｎに低レベル信号が入力されると、トラ
ンジスタＴＲ２はオン、トランジスタＴＲ３がオフであ
るので、トランジスタＴＲ３のドレイン電圧は高レベル
になる。また、トランジスタＴＲ４はオフ、トランジス
タＴＲ５はオンであるので、トランジスタＴＲ５のドレ
イン電圧は低レベルになる。
ンジスタＴＲ２はオン、トランジスタＴＲ３がオフであ
るので、トランジスタＴＲ３のドレイン電圧は高レベル
になる。また、トランジスタＴＲ４はオフ、トランジス
タＴＲ５はオンであるので、トランジスタＴＲ５のドレ
イン電圧は低レベルになる。
第２図は本発明の１実施例のブロック図である。
同図において、ＴＲＩないしＴＲ５はエンハンスメント
形のＭＥＳＦＥＴＸＲＬＩなしいＲＬ４はディプレッシ
ョン形のＭＥＳＦＥＴのゲート・ソース間を接続して得
られるアクティブ負荷抵抗、ＤＩないしＤ３はショット
キー・ダイオードである。
形のＭＥＳＦＥＴＸＲＬＩなしいＲＬ４はディプレッシ
ョン形のＭＥＳＦＥＴのゲート・ソース間を接続して得
られるアクティブ負荷抵抗、ＤＩないしＤ３はショット
キー・ダイオードである。
トランジスタＴＲＩは抵抗ＲＬＩを負荷抵抗としてゲー
トに印加される信号をそのドレインに反転出力する。ト
ランジスタＴＲ２，トランジスタＴＩ＋３ 。
トに印加される信号をそのドレインに反転出力する。ト
ランジスタＴＲ２，トランジスタＴＩ＋３ 。
トランジスタＴＲ４は従来と同様に各々のゲートに相補
信号が印加され、互いにオン／オフの逆動作をする擬似
相補出力回路である。但し、従来と異なり、トランジス
タＴＲＩ、ＴＲ３，ＴＲ５に“１”が入力されても、そ
れぞれのゲートにショットキー・ダイオードを介しであ
るため、接合点ａ、ｂは１．４Ｖにクランプされ、トラ
ンジスタＴＲ４も充分に駆動できる。これによって、正
常な出力の相補信号出力回路が得られる。回路構成は全
てＭＥＳＦＥＴの同一プロセスで得られるので、集積化
も容易であり、高速動作を生かしたＭＥＳＦＥＴによる
相補信号出力回路が得られる。抵抗ＲＬ２は、ダイオー
ドＤ１に高レベル信号が入力された時に、ダイオードＤ
１の両端電位差を０．７■に保証するための機能を持つ
。抵抗１？Ｌ３及びＲＬ４も同様な機能を持つ。
信号が印加され、互いにオン／オフの逆動作をする擬似
相補出力回路である。但し、従来と異なり、トランジス
タＴＲＩ、ＴＲ３，ＴＲ５に“１”が入力されても、そ
れぞれのゲートにショットキー・ダイオードを介しであ
るため、接合点ａ、ｂは１．４Ｖにクランプされ、トラ
ンジスタＴＲ４も充分に駆動できる。これによって、正
常な出力の相補信号出力回路が得られる。回路構成は全
てＭＥＳＦＥＴの同一プロセスで得られるので、集積化
も容易であり、高速動作を生かしたＭＥＳＦＥＴによる
相補信号出力回路が得られる。抵抗ＲＬ２は、ダイオー
ドＤ１に高レベル信号が入力された時に、ダイオードＤ
１の両端電位差を０．７■に保証するための機能を持つ
。抵抗１？Ｌ３及びＲＬ４も同様な機能を持つ。
以上の説明から明らかなように、本発明によれば、従来
の問題点を除去し、正常な相補信号を出力すると共に、
駆動能力を損なうことなく、集積化の容易なＭＥＳＦＥ
Ｔによる相補信号出力回路を提供することが出来る。
の問題点を除去し、正常な相補信号を出力すると共に、
駆動能力を損なうことなく、集積化の容易なＭＥＳＦＥ
Ｔによる相補信号出力回路を提供することが出来る。
第１図は本発明の原理図、第２図は本発明の１実施例の
ブロック図、第３図は従来の反転回路の例を示す図、第
４図は従来の相補信号出力回路の例を示す図である。 ＴＲＩ乃至Ｔｌ？５・・・トランジスタ、ＲＬＩ乃至Ｒ
Ｌ４・・・抵抗、Ｄｌ乃至Ｄ３・・・ダイオード。 本発８月の原理図 第１図 θユ 本発６月の実施例 第２図 ＳＳ 酊５ｔの反傘厄回シテの４・」 第３図 第４図
ブロック図、第３図は従来の反転回路の例を示す図、第
４図は従来の相補信号出力回路の例を示す図である。 ＴＲＩ乃至Ｔｌ？５・・・トランジスタ、ＲＬＩ乃至Ｒ
Ｌ４・・・抵抗、Ｄｌ乃至Ｄ３・・・ダイオード。 本発８月の原理図 第１図 θユ 本発６月の実施例 第２図 ＳＳ 酊５ｔの反傘厄回シテの４・」 第３図 第４図
Claims (1)
- 【特許請求の範囲】 一端が電源Ｖ＿Ｄ＿Ｄに接続された負荷抵抗（ＲＬ１）
と、負荷抵抗（ＲＬ１）の他端にドレインが接続され、
ソースが電源Ｖ＿Ｓ＿Ｓに接続された金属−半導体接合
ゲート形電界効果トランジスタ（ＴＲ１）と、ドレイン
が電源Ｖ＿Ｄ＿Ｄに接続された金属−半導体接合ゲート
形電界効果トランジスタ（ＴＲ２）と、ドレインが電界
効果トランジスタ（ＴＲ２）のソースに接続され、ソー
スが電源Ｖ＿Ｓ＿Ｓに接続された金属−半導体接合ゲー
ト形電界効果トランジスタ（ＴＲ３）と、 ドレインが電源Ｖ＿Ｄ＿Ｄに接続された金属−半導体接
合ゲート形電界効果トランジスタ（ＴＲ４）と、ドレイ
ンが電界効果トランジスタ（ＴＲ４）のソースに接続さ
れ、ソースが電源Ｖ＿Ｓ＿Ｓに接続された金属−半導体
接合ゲート形電界効果トランジスタ（ＴＲ５）と、 電界効果トランジスタ（ＴＲ１）のゲートに付加された
レベル・シフト手段（Ｓ１）と、 電界効果トランジスタ（ＴＲ３）のゲートに付加された
レベル・シフト手段（Ｓ２）と、 電界効果トランジスタ（ＴＲ５）のゲートに付加された
レベル・シフト手段（Ｓ３）と、 電界効果トランジスタ（ＴＲ１）のドレイン電圧を電界
効果トランジスタ（ＴＲ２）のゲート及びレベル・シフ
ト手段（Ｓ３）に印加するための信号線と、レベル・シ
フト手段（Ｓ１）に入力される電圧をレベル・シフト手
段（Ｓ２）及び電界効果トランジスタ（ＴＲ４）のゲー
トに印加するための信号線とを具備することを特徴とす
る相補信号出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62106990A JPS63272223A (ja) | 1987-04-30 | 1987-04-30 | 相補信号出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62106990A JPS63272223A (ja) | 1987-04-30 | 1987-04-30 | 相補信号出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63272223A true JPS63272223A (ja) | 1988-11-09 |
Family
ID=14447677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62106990A Pending JPS63272223A (ja) | 1987-04-30 | 1987-04-30 | 相補信号出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63272223A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02155309A (ja) * | 1988-12-08 | 1990-06-14 | Oki Electric Ind Co Ltd | 駆動回路 |
-
1987
- 1987-04-30 JP JP62106990A patent/JPS63272223A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02155309A (ja) * | 1988-12-08 | 1990-06-14 | Oki Electric Ind Co Ltd | 駆動回路 |
| JP2538011B2 (ja) * | 1988-12-08 | 1996-09-25 | 沖電気工業株式会社 | 駆動回路 |
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