JPH02155309A - 駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体メモリのワード線等のような大容量の
負荷を駆動するための駆動回路、特にＧａＡｓ等を用い
たショットキー障壁ゲート電界効果トランジスタ（以下
、ＭＥＳＦＥＴという）等で構成される駆動回路に関す
るものである。

（従来の技術） 例えばＧａＡｓ−ＭＥＳＦＥＴを用いた集積回路（以下
、ＩＣという）は、Ｓｉを用いたものに比べて高速動作
が可能であることがら、このＧａＡｓ−ＭＥＳＦＥＴを
用いた集積回路ＩＣの駆動回路が、特開昭５９−１２９
９８４号公報、特開昭６０−５９５８９号公報、特開昭
６１　１７２２９９号公報、特開昭６３−７７２１９号
公報等に示すように、種々提案されている。その−例を
第２図に示す。

第２図は、前記特開昭（’＞０　５９５８９号公報に記
載された従来の１ｓｌＫ動回路を有するスタティックＲ
ＡＭ（ランダム・アクセス・メモリ）の概略の回路図で
ある。

駆動回路１０は、スタティックＲＡ　Ｍのメモリセル２
０のワード線３０を駆動する回路であり、スイッチ手段
であるノーマリオフ形１ｔ／１１Ｅ　Ｓ　ＦＥ　Ｔ（以
下、Ｅｌ”ＥＴという）１１と、負荷用のノーマリオン
形ＭＥＳＦＥ’Ｔ”（以下、Ｄ　Ｆ　Ｅ　′Ｉ”という
）１２とからなる直結形ＦＥＴ論理回路（Ｄｉｒｅｃｔ
Ｃｏｕｐｌｅｄ　ＦＥＴ　ｔｏｇｉｃ、以下、ＤＣＦＬ
という）型インバータ回路で構成されている。ワード線
３０とビット線３１ａ、３１ｂ対とに接続されたメモリ
セル２０は、６トランジスタ型の回路であり、マトリク
ス配列された構成となっている。各メモリセル２０は、
スイッチ手段であるＥＦＦ、Ｔ’２１２２、及び負荷で
あるＤＦＥ′Ｔ’２３．２４からなるフリップフロップ
回路（以下、Ｆ下回路という）を有し、そのＦＦ回路の
ノードＮｌ、Ｎ２とビット線３１ａ、３１ｂ対との間に
、トランスファゲートであるＥＦＥＴ２５，２６が接続
されている。

ＥＦＥＴ２５，２６のゲートはワード線３０に接続され
、そのワード線３０がショットキーダイオード３２を介
して接地電位Ｖｓｓに接続されている。

この種のスタティックＲＡＭでは、駆動回路１０により
ワード３０を高レベル（以下、■１′。

という）にすると、ＥＦＥ’Ｔ’２５．２６がオンし、
メモリセル２０内の情報がビット線３１ａ。

３１ｂ対に出力され、あるいはビット線３１ａ７３１ｂ
対」二の情報がメモリセル２０内に書込まれるようにな
っている。

ここで、駆動回路１０を構成しているＩ）　ＣＦｌ、回
路型の回路構成は、Ｓｉ　・ＩＣにおいて、エンハンス
メントＭＯ３ＦＥＴのドレインにデプレッションＭＯ８
ＦＥＴを負荷として接続したＦ’、Ｄ−ＭＯ３ＦＥＴ回
路と基本的に同じであるが、動作については以下の点で
異なっている。

即ら、図中のショットキーダイオード３２が仮に存在し
ないものとした時、電源電圧■。０がＪＪ７−して０，
８Ｖ以上となると、ワード線３０もまた０、８Ｖ以上と
なって、１ＥＦＥＴ２５，２６からメモリセル２０にク
ランプ電流が流れ込む。これは、Ｅ　Ｆ　Ｅ’ｒ２５　
、２６のシＥｌ　ットキーゲートが順バイアスされるた
めである。クランプ電流がメモリセル２０に流れ込むと
、そのメモリセル２０内の各ノードＮｌ、Ｎ２の電位が
不安定となって該メモリセル２０内の情報が破壊される
可能性がある。このようにＤ　ＣＦ　Ｌ、回路において
は、各ＦＥＴのゲート電位が一定電位以−１ユとなると
、ＦＥＴのショットキーゲートが順バイアスされ該ゲー
ト電極がクランプされるという点で、ＥＤ−ＭＯ３ＦＥ
Ｔ回路と異なる。

そこで、特開昭６０−５９５８９号公報の技術では、ワ
ード線３０をショットキーダイオード３２を介して接地
電位Ｖｓｓに接続している。このようにすれば、電源電
圧ＶＩ）Ｄにかかわらずワード線電位を０．８Ｖにクラ
ンプできるので、メモリセル２０への電流流入を防止で
きる。従って情報の破壊を防止でき、また正常な読み出
し動作が可能となる。

（発明が解決しようとする課題） しかしながら、上記構成の駆動回路では、（１）高速化
及び低消費電力化の点で充分満足するものが得られず、
また（２）製造プロセス時の変動（ばらつき）や電源電
圧Ｖ、１１の変動の影響を受けやすいという課題があっ
た。以下、その理由を説明する。

（１）高速化及び低消費電力化が困難な点従来の回路構
成において、大規模なＲＡＭを実現する場合を考える。

この時、ワード線３０の等価容鼠は大きなものとなるか
ら、ワード線３０を高速に駆動するためには、駆動回路
１０のＥＦＥ１’ｌｌ及びＩ）ＦＥＴ１２の特性値βを
大きくし、飽和電流値を大きなものとしなければならな
い。

ここで、β二Ｗμε／２ａＬ（但し、Ｌ；チャネル長、
Ｗ；チュネル幅、ａ；チャネルの深さ、μ；移動度、ε
；誘電率）である。ところが、ワード線３０が低レベル
（以下、“Ｉブという）であると、ＥＦ”１Ｅ７１．１
はオン状態であって、またＤＦＥＴ１２が常にオン状態
であるから、１月？Ｅ′Ｉ’１２及びＥＦＥＴＩＩを流
れる定常電流は特性値βを大きくした分増加することと
なり、低消費電力化を達成できないことになる。

そこで、ワード線用の駆動回路として、例えば第３図に
示すような公知のスーパバッファ回路を用いることが考
えられる。

この駆動回路は、入力端子３３と、ワード線３０に接続
された出力端子３４との間に、インバータ回路部４０及
び出力回路部５０が接続された構成になっている。イン
バータ回路部４０はＥＦＥＴ４１及びＤＦＥＴ４２から
なるＤＣＦＬで構成され、そのＥＦＥＴ４１のドレイン
側の出力ノードＮ３には出力回路部５０が接続されてい
る。

出力回路部５０は、電源電圧■。、と接地電位■ｓ。

との間に直列接続された２個のＥＦＥ’ｒ”５１゜５２
からなり、ＥＦＥＴ’５１のゲートが入力端子３３に、
ＥＦＥＴ５２のゲートがノードＮ３にそれぞれ接続され
ている。

第３図の回路において、入力端子３３が“Ｉ−［”であ
ると、ＥＦＥＴ５１がオンし、一方インバータ回路部４
０の出力ノードがＬ″となるのて゛、ＥＦＥＴ５２がオ
フとなって出力端子３４は“１−、パとなる。また、入
力端子３３がｌ　１−１１であると、ＥＦＥＴ５１がオ
フし、一方インバータ回路部４０の出力ノードＮ３が“
Ｈ”となるのて′、ＥＦＥＴ５２がオン状態となって出
力端子３４は′″Ｈ”となる。このように、直接ワード
線３０を駆動する出力回路部５０が相補動作するので、
そのＥＦＥＴ５１，５２の特性値βを大きくしても、消
費電力は比較的小さくできる。

ところが、出力端子３４が″“ｌ（′°となる時を詳細
に考えると、インバータ回路部４　ｏの出力ノードＮ３
は電源電圧ＶＤ１１まで」１界するから、そのノードＮ
３の電位を■３、ワード線３０の電位を■　とすると、
ＥＦＩＥ１’５２のゲーＩ・電圧はＶ。３＝Ｖ　　−Ｖ
３０＝ＶＤＤ−Ｖ２Ｏとなる。一方ワート線３０はショ
ッＩ・キーダイオード３２によって０．８Ｖ程度にクラ
ンプされるので、■Ｇｓ＝ＶＤＤ−０，８（Ｖ）となる
。Ｅ　Ｆ’　Ｅ　’ｒのスレッショルド電圧■ＴＥは０
．２Ｖ程度であるから、電源電圧■ＤＤがＩＶ以」−て
′あると、■シＦＥＴ５２からショットキーダイオ−１
＜３２／＼無川なりランプ電流が流れることになる。そ
σ几（１県、１１１１述のごとく高速化のために出力回
路ｒ’（；５０の各ＦＥｉ’５１　、５２の特性値βを
大きくすれば、前記のクランプ電流も大きくなって消費
電力が増大する。

さらに、ＥＦＥ１’５２をＤ　ＥＬ−、ｌ’で置き換え
た回路が知られているが、このような回路においては、
ＤＦＥＴのスレッショルド電圧■［Ｄが約−０，６Ｖ程
度とＥＦＥＴ５２のゲート電圧ＶＧＳに対して小さいこ
とから、駆動能力が大きい反面、クランプ電流の増大が
より著しいものとなる。

なお、出力回路部５０の負荷ＦＥＴ５２がＥＦＥ”Ｆあ
るいはＤＦＥＴのいずれの場合でも、このようなスーパ
バッファ回路においては、そのＦＥＴ５２のゲート電圧
■Ｇ８が電源電圧■。０に依存するため、前記のクラン
プ電流または電源電圧ＶＤＯの変動によって大きく変動
することになる。

以上のように、従来の駆動回路では、高速化と低消費電
力化の双方を達成することが困難であった。

（２）プロセス変動や電源電圧変動の影響を受けやすい
点 １１１ｆ述したように、ワード線３０のパ［ゼ°を一定
電位以下となるように制限し、メモリセル２０に無用な
電流流入が生じないようにすることが、メモリ回路安定
動作のために望ましい。一方、ワード線３０が各メモリ
セル２０のＥＦＥＴ２５゜２６のゲートと接続されてい
ることを考慮すると、高速動作のためには、ワード線３
０の°゛Ｈ′°Ｈ′°電位リセル２０への電流流入を生
じない範囲で可能な限り高い電位であることが望ましい
。

そこで第２図におけるメモリセル２０の内部ノードＮｌ
、Ｎ２の電位を考えると、いずれが一方か１１　ＨＩＩ
であり、池方が“Ｌ”であって、電流流入は″Ｌｕであ
る方のノードＮ１またはＮ２に接続された［７！、Ｆ’
Ｅ’Ｉ’２５または２６に生じることは明らかである。

例えば、特開昭６０−５９５８９号公報に記載されてい
るように、ＭＥＳＦＥＴのゲート幅Ｗとゲート長ｇの比
ｗ／ｎをＥｒ”Ｅ’Ｔ’２１と２２で２０／１、ＤＦＥ
Ｔ２３と２４で４／８、ＥＦＥ１゛２５と２６で１０／
１に設定した場合、ＶＤＤ＝Ｉ■である時、例えば“［
、′°側のノードＮ１は約０．１５Ｖ、Ｈ１１側のノー
ドＮ２は約０，７■となっている。ノードＮ２が電源電
圧■。０以下の０．７■であるのは、第２図のＥＦＥＴ
２］−のショットキーゲートが順バイアスされ、ノード
Ｎ２をクランプしていることによる。即ち、各ＦＥＴ’
のゲートとソース及びドレイン間に存在する寄生ダイオ
ードのターンオン電圧■、は０．７■である。従って前
記の設定条件では、ワード線３０の″Ｈ”電位が０゜８
５Ｖ　（＝ノードＮｌ、Ｎ２の“Ｌ″電位十Ｖ−となる
まで、メモリセル２０への電流流入は生じない。そのた
め、ワード線３０の“Ｈ”電位は０．８５Ｖに設定する
のが望ましい。

さて、いままでの説明で、ワード線３０のクランプ電位
を、特開昭６０−５９５８９号公報に記載された０、８
■としてきたが、この値は前記公報記載から、前述した
ごとく推定されるターンオン電圧ＶＦ＝０．７Ｖの値よ
りも０．１Ｖ大きい。

つまり、前記公報の技術では、ショットキーダイオード
３２に直列に存在する寄生抵抗を仮定し、この寄生抵抗
によって生じる電圧降下分を０．１■と見積り、暗黙の
うちにターンオン電圧■［に加えているのである。この
ように、ショットキーダイオード３２の寄生抵抗による
電圧降下分をも加味して、ワード線３０のＨ”電位を、
メモリセル２０への電流流入のないぎりぎりのレベルに
設定しているのであるが、こうした設計においては、シ
ョットキーダイオード３２を流れるクランプ電流が大き
いと、その寄生抵抗のプロセスによる血かな変動でも該
寄生抵抗による電圧降下分が大きく変化し、その結果ク
ランプ電位もまた大きく変化することになる。従って、
高速化のために負荷であるＤＦＥＴ２３の特性値βを大
きくすると、大きなりランプ電流が流れるから、クラン
プ電位はプロセス変動によって大きく変化するおそれが
ある。

また、前述のごとくワード線用駆動回路としてスーパバ
ッファ回路を用いると、電源電圧■ＤＤによってクラン
プ電流が変化するから、ショットキーダイオード３２の
寄生抵抗による電圧降下分も変化する。そのため、クラ
ンプ電位は電源電圧■ＤＤにも依存する。

このように、従来のワード線３０をショットキーダイオ
ード３２でクランプする構成においては、高速化のため
第２図の駆動回路１０の負荷ＤＦＥ１゛１２の特性値β
を大きくしたり、あるいはドライバ回路を第３図のスー
パバッファ回路とすると、面かなプロセス変動や、電源
電圧Ｖ。Ｄの変化によって、該ワード線３０のクランプ
電位（即ち、”　Ｉ−１”電位）が高くなってメモリセ
ル２０への電流流入が生じたり、あるいは低くなってメ
モリのアクセスタイムが長くなるという欠点が存在する
。

本発明は前記従来技術が持っていた課題として、高速化
及び低消費電力化が困難な点と、出力のＩＩＩド電位が
プロセス変動や電源電圧変動等の影響を受けやすい点と
について解決した駆動回路を提供するものである。

（課題を解決するための手段） 前記課題を解決するために、請求項１の発明では、入力
端子の電位を反転するＤＣＦＬからなるインバータ回路
部と、第１の電源電位と出力端子間に接続され前記入力
端子の電位によりオン、オフ制御される第１のＭＥＳＦ
Ｅ’ｌ’、及び前記出力端子と第２の電源電位間に接続
されｕＩ記インバー夕回路部の出力によりオン、オフ制
御される第２のＭＥＳＦＥＴを有する出力回路部とを備
えた駆動回路において、前記インバータ回路部の出力側
と前記第１の電源電位との間に、ショットキーダイオー
ドを有する第１のクランプ回路を接続したものである。

請求項２の発明では、請求項１の第１のクランプ回路を
、ショットキーダイオードと、所定電位により制御され
る］、　ｆ［／ｄまたは複数量の第３のＭＥＳＦＥＴと
の直列回路で構成したものである。

請求項３の発明では、請求項１または２記載の駆動回路
において、前記第３のＭＥＳＦＥＴのゲート電位により
制御されるプルダウン回路を、前記出力端子に接続した
ものである。

請求項４の発明では、請求項１．２または３記載の駆動
回路において、所定のクランプ電位を有する第２のクラ
ンプ回路を前記出力端子に接続したものである。

（作用） 請求項１および２の発明によれば、以上のように駆動回
路を構成したので、出力端子が所定の電位まで上昇する
と、第２のＭＥＳＦＥＴのドレインとソース間に生じる
コンダクタンスと等価な等価コンダクタンスが急速に減
少するように設定でき、それにより、出力端子側に接続
されるメモリセル等の負荷への電流流入の阻止が図れる
。また第１のクランプ回路に接続されるインバータ回路
部は、直接に出力端子側の負荷を駆動するわけではない
ので、そのインバータ回路部を構成するＦＥＴの特性値
βを小さくしてら、著しく高速性能を損うということは
ない。そのため、高速性能を損わずに第１のクランプ回
路に流れる電流を小さくでき、低消費電力化が図れる。

その上、第１のクランプ回路に存在する寄生抵抗に僅か
な変動があっても、クランプ電位が大きく変化すること
がない。

請求項３．４の発明では、出力端子に接続されたプルダ
ウン回路または第２のクランプ回路は、出力のクランプ
電位を精密に設定ならしめ、さらに第２のクランプ回路
を流れる電流を減少させ、低消費電力化と耐プロセス変
動性を向上さぜる働きをする。

従って、前記課題を解決できるのである。

（実施例） 第１図は本発明の第１の実施例を示す駆動回路の回路図
である。

この駆動回路は、負荷２ＯＡとして例えば第２図のスタ
ティックＲＡＭのメモリセル２０におけるワード線３０
を駆動する回路であり、スーパバッファ回路で構成され
ている。即ち、この駆動回路は、入力端子６０と、ワー
ド線３０に接続された出力端子６１とを備え、その出力
端子６０にはインバータ回路部７０及び出力回路部８０
が接続され、さらにそのインバータ回路部７０と出力回
路部８０との間に第１のクランプ回路９０が接続されて
いる。

インバータ回路部７０は、スイッチ手段であるＥＦＥＴ
７１と、負荷用（７）ＤＰＩ’、’ｒ７２とが、第１の
電源電位である接地電位ＶＳ８と第２の電位である電源
電圧ＶｔＪＤとの間に直列に接続されたＤＣＦＬ″ｃｍ
成され、ＥＦＥＴ７１のゲートが入力端子６０に接続さ
れている。出力回路部８０は、接地電位■ｓ、と電源電
圧■Ｄｏとの間に直列接続された第１．第２のＥＦＥＴ
８１．８２からなり、第１のＥＦＥＴ８１のゲートが入
力端子６０に接続され、第２のＥＦＥＴ８２のゲートが
ＥＦＥＴ７１のドレイン側の出力ノードＮＩＯに接続さ
れている。ＥＦＥＴ８１のドレインとＥＦＥＴ８２のソ
ースは、出力端子６１に接続されている。

インバータ回路部７０の出力ノードＮ１０と接地電位Ｖ
、８との間には、アノード側が出力ノードＮＩＯに接続
されたショットキーダイオード９１からなるクランプ回
Ｂ９０が接続されている。

出力端子６１には、ワード線３０を介して負荷２ＯＡが
接続されている。負荷２０．Ａは、例えばワード線３０
の等価容量である負荷容量Ｃと、次段への電流流入を考
慮するため次段の等価ダイオードＳＤとを備えた、等価
回路で構成されている。

なお、出力端子６１には、従来の第３図と同様にショッ
トキーダイオード１０１からなる第２のクランプ回路１
００を接続してもよい。

次に、第４図を参照しつつ第１図の動作を説明する。な
お、第４図は第１図の動作波形図であり、横軸に時間が
、縦軸に入力端子６０の電位Ｖ６０、出力端子６１の電
位■６１及び出力ノードＮ１０の電位■１ｏがそれぞれ
とられている。■６１＋１は出力電位■６１の’Ｈ”電
位、■「はシミ１ツトキーダイオードのクランプ電位、
Ｖ［しはＥ−、Ｆ　Ｅ　Ｔのスレッショルド電圧である
。

先ず、入力端子６０の電位がＩＩ　８１１であるとする
。この時、ＥＦＥＴ７１がオンするので、出力ノードＮ
ＩＯの電位■１ｏはＩＩ　Ｌ　ＩＩとなり、ＥＦＩＥＴ
８２がオフになる。一方、ＥＦＥＴ８１のゲートは入力
端子６０に接続されているのでオンとなり、出力電位ｖ
６１は“Ｌ＋＋どなる。即ち、出力回路部８０は相捕的
に動作する。

ここで、入力端子６０の電位Ｖ６ｏが“）（“′からＩ
Ｉ　Ｌ　１１に変化すると、ＥＦＥＴ７１がオフし、電
位■１ｏが上昇する。ノードＮＩＯにはクランプ回路９
０が設けられているので、電位Ｖ１ｏはショットキーダ
イオード９１のクランプ電位Ｖ１でクランプされる。一
方ＥＦＥＴ８１は、入力電位■６ｏがパ［、“であるか
らオフしており、Ｅ　ｒ”　Ｅ　Ｔ８２は電位Ｖ１ｏが
上昇するのでオンとなり、出力電位■６１が上昇する。

このように出力電位Ｖ６１が上昇すると、ＥＦＥＴ８２
のゲート・ソース間電圧ＶＧｓが小さくなり、そのト肩
；’ＥＴ８２の等価コンダクタンスが小さくなるので、
電源電圧■ｏＤ−出力端子６１−負荷容景Ｃへ流れる充
電電流Ｉ、は小さくなってゆく。さらＧこ出力電位Ｖ６
１が一ヒ昇し・ＶＧＳ”Ｖｌｏ　　’６１”ＴＥとなる
と、充電は終了する。つまり、ノードＮＩＯは電位ＶＦ
にクランプされているから、■［−■６１≦■■Ｆとな
って充電が終了し、出力電位Ｖ６１の゛″ＦＦド電位６
１＋１　≦■Ｆ−■ＴＥ＜”Ｆとなる。Ｖｌよ０．７■
、■１１≧０．２Ｖ程度であるがら、■６１１１ユ０．
５■となるなめ、負荷２ＯＡへの電流流入を防止できる
。なお、出力端子６１が′°ト（“である時も出力回路
部８０のＥＦＥＴ８２、ＥＦＥＴ８１は相補動作してい
る。

次に、電位■６０がＬ”から”　Ｈ”変わると、ＥＦＥ
Ｔ７１及びＥＦＥＴ８１がオンし、電位■１ｏがＩＩ　
ｌ、′となり、Ｅ　Ｆ　ＥＴ　８２がオフとなって出力
電位■６１はＩＩ　ｌ、′となる。従って負荷２０Ａ／
＼の電流流入のない相補動作する駆動回路が得られる。

本実施例では、次のような利点を有しζいる。

Ｅ　Ｆ　ＩＥ　’Ｆのスレッショルド電圧ＶＴＦが■Ｌ
Ｅ〉０であるように製造されていれば、出力電位Ｖ６１
がクランプ電位■１以上に−Ｌ昇することがないので、
従来のごとく、等価ダイオードＳＤやワード線３０に設
けられたシミ７ツトダイオード１０１に無用な電流が流
れるということはない。一方、プし７セス変動等によっ
てＶ　ｒ　Ｅ　＜　０となった場合においては、従来の
ように、ワード線３０にシミ・ソトＡ−−ダイオード１
０１を設けることで、次段ｌ＼の電流流入を防止できる
。この場合は、ショットキーダイオード１０１に電流■
２が流れることになるが、前述のごとく出力電位Ｖ６１
が電位Ｖｌ近くて・あれば、■Ｇｓ二〇ＶとなってＥＦ
ＥＴ８２を流れる電流ＩＰは抑制される。ｆｆｆｆって
出力回路部８０におけるＥＦＥ’Ｔ”８２の特性値βを
大きく取っても、ショットキーダイオード１０１に流れ
る電流は極めて小さい。ゆえに、ショットキーダイオー
ド１０１の寄生抵抗の変動によって出力型（Ｉ′Ｌ■６
１Ｎが大きく変わるおそれはない。

また、ショットキーダイオード９１については、インバ
ータ回路部７０におけるＤＦＥ”Ｔ”７２の特性値βを
小さくすれば、そのシミッＩ−キーダイオード９１に流
れる電流は小さくできる。ＤＦＥＴ７２は、直接出力端
子６１を駆動しているわけではなく、出力回路部８０に
おけるＥＦＥＴ８２のゲートを駆動するのであるから、
その特性値βを小さくしても、高速性能を大きく損なう
ことはない このように、出力回路部ＳＯとそれを駆動するインバー
タ回路部７０との間にクランプ回路９１を設けることで
、高速性能を損なうことなく、各クランプ回路９０，１
００に流ｉ−する電流を小さくして、低消費電力でプロ
セス変動に対して安定な駆動回路を得ることが可能とな
る。

本発明では、出力端子６１の“”　Ｉ−１”電位Ｖ６１
１を第１の実施例よりやや高く設定することができ、そ
の実施例を第５図に示す。

第５図は本発明の第２の実施例を示すワード線用の駆動
回路の回路図である。

この駆動回路では、第１図の第１のクランプ回路（９０
に代えて、構成の異なる第１のクランプ凹１？ｔ　９　
ＯＡ及び定電圧源回路１１０か設けられている。

第１のクランプ回’ｄＢ　９０　Ａは、シミ１ツトＡ・
−ダイオード９１及び第３のＥｌ”ＥＴ９２の直列回路
て構成され、そのショットキーダイオード９１のアノー
ドか出力ノードＮ１０に、カソードかＥｌ”Ｌ”：Ｔ９
２のドレイン側ノードＮｉｌにそれぞ）え接続され、そ
のＥト’ＩＥ１’９２のソースが接地電位Ｖｓｓに接続
されている。［ΣＦＥＴ９２のゲートは、定電圧源回路
１１０から出力される基準電位■１（に接続されている
。定電圧源回路１１０は、例えばＤＦＥ’Ｔ”ｌｌｌ及
びショットキーダイオード１１２の直列回路で構成され
、そのＤ　Ｆ　Ｅ　Ｔ１１１のドレインが電源電圧Ｖ□
Ｄに、ソースが基準電位ＶＲ及びショットキーダイオー
ド１１２のアノードにそれぞれ接続され、そのショット
キーダイオード１１２のカソードが接地されている。

なお、定電圧源回路１１０は各駆動回路毎に１藺ずつ＜
１要なものではなく、複数の駆動回路に対して共通便用
してもよい。

以上の構成において、第６図及び第７図を参照しつつ動
作を説明する。

なお、第６図は第５図の動作波形図であり、横軸に時間
、縦軸に入力電位■　　出力電位Ｖ６１．６０・ ノードＮ１．Ｏ，Ｎｉｌの電位Ｖ１ｏ、■１１がとられ
ている。ＶＤｓはＥＦＥＴ９２のドレイン・ソース間電
圧であり、その他の符号は第１の￥施例と同一である。

第７図は第５図の回路において出力電位Ｖ６１が“Ｈパ
となる時のノードＮ］−１の動作特性図であり、横軸に
電圧■、縦軸に電流■かとられている。Ｓ７２はＤＦＥ
Ｔ７２の負荷曲線、Ｓ９２はＥＦＥＴ９２の特性曲線で
ある。

第６図と第１１図を比較すると明らかなように、この実
施例と第１の実施例の動作波形においては、出力端子６
１の電位■６１とノードＮＩＯの’　Ｈ”電位のみが異
なる。よって出力端子６］が“”ｉｉ’″となる時の動
作について説明する。

いま、入力端子６０の電位■（、ｏが”’ＩＩ’“から
ＩＩ　ｌ、　ＩＩに変化すると、１ＥＦＥ′ｌ”７１　
、８１が共にオフし、ノードＮ　１０の電位Ｖ１ｏ及び
出力電位■６１が」−昇する。ノードＮＩＯにはクラン
プ回路９０Ａが接続されているから、電位”１０の゛’
Ｈ°゛電位は該クランプ回路９０７＼のクランプ電位Ｖ
、０になる。

第７図において、ノードＮ　１１の動作点は、ＤＦＥ’
ｌ’７２の負荷曲線Ｓ７２と１らＩ”ｌ’：Ｔ９２の特
性曲線Ｓ９２の交点となって、その電圧がクランプ時の
１乙Ｆ；　Ｅ、　Ｔ　９２のゲート・ソース間電圧ＶＤ
ｓとなる。ＥＦＥＴ９２のグー１〜電位は定電圧源回路
１１０によってＶ［になっている。こｉｔは、第２図に
おけるメモリセル２０内部のノードＮｌ。

Ｎ２の“Ｉ−１”電位に等しい。従ってＤＦＥ−Ｆ７２
とＥＦＥＴ９２の特性値β比を、第２図のメモリセル２
０の負荷用ＤＦＥＴ２３とスッチング用ＥＦＥＴ２１の
β比と等しくすれば、第７図のノードＮｉｌの電位Ｖ１
１とメモリセル２０内部のノードＮｌ、Ｎ２のＩＩ　ｌ
＝　１１電位とを等しくできる。

さて、クランプ回路９ＯＡのクランプ電位■９ｏは、そ
の構成から明らかなようにＶ９ｏ−Ｖ［＋Ｖ１１となる
から、ノードＮｅｏの′″）Ｉ”電位は■１−＋ｖ１１
となる。第１の実施例と同様、ｔｌＨ力電位Ｖ６１の上
昇はＥＥＥＴ８２のゲート電圧■ＧＳが■Ｇｓ≦■ＴＥ
となって停止するから、出力端子６１の“１４′°電位
■６１＋１はＶ６１＋１　”■Ｆ　十Ｖ１１−■ＴＦと
なる。前述のごとく、■「≧０．７Ｖ。

■１１ユ０．１５Ｖ、Ｖ丁Ｅ上０．２Ｖ程度であるのて
′、Ｖ６１１１　＝Ｑ　、　６５　Ｖとなって、負荷２
ＯＡへの電流流入は生じない。なお、Ｉ）ＦＥＴ７２の
特性値βをもう少し大きくしてＶＧｉｌｌ　”０．８Ｖ
程度に設定することも可能である。

この第２の実施例では、次のような利点を有している。

出力電位■６１が上昇して■６１＋１≧０．６５Ｖ程度
となると、ＥＦＥＴ８２のコンダクタンスは急速に小さ
なものとなる。従って、第１の実施例と同様にプロセス
変動等で、例えばＶｌ〈０となって、クランプ回路１０
０中のショットキーダイオード１０１に電流が流れるよ
うな場合でも、ＥＦＥＴ８２のβを大きく収りつつ、し
かも等価ダイオードＳＤを流れる電流を小さくすること
ができる。また、クランプ回路９ＯＡを流れる電流は、
ＤＦＥＴ７２のβを小さくすることで、小さなものにで
きる。このＤ　Ｐ　ＩＥ　Ｔ　７２は直接、負荷２ＯＡ
を駆動するわけではないので、そのβを小さくしても、
高速性を著るしく損なうということはない。このように
高速性を維持し、クランプ回路９０Ａおよび１００に流
れる電流を小さくできるので、低消費電力でプロセス変
動に強いものが得られる。また、クランプ回路９０Ａの
Ｅ　Ｆ　Ｅ　’Ｉ’９２と、インバータ回路部７０のＤ
ＦＥＴ７２のβ比を適切なものとすることで、出力端子
６１の“Ｈ゛°電位■６１Ｈを所望の値とすることが可
能となる。

なお、以上の説明では、プロセス変動のない限りワード
線３０側に設けられたクランプ回路１００への電流流入
はないとしてきたが、次のような設計も可能である。即
ち、クランプ回路９ＯＡのクランプ電位■、。をより高
目に、例えば１．０■程度に設定し、一方、ワード線３
０側のクランプ回路１００を従来のごとくショットキー
ダイオード１０１の寄生抵抗成分による電圧降下分を加
味した０、８■程度に設定することで、出力端子６１が
Ｈ′°となる時、クランプ回路１００によって出力電位
Ｖ６１１１をクランプする設計も考えられる。このよう
にすれば、出力電位■６１＋１の微妙なレベル設定が可
能となる。こうした場合においても、ＥＦＥＴ８２のゲ
ート電圧■　が０．３■となってＶ丁Ｆ（−〇、２Ｖ）
４こ近Ｓ いことから、ワード線３０側のクランプ回路１００を流
れる電流は従来のものより数段率さいものとなって、プ
ロセス変動に強い駆動回路を得ることができる。また、
クランプ回路９０ＡにおけるＥＦＥ’Ｔ”９２は、適切
な電圧降下を得るためのものであって、常時オン状態で
非飽和領域で働らくものであるから、ＥＦＥＴ９１のか
わりに、ゲートとソースを接地したＤＦＥＴもしくは拡
散抵抗のようなものであってもよい。

出力端子６１の“■］′°電位■６１Ｎをさらに精密に
設定することの可能な実施例を第８図に示す。

第８図は本発明の第３の実施例を示すワード線用の駆動
回路の回路図である。

この駆動回路では、第１図の第１のクランプ回路９０に
代えて、構成の異なる第１のクランプ回路９０Ｂ及びプ
ルタウン回路１２０が設けられている。第１のクランプ
回路９０Ｂは、ショットキーダイオード９１及び第３の
ＥＦＥＴ９３の直列回路で構成され、そのショットキー
ダイオード９１のアノードがノードＮ　１．０に、カソ
ードがＥＩ”Ｅ’ｒ”９３のトレイン四ノードＮｉｌに
接続され、さらにそのＥＦＥＴ９３のソースが接地電位
■ｓｓに、ゲートがｌへレイン（則ノードＮｉｌに１（
続されている。出力端子６１にはプルダウン回路１２０
が接続されている。このプルダウン回路１２０は、電流
源として働＜Ｅｌ”ＥＴ１２１を有し、そのトレインが
出力端子６１に、ソースが接地電位■ＳＳに、ゲートが
ＥＦＥ’Ｉ’９ＢのゲーＩへにぞれぞれ接続されている
。

なお、この実施例において、出力端子６１に特に第２の
クランプ回路１００Ａを設ける場合は、該クランプ電位
を、後述する本実施例の出力電位の“’）Ｉ”　　（＝
０．８Ｖ）より充分高いものとする。

即ち、クランプ回路１００Ａは、ショットキーダイオー
ド１０１と、比較的大きな抵抗索子１０２とを直列接続
した構成とし、ワード線３０の電位の立ち上がり時の大
きな反射（オーバシュート）が生じた時のみクランプし
、直流的にはクランプしないものとする。等価ダイオー
ドＳＤのターンオン電圧は、０゜８５Ｖ〜０．９■程度
である。

次に、第９図を参照しつつ動作を説明する。

なお、第９図は出力電圧■６１が″“Ｆゼ°の時のノー
ドＮｉｌ及び出力電位■６１の動作特性図であり、横軸
に電圧■、縦軸に電流■がとら７ｔている。

’７２はＤＦＥＴの１ルイン電流、ＩＯ２はＩＦ、ＦＥ
　′Ｉ’９３のドレイン電流、１１２１はＥＦＥｉ’１
２１のトレイン電流、Ｓ７２．８７２ａはＤＩ？Ｅ’ｌ
’７２の負荷曲線、８９３はＥＦＥＴ９３の特性曲線、
５１２１はＥｒ・’ＥＴ１２１の特性曲線、Ｓ８２はＥ
ＦＥＴ８２の特性曲線である。

先ず、第１の実施例と同様に、Ｉ・：　ＦＬ−、’］’
７１　。

８１がオンし、Ｅ　ＦＥ　１’　８２がオフすると、出
力電位■６１は“し′°となる。次に、入力電位■６０
がパ１ビとなると、ＩＥＦＥ’Ｔ’７　ｔ　、　８１は
オフし、ノードＮＩＯの電位Ｖ１ｏ及び出力電位■６１
が上昇する。ノードＮＩＯはクランプ回路９０１３によ
ってクランプされているから、電位■１ｏは一定電位■
、。已にクランプされる。ここで、■９０Ｂはクランプ
回路９０１３のフラング電ｔｉｔである。

以下、このクランプ電位■９０［３について検討する。

検討に先だって飽和時のＥ　Ｆ　ＩＥ　Ｔのドレイン電
流Ｉ、とゲート電圧■、の近ｆｌｉ式を示す。

１、＝β（ＶＧ　　’ＴＥＡ” ここで、 ・・・（１） ＶＧ　　　　Ｖ丁Ｅ＝ΔＶ ・・・（２） と置くと、 となる。

第９図の動作特性図において、Ｅ　Ｆ’　Ｅ　Ｔ９３は
、そのドレインとゲートが接続されているから飽和し７
、その特性は、Ｖ［）３９３〉■ＴＥ　（但し、ＶＤＳ
９３１：Ｉ”ＥＴ９Ｂのトレイン・ソース間電圧）で電
流の流れ始める曲線３９３となる。一方、電源電圧■９
．からＤＦＥＴ？２で決まる電流が流れ、その負荷特性
は、ＤＦＥ’ｒ’７２の負荷曲線Ｓ７２を、ショットキ
ーダイオード９１の電位Ｖ［分シフ１〜した曲線５７２
ａとなる。それゆえクランプ時のノー１’Ｎ１１の動作
点は、曲線Ｓ９３と曲線Ｓ　７２　ａの交点となり、Ｅ
ＦＥＴ９３を流れるトレイン電流を■７２、ノードＮｉ
ｌの電（＋Ｊ、　Ｖ　１１を■１１＝ＶＴＥ＋６ｖ９３ ・・・（４） とすると、（２＞、（３）式より 八Ｖｇ３＝　５　　　　　”・（５） １μし、８ｇ３　：　Ｅ　Ｆ　Ｆ、　Ｔ９３の特性値と
なる。従つＣ、クランプ電位ｖ９０Ｂは■９０ｔ３　＝
Ｖｉｔ″−Ｖ　（＝Ｖ　ｒ［−１−Ａ　Ｖ　９３−＋−
Ｖ　Ｆとなる。

次に出力端子６１の出力電位ｖ６１について検討づる。

出力段でＥＦＥＴ８２はソース・フォロワになっ°ζい
るから、そのドレイン’Ｅ＞Ｎ　Ｉ　Ｂ２とゲート電圧
■ＧＳは（１）、（２＞、（３）式に従う。回路構成よ
り、Ｖ　　＝Ｖ　　−Ｖ　　であって、クランプＧＳ　
　　１０　　６１ 時は（６）式より ■１０＝Ｖ９０Ｂ″＝ＶＨＥ＋Ｖｒ　　　　　−（７＞
■６ｌ−Ｖ６１１ ・・・（８） よって、 １８２＝β８２はＶ９３＋ゞＦ　−ＶＧｌＮ）”・・・
（９） 但し、β　・ＥＦＥＴ８２の特性値 ８２・ となる。即ち、ＥＦＥＴ８２の特性は、■−ΔＶ　９３
　＋　Ｖ　Ｆ ・・（１０） となる点で電流の流れ始める曲線Ｓ８２となる。

一方、ＥＦＥＴ’１２１のゲートがＥＦＥＴ９Ｂのゲー
ト及びドレ、インに接続され、カレント・ミラー回路と
なっている。従って、説明の便宜上、ＥＦＦ、”［’９
３とＥｌ”ＩＥＴ１２１のβを一＋７；　Ｌいものとす
ると、Ｅ、ＦＥＴ１２１のドレイン電流■１２１はＥＦ
ＥＴ９３に等しくＩ７２となり、その特性は曲線５１２
１となる。動作点は曲線５１２１と曲線Ｓ８２の交点で
あるから、Ｅｌ；’ＥＴ８２．及びＥ　Ｆ　Ｅ　Ｔ７２
を流！しるｌルイン電流はＩ７２である。

’８２”’７２ ・・・（１１） ここで、第９図中の１−０の点とＩ　＝　１７．、の点
との電位差をΔ■８２とすると、（１，）、＜２）（３
）式より よって、 ■６１１１　”’　（Δ■９３−ΔＶ８２）　＋ＶＦ　
　　・・・（１４）・“Ｖ６１Ｈ＝　（ニー「四）鳳ｈ ・・・（１５） 従って、出力電位■６１＋１はβ９３、β８２及びＤＦ
Ｅ１゛７２のβ７．によって決まる一定の（１ａだけＶ
、より高く設定できる。

例えば、ノードＮ］、１の動作点がＶｌｌ−０、４■と
なるように動作点を選び、β８２／′β９３＝４程度に
すれば、”ＩＩ≧０．２■であるがら、Δ■９３上０．
２Ｖ、ΔＶ８２＝０．１．ＶとなってＶ６１１０．８Ｖ
が得られ、これは充分実際的な数値である。

この第３の実施例では、次のような利点を有している。

く１５）式から明らかなように、■６１＋１はＶＤＤや
■１１の影響を受けない。さらに、（１−＝１　）式の
第１項のΔ■９３とΔ■８２のそれぞれは、いずれも同
じ形でβに依（ドすることから、プロセス変動による特
性変化を小さなものにできる。また、前述したように、
クランプ回路９０　［３を流れる電流、及び電流源とな
るＦ、ＦＥＴ１２１を）Ｉれる電流は１）ＦＥＴ７２の
βのみて゛決まり、”ＤＤや出力りり１Ｍ’８部８０の
Ｉ”　ＩＥ　’ｒのβに依（ｒ−１，ない。ｂＹニーｖ
て出力端１’６１が“Ｉ−１”となる時、クランプ回路
９０１３やＩＥＩ”Ｉ乙′１”　１２１を流れる電流は
、ＤＩ・斗：ｉ’７２のβをノドさくすることのみて′
１印えることがて°きて、Ｄ、（消ｌ？電力化を達成で
き、また各素子の寄生抵抗等の変動による影響を小さく
することも−（”きる。

なお、Ｄ　Ｆ　Ｅ　ｉ’　７２のβを小さくし”〔ム高
速性が損なわれない点は、曲尾実施例と同じである。

第１０図は本発明の第ｔ１の実施例を示すワード線用駆
動回路の回路図である。

この駆動回路は、第３の実施例をさらに改良したもので
、第８図の第１のクランプ回路９０Ｉ３に代えて、橘成
の異なる第１のクランプ回ｌｉｆ＋　９０　Ｃ及び定電
圧源回路１１０Ａを設け′（いる。

第１のクランプ回路９０Ｃは、ショットキーダイオード
９１、ノードＮ１１、第３のＥＦ　Ｆ、　１’９１１、
ノードＮ　１２、及び第３のＥ　Ｆ　Ｆ、−Ｆ９３を有
し、それらが出力ノードＮＩＯと接地電位■、Ｓ間に直
列に接続されている。ＥＦＦεＴ９３のゲートはブｌレ
タ゛Ｔンン回ｉ１名１．２０中のＥＦ’ＥＦＥＴ１２１
トに接続されている。Ｅ　Ｆ　Ｅ　１”　９−１のゲー
Ｉ〜は、定電圧源回路１１０Ａから出力される基準電位
ＶＲに接続されている。このＥＦＥＴ９４は、適切な電
圧降下を得るためのもので、常時オン状態であり、非飽
和領域で働くしので、ドレインとソースを接続したＤ　
Ｆ　Ｅ　Ｔや拡散１氏抗のようなものであってもよい。

定電圧源回路１１０Ａは、例えばＤ　Ｉ＝’　ｒ・〕′
Ｉ’］−１１、ショットキーダイオード］１２及びＥＦ
Ｅ”ｌ”１１３を有し、それらが電源電圧”ＤＤと接地
電位ＶＳＳ間に直列に接続されている。

この１１１に動回路は、第３の実施例に比べて、出力端
７−６１が”　Ｈ”となる時の電位■１ｏ、Ｖ６１、及
びクランプ回路９０Ｃのクランプ電位Ｖ９ｏｃが異なる
のみである。即し、クランプ回路９０Ｃにおいて、ショ
ットキーダイオード９１とＥＦＥ”Ｔ’９３との間に電
圧降下手段であるＥｌ”ＥＴ９４を挿入したのて、その
Ｅ　−ｆ”　Ｉ！：　′Ｉ”　９　＝＝１のドレイン・
ソース間電圧■９／ｌが＋ｉｉｊ記第３の実施例の各（
１）〜（１５）式における■［の各項に加えられること
となる。従って、（７）式より、新しいクランプ電位Ｖ
、。０は ■９ｏｃ＝■丁［＋Δ■９３＋（■１−十■９４）・・
−（１Ｂ）となる。また、（１５）式より新らしい出力
電位■６１１１は・ ６１＋１　　（仄−７０；）ｊ弓 ＋　（ｖ　ｒ　＋Ｖ　９４　）　　　　　　・・・（１
７）となる。（ｊｊ　Ｌ、）んＦＥｉ−９３と１２１の
特性（直βは等しいものとする。ｂテっ一〇、第１０図
におけるＥｌ・’Ｅ、Ｔ９　Ｂ、　　１２１　、８２の
βを全て等しく設計すれば、 Ｖ６ｉｌ＋　　−′ｖ’Ｆ　　＋Ｖ９４・・・（１８） となる。

次に、定電圧源回路１１０Ａにおい′ζ、１月：ＥＴ７
２．！：Ｆ、ＦＥＴ９３のβ比と、ＤＦＥ’ｒｌ　１１
とＥＦＥＴＬ１３のβ比を等しく設計ずれば、ＥＦＥＴ
ｌ１３とＥＦＥＴ９３の電圧降下分を等しくでき（Ｅｌ
”ＥＴ１１３のトレイン・ソース間電圧Ｖ１，３＝ＥＦ
ＥＴ９３のトレイン・ソース間電圧９３■９３）、基準
電位ＶＲ，即ちＣＦ　Ｅ　Ｔｅ３のゲート・ソース間電
圧■、４を、Ｖ９４＝ｖ１（−Ｖ２Ｃ −ＶＩ′＋Ｖ１１３−Ｖ９３＝Ｖ［°゛値１９）とでき
る。従って、第２の実施例で説明したように、Ｄ　Ｉ”
　ＴＥ　′Ｉ’　７２とＥ　Ｆ　Ｅ　ｉ’　９４のβ比
を、第２図中のメモリセル２０の負荷用１月”ＥＴ２３
とスイッチング用ＥＦＥＴ２１のβ比（負荷用ＤＦ［’
、”ｒ’２４とスイ”／チング月１１Ｅ　ｌ”　Ｅ　ｉ
’　２２　（７）β比）に等しくすれば、ＩＥ　Ｉ＝’
　Ｅ　Ｔ　９４のトレイン・ソース間電圧Ｖ９／Ｉの大
きさは、メモリセル２０のノードＮ１及びＮ２の’　Ｌ
　１＋電位の大きさに等しくなる。ゆえに、（１８）式
は、 ■６１１１　”Ｖ＋　」−（第ｚ図のノードＮｌ、Ｎ２
の１１１、、１１電位）　　　　　　　　　　　　・・
・（１９）となる。

この第１１の実施例では、次のようなｆ’ｌ１点を有し
ている。

次段のメモリセル２０に電流流入の生しないぎりぎりの
高い出力′１［位Ｖ６１＋１を得ることができる。また
、（１９）式かられかるように、■６１１１はＶＤＯや
■Ｔ［等に依存せず、さらにメモリセル２０内のノード
Ｎｌ、Ｎ２の“＋　１．　ｕ電位がプロセス変動等で上
下しても、それと等し”６１１＋か上下することとなり
、プロセス変動に対して極めて安定な特性を得ることが
できろ。さらに、クランプ回路９０Ｃ及びプルダウン回
路１２０を流れる電流は、第１０図中のＤＦＥシＴ７２
のβ７２のみで決まるので、このβ７２を小さくするこ
とで低消費電力［ヒを図れ、かつ各素子の寄生抵抗の変
動の影響を小さくできる。一方、高速性については、他
の実施例と同様、β７゜を小さくしても損なわれること
はない。

なお、定電圧源回路１１０Ａは、複数の駆動回路に対し
て共通使用が可能で、また流れる電流は小さなものとし
Ｃも作用に同ら支障がないので、その消費電力は充分小
さなものにできる。

このように、高速性を損なうことなく、低消費電力でプ
ロセス変動に対して安定な駆動回路をｔトることか可能
となる。

本発明において、出力電位Ｖ６１の立ち上がりをより２
峻なものとすることも用イ止であり、その実施例を第１
１図に示す。

第１１図は本発明の第５図の実施例を示すワード線用駆
動回路の回路図である。

この駆動回路では、第１図の第１のクランプ回路９０に
代えて、構成の異なる第１のクランプ回路９０Ｄを設け
ている。このクランプ回路９０Ｄは、ショットキーダイ
オード９１．７−ドＮ１１．及び第３のＥＦＥ’ｌ”９
５を有し、それらが出力ノードＮＩＯと接地電位■ｓ３
との間に直列に接続されている。Ｅｌ；’ＥＴ９５はそ
のゲートが出力端子６１に接続されており、出力端子６
１の電位■６１が一定の高さに上昇するまでクランプを
禁止するクランプ制御手段としての機能を有している。

第１２図は第１１図の動作波形図である。

いま、入力電位ｖ６０が’　ｌｌ　”であると、ＥＦ止
１’７１．８１がオンし、ＥＦＥＴ８２がオフし、ノー
ドＮＩＯの電位■１ｏ及び出力電位■６１は゛Ｌパとな
る。従ってＥＦＥＴ９５はオフし′ζいる。

またノードＮｉｌの電位Ｖ１１については、ノードＮｉ
ｌが浮いており、その１１１ｆの状態、即ち入力電位■
６ｏが“Ｌ”から１１　ＨＩ＋に変化した時の状態とな
っていて、これもＨし＋＋である。

さて、入力電位■６０が１１８　＋＋からＩｌｔ、°°
に変化すると、ＥＦＥ”Ｉ’７１．８１がオフし、電位
Ｖ１ｏ。

ＶＯ１が上昇する。ノードＮＩＯの容量は出力端子６１
の容量と比べて充分小さいので、電位■１゜はＶＯ１に
比べて急峻に立ち上がり、■１ｏ−Ｖ１１〉Ｖ［となる
と、ショットキーダイオード９１がターンオンして電位
Ｖ１１も上昇し始める。この時■１１≧Ｖ１１−■Ｆで
ある。一方、Ｖ６１カ月−昇し続けると、ＥＦＥＴ９５
がオンし、その等価コンダクタンスはしだいに小さくな
ってゆく。このト〕ＦＥＴ９５の等価コンダクタンスが
小さくなるにつれて■　従って■１ｏの上昇はゆるやか
なものとなって、ＣＦ　Ｅ　Ｔ９５の等１曲コンタ゛ク
タンスがＤＦＥ　Ｔ　７２の等価コンダクタンスより小
さくなると、■１１が急速に小さくなり、Ｖｌｏも■１
１に従って小さくなってゆく。即ち、ノートＮＩＯは実
質的なりランプ状態となる。上の説明から理解できるよ
うに、Ｖｌｏのピークとなる点は、ＥＦＥＴ９５とＤ　
Ｆ　Ｅ　Ｔ　７２の等価コンダクタンスが等しくなる時
であって、この時両者の電圧降下は等しくなる。即ち、
Ｖ　　　　−Ｖ　　十（ＶＤＤｌｏ）１八Ｘ１ −ＶＦ　）　／　２　＝（■、、　＋ＶＤＯ）　／　２
となる。一般にＶ。、＝１．４〜２Ｖ程度に設計される
ので、■ＩＯＨ八Ｘ　へｖ、となる。なお、この時の出
力電位■６１はＤ　Ｉ”　ｌ、　’Ｖ７２とｒＥＩ”Ｅ
Ｔ９５によってＤ　ＣＦ　Ｌ、型インバータ回路を４′
ＩＡ成する時４ｉ）られるスレッショルド電位に等しい
。ＩＩ！シ、時間的経過により、実際は」−記スレッシ
ョルド電位より高目の値となる。

さて、充分時間の経過した状態ては、■１ｏはクランプ
回路９０１）のクラングミ位Ｖ９ｏＤ＝■［十Ｖ９１．
となる。ここで、■９５はト、　Ｉ”　Ｅ　ｉ”　Ｑ　
５のドレイン・ソース間電圧であって、ＩＥ　Ｆ　Ｉｉ
　ｌ’　９５のゲーＩ・電位、即ち出力電位Ｖ６１は’
！（”となっているから、適当なβを選ぶことで０．２
Ｖ程度の小さな値になる。ゆえに出力型（１′ｌ　Ｖ　
６１は、■６１＝■「＋■、５−■１［（上ｖ、）とな
る。但し、■９５−■Ｔ［〉０であれば、■く口凹゛９
５のショットキゲートが順バイアスされるので、出力型
１ヶ”６１はＥＦＥＴ９５によってクラン′プされ、Ｖ
６１＝■「となる。このように出力電位Ｖ６１がクラン
プされても、ＥＦＥＴ８２のゲート・ソース間電圧ＶＧ
ｓは■ＧＳ”ＶＰ　−ＶＯ１”ＶＯ２（ごＶｌＦ）とな
つζＩＥＦＥ’Ｔ’８２のコンダクタンスは小さなもの
となっているから、そのβを大きくしてもクランプ電流
は小さくできる。なお、ＶＯ１が安定する時、Ｖｌｌは
充分低い値となっている。

次に、入力電位■６ｏがＬ”から“’Ｈ’“となると、
■１ｏ、Ｖ６１はＬ″°となる。この時、ノードＮｉｌ
はショットキーダイオード９］の容量によって放電され
る。前述したように■１１は低い値となっており、その
電荷量も小さいものであるから、ノードＮｉｌは前記放
電によってほぼ接地電位Ｖｓｓとなる。

この第５の実施例では、次のような利点を有している。

出力電位■６１が一定電位となるまて、ノードＮ　］　
０のクランプがなされないので、ＶＯ１の立ち上がり初
期の間だけ、Ｖｌｏをクランプ回路９０Ｄのクランプ電
位■９（Ｉｌ＋よりはるかに高くすることができる。従
ってＥｌ；Ｅ’ｒ’８２のゲート・ソース間電圧ＶＧＳ
をより大きくできて、立ち１８」二がりの高速で急峻な
ものが得られる。また、ＶＯ１が“°Ｉドで安定じた時
点では前記ｖＧＳが小さくなるので、次段やＩＥＦＥＴ
９５へ流れるクランプ電流を小さくでき、低消費電力で
プロセス変動に強いものが得られる。なお、ＤＦＥＴ７
２のβを小さくして、高速性を損なうことなく、クラン
プ回路９０Ｄを流れる電流を小さくできることは、他の
実施例と同じである。

第１３図は本発明の第６の実施例を示すワード線用駆動
回路の回路図てあり、第１０図の回路を改良して、出力
電位■６１の立ち」−がりを基１．峻なものとし、かつ
ＶＯ１のＩＩ　）Ｉ　ＩＩ電位■６１＋１を精密に設定
する回路構成になっている。

この１１μ動回路では、第１０図の定電圧源回路１１０
Ａを除去し、第１のランプ回ＭＲ９ＯＣ中のＩ！、ＦＥ
’Ｔ”９４のゲートを出力端子６１に接続することによ
り、そのＥＦＥＴ９４が単なる電圧降下手段としてでな
く、クランプ制御手段として働らくようにしている。

このような構成においても、出力電位Ｖ６１が一定電泣
以上となって、ＤＦＥＴ７４のコンダクタンスよりＥＦ
ＥＴ９／１のコンダクタンスが大きくなる時点まで、ノ
ードＮＩＯの実質的なりランプが禁止されるので、各ノ
ードの電圧波形は前記の第１２図のような形となる。従
ってＶＯ１の立ち」−がり切期において、Ｖｌｏを第１
１図のクランプ回路９０Ｄのクランプ電位Ｖ９ｏＤより
高いものにできるので、急峻な立ち上がり波形を得るこ
とができる。

一方、充分時間が経過した時点では、Ｖ１ｏ＝■９００
となるから、第５の実施例と同様に、■６１＋１　　”
Ｖｌｏ　　’ＴＥ”ＶＦ　　＋Ｖ９４　’旦し−ＶＯ２
；ＥＦＥＴ９４のドレイン・ソース間電圧）となって、
ＶｏＤや■１［に依存しないＨ”電位を得られる。この
時ＥＦＥＴ９４のゲート・ソース間電圧■Ｇ５９４は・ ＶＯＳＯ４”ゞ「＋”９４−ＶＯ３ となる。ＥＦＥＴ９３は飽和しており、Ｅｒｉ″ＥＴ９
４は非飽和で働らくようにするから、ＥＦＥＴ９３と９
−′１のβの差力叫〜数陪程度以Ｆであれば、ＶＯ４く
ＶＯ３となる。ｆｉ’ｅ−）てＶＯＳＯ４＜Ｖ［となっ
て出力電位■６１がＩＥ　Ｆ　Ｅ　’［’　９４によっ
てクランプされることはない。なお、」ユ述したように
ＶＯＳＯ４＜　Ｖ　ｒであるから、Ｅ　Ｆ　ＬＦ、Ｔ　
９４のゲート・ソース間電圧■Ｇ５９４は第５の実施例
でのものよりやや小さくなる。

この第６の実施例では、次のような利点を有している。

（、！、ｌ”　Ｅ　ｉ”　９４と［ら［”ｒ’、’１”
８２がたがいに負づ・吊還がかかり、■（５１＋１の計
算は複雑なものとなるが、ＤＩ”Ｉ兄］゛７２とＥ　Ｆ
　Ｅ　ｉ”　９１１のβ比を第２図のメモリセル２０の
負Ｍ用ト’Ｅ’Ｉ’２３．２／１とスイッチング川１”
ＥＴ２１　、２２のβの比とはけ等しくすることで、第
５の実施例と同様に、プロセス変動に対し°ζも安定な
Ｖ６１Ｈを出力する駆動回路を得ることができる。この
ように、本実施例では、立ち上がり波形を急峻にして、
しかもＶ１３１１１を精密に設定することが可能となる
。

本発明においては、先のクランプ制ｉ卸手段としてＤＦ
ＥＴを用いることも可能てあり、その実施例を第１４図
に示す。

第１４図は本発明の第７の実施例を示すワード線用駆動
回路の回路図である。

この駆動回路では、第１１図の第１のクランプ回路９０
Ｄに代えて、構成の異なる第１のクランプ回路９０Ｅが
設けられている。このクランプ回路９０Ｅは、ゲートが
出力端子６１に接続された１’）ＦＥＴ９６、ノードＮ
】暑、及びシミツ１−キーダイオード９１を有し、それ
らが出力ノードＮ　１．　Ｏと接地電位Ｖ３８との間に
直列に接続されている。

第１５図は第１４図の動作波形図である。

人力電位Ｖ６ｏが■ｒ′であると、ノードＮＩＯの電位
Ｖ１ｏ及び出力電位■６１は共に“Ｌパであつて、また
Ｄ　Ｆ　Ｅ　Ｔ　９６がオンしＣいるのてワードＮｉｌ
の電位■１１もＬ”である。入力電位■６ｏが’ＩＩ”
から１１　Ｌ　＋＋に変１ヒすると、電位Ｖ１０゜Ｖｌ
ｌ、■６１が］１昇する。ノードＮ　１．　Ｏは出力的
１１子６１に対して容重が小さいので、Ｖｌｏ、■１１
は■６１に比べて２峻に立ち一１〕がる。ここで、ノー
ドＮ１．１は、シミノットキーダイオード９１によって
クランプされるので、Ｖｌｌ−■、となっ゛（それ以上
は」―昇しない９１ＪＹ：っ°ＣＤ　Ｆ　ＬＥ　Ｔ９６
のゲーＩ・・ソース間電圧はＶＧＳ９Ｇ−ｖ６１　　’
ｒ　トなる。

さて、ｉｉｉ／述したようにｖｌｏ及びＶｌｌはｖ６１
に対して速やかに立ち」二がるので、これとほとんど同
時Ｃ：　Ｖ　（２ｓ９６Ｔｈ　　Ｖ　１　＜　０となり
、１月’Ｅ’ｌ’９６のコンダクタンスは小さなものと
なり、そのトレイン・ソース間電圧■。、９６は大きな
ものとなる。即ち、Ｖ　１ｏ　−Ｖ。３９Ｇ＋■Ｆ　＞
ｖ、となる。さらに時ｊｌが経過し、■　が１−昇する
と、Ｖ６Ｓ９６はしだいにＯＶに近くなり、ＤＦＩＥＴ
９６のコン・夕゛クタンスはＩ）　ＦＩ”、　”Ｉ’　
７２のコンダクタンスより大きくなって、Ｄ　ＦＥ　’
Ｔ’　９６のドレイン・ソース間電圧■　は急速に小さ
くなり、これに従って■１ｏも小さくなってゆく。この
ようにして、最終的にノードＮＩＯは■１ｏ−■９６＋
ＶＵ上■トとなって安定する−　ｔ；’：”Ｃ−Ｖ６１
１１　＝Ｖ１０−ＶＴＥ＝ＶＦ　＋ｖ９６Ｖ、となって
第１５図のような波形となる。

このように、立ち上がり初期において、Ｖｌ（、の電位
がクランプ手段回路９０Ｅのクランプ電位Ｖ９０Ｅ（”
ＶＦ）と比べて高くなって、急峻な立ち」二がり波形が
得られる。また、■６１が”）（”となる時、Ｅ　Ｉ”
　Ｅ　Ｔ８２のゲート・ソース間電圧ＶＧＳをＶＴＥ程
度にできるので、池の実施例と同じ＜ＥＦＥＴ８２のβ
を大きくとりつつ、低消費電力でプロセス変動に強いも
のが得られる。

以」−の第１〜第７の実施例では、出力回路部８０を２
１固のＥＦＥＴ８１，８２て′構成したが、その負荷用
ＥＦＥＴ８２をＩ）ＦＥＴで、偶成してらよい。その−
例を第１６図に示す、 第１６図は本発明の第８の実施例を示すワード線用駆動
回路の回路図である。

この！駆動回路では、第１図の出力回路部８０に代えて
、負荷用ノＩ）　Ｆ　Ｅ　Ｔ　８３、及びＥ　ｒ”　Ｅ
　ｌ’８１からなる出力回路部８０Δを設けている。

以上の構成において、出力電位Ｖ６１が−１−昇して■
１ｏと等しくなっても、Ｄｌ’；”ＥＴ８３はオンした
ままであって、第２のクランプ回路１００に流れる電流
を、極めて小さなものにするということはできない。と
ころが、？＋’ｔＴｈ末の回路として、出力回路部の負
荷用ｒ”　Ｅ　’Ｉ’を１月；’ｒ屹’ｒ”としたもの
と比べると、次のような利点を有する。

即ら、第１のクランプ回路（９０のないｌｌｒ来の回路
におい°（は、Ｖｌｏ−■ＤＤとなって、第２のクラン
プ回路１００に流れる電流は極めて大きく、しかも■１
）。に依存する。これにｋ・［して本実施例では、Ｖｌ
ｏ−ＶＦ＜ｖ□ｏと、従来のものよりＶｌｏを小さくで
さて、クランプ回路１００に流れる電’＜イＥを従来の
２／３程度にすることができ、しかも、この電流は■Ｄ
Ｄに依存しない。また、Ｄ　ＦＥ　ｌ’７２のβを小さ
くして、高速性を損なうことなく第１のクランプ回路９
０に：’６Ｌれる電流を小さくできる。

このように出力回路部８０　Ａか全てト）　Ｆ　Ｆ石Ｔ
で↑１４成されたものと比べると、本実施例の効果は、
いささか小さくなるものの、ｆｉ’１ｇ来の出力回路部
の負荷としてＤ　Ｆ　Ｅ　”ｒ’を用いるスーパバッフ
ァＭｉｊｌｈと比べると、より低消費電力でプロセス変
動やＶｌ）Ｄ変動に対しても強い。一方、この実施例は
第１の実施例より数段優れた駆動１１社力を持つことは
Ｄ　Ｉ”　［７，ＴとＥ　Ｆ　ＥＴの特性差から明らか
である。

即ち、出力回路部８０Ａの負荷Ｉｌｌ　Ｆ　Ｅ　′Ｆと
してＤＦＥ　′Ｉ’　８　Ｂを用いて１ｊ１７動能力を
優先し、低消費電力等をいささか犠牲にするような場合
においてら、本実施例によれば、１）で来のものと比ノ
＼て低消費電力てプロセス変動に強いものを得ることが
できるのである。

なお、本発明は図示の実施例に限定されず、ＧεＩＡＳ
以外の池の七合杓半導体等を用いたｙ＋　ｃ　Ｓ　Ｆ　
Ｅ　′ｒを使用したり、あるいはこグ）発明の駆動回路
をメモリのワード線駆動以外に、■（′、のｌｉｔ力四
銘や、クロック発生用のクロ・ｌり部上Ｊ（Ｉｉ１邦等
、次段への電流流入を防止し、人界ｈＬの負荷を駆動す
る種々の回路に用いることができる。

（発明の効果） 以上詐４４１１に説明したように、請求項１の発明によ
れば゛、スーパバッファ回路を構成するインバータ回路
部の出力と、出力回路部における負荷用の第２のＭ　Ｉ
Ｅ　Ｓ　Ｆ’　ｌるＴのゲートどの接続点に、第１−の
クランプ回路を設けたので、この１駆動回路の出力端ｒ
−が所定の電位にヒがると、出力回路部の第２の〜ＩＩ
ＥＳＩ”ＥＴの刊−１面コン′夕゛クタンスが２速に小
さくなるようにでき、次段への電流流入を防止できる。

ここで、インバータ回路部を構成する各Ｍ　Ｅ　Ｓ　Ｆ
Ｅ　Ｔの特性値βを小さくすれば、第１のクランプ回路
に流りる電流を小さくでき、プロセス変動等による２ラ
ンプ電位の変化を小さくできる。一方、この・インバー
タ回路部は直接出力端子を駆動するわけでないので、そ
の（１４成ＭＥＳＦＩ？、’！”の特性値βを小さくし
ても高速性１１はを大きく損なうことはない。即ち、高
速性能を損なうことなく、低消費電力でプロセス変動に
強い駆動回路を得ることが可能となる。

請求項２，３．４の発明において、第１のクランプ回路
を、ショットキダイオードと、少なくとも１８個以上の
Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔを直列に接続した構成にすれば
、出力の”　Ｈ”電位を精密に設定することができる。

さらに出力端子に第２のクランプ“回路やプルダウン回
路を接続すれば、出力の”　Ｈ”電位設定の精度をより
向上できる。このような構成においても、高速性能を損
なうことなく、各クランプ回路及びプルダウン回路を流
れる電流を小さくし、低消費電力でプロセス変動に強い
駆動回路が得られる。

また、第１のクランプ回路に、例えば′出力端子とゲー
トが接続されたＭＥＳＩ・’ＥＴ等のクランプ１ｔｉｌ
ｌ　ｆｆ１１手段をショットキーダイオードと直列に設
ければ、出力端子が所定の電位となるまで実質的なりラ
ンプ動作を禁止し、より急峻な立ち上がり波形を／、５
ることもできる。このような構成にしても、高速性能を
損なうことなく、クランプ回路に流れる電流を小さくし
て、低消費電力で、プロセス変動に強い駆動回路を得る
ことができる。

４　、図面の簡単な’５１１明 第１図、第５図、第８図、第１０図、第１１．ｒ：？Ｉ
、第１３、第１４図及び第１６図は本発明の第１〜第８
の実施例を示ず１１１へ動凹１烙の回路図、第７１図は
第１図の動作波形図、第６図は第５図の動作波形図、第
７図は第５図の動（１ミ持性図、第９図は第８図の動作
二１、？外国、第１２図は第１−１図の動作波形図、第
１５図は第ｔｔＩ図の動作波形図、第２図及び第３図は
従＊のスタティックｆ？　Ａ　Ｍ用駆動回路の回路図で
ある。

２０Δ・・・・・・ｆ賀：；ｆ、（−）０・・・・・・
入力端子、６１・・・・・・出力端子、７０・・・・・
インバータ回路部、Ｆ（０゜８ＯＡ・・・・・・ｊｌｌ
）ノ回路部、９０．９０Ａ、９０１３゜９０Ｃ，９０１
）、９０ト：・・・・・第１のクランプ回路、１００．
１００Ａ・・・・・・第２のクランプ回路、１、１０．
　　ｌ　］−ＯＡ・・・・・・定電圧源回路、１２０・
・・・・・プルタウン回路、７１，８１．８２，９２．
９３゜９４．９５．Ｉ　Ｌ　３，１２］・・−＝ＥＦＥ
’ｒ、７２゜８３．９６．１　Ｌ　Ｌ・・・・−ｌ）［
”ＥＴ、９１，１０１゜１１２・・・・・・ショットキ
ーダイオード。

Claims (1)

1. 【特許請求の範囲】 １、入力端子の電位を反転する直結形電界効果トランジ
   スタ論理回路からなるインバータ回路部と、第１の電源
   電位と出力端子間に接続され前記入力端子の電位により
   オン、オフ制御される第１のショットキー障壁電界効果
   トランジスタ、及び前記出力端子と第２の電源電位間に
   接続され前記インバータ回路部の出力によりオン、オフ
   制御される第２のショットキー障壁電界効果トランジス
   タを有する出力回路部とを、 備えた駆動回路において、 前記インバータ回路部の出力側と前記第１の電源電位と
   の間に、 ショットキーダイオードを有する第１のクランプ回路を
   接続したことを特徴とする駆動回路。 ２、請求項１記載の駆動回路において、 前記第１のクランプ回路は、 ショットキーダイオードと、 所定電位により制御される１個または複数個の第３のシ
   ョットキー障壁電界効果トランジスタとの直列回路で構
   成した駆動回路。 ３、請求項１または２記載の駆動回路において、前記第
   ３のショットキー障壁電界効果トランジスタのゲート電
   位により制御されるプルダウン回路を、 前記出力端子に接続した駆動回路。 ４、請求項１、２または３記載の駆動回路において、 所定のクランプ電位を有する第２のクランプ回路を前記
   出力端子に接続した駆動回路。