NL8503124A - Direkt gekoppelde logische halfgeleiderschakeling. - Google Patents
Direkt gekoppelde logische halfgeleiderschakeling. Download PDFInfo
- Publication number
- NL8503124A NL8503124A NL8503124A NL8503124A NL8503124A NL 8503124 A NL8503124 A NL 8503124A NL 8503124 A NL8503124 A NL 8503124A NL 8503124 A NL8503124 A NL 8503124A NL 8503124 A NL8503124 A NL 8503124A
- Authority
- NL
- Netherlands
- Prior art keywords
- fet
- gate
- load impedance
- voltage
- channel end
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000005669 field effect Effects 0.000 claims description 12
- 230000007704 transition Effects 0.000 claims description 3
- 239000002800 charge carrier Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000003380 propellant Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09403—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using junction field-effect transistors
- H03K19/09407—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using junction field-effect transistors of the same canal type
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
- Power Conversion In General (AREA)
Description
« *
Direkt gekoppelde logische halfgeleiderschakeling
De uitvinding betreft een halfgeleiderschakelin-richting die gevormd is uit een direkt gekoppelde logische FET-schakeling (DCFL) onder gebruikmaking van een poort met een veldeffecttransistor van de junctiesoort (J-FET).
5 Een DCFL vereist slechts een klein aantal elementen voor het vormen van een poort en is zodoende geschikt voor het verschaffen van een logische schakeling op grote schaal.
Figuur 1 toont een voorbeeld van een conventionele DCFL. Bij deze conventionele DCFL zijn twee invertors 11 en 10 21 direkt gekoppeld. Invertors 11 en 21 bestaan uit J-FET's 12 en 22 onder gebruikmaking van GaAs-halfgeleiders en weerstanden 13 resp. 23. Bij deze ordening is de UIT-weerstand van de J-FET normaliter aanzienlijk groter dan de weerstand van de weerstand 13, zodat het hoge niveau van een uitgangs-15 spanning van de J-FET 12, dat wil zeggen een uitgangsspanning aan de J-FET 22, in hoofdzaak hetzelfde is als de spanning (VDD) van een drijfvoedingsbron (niet getoond).
Indien een ringoscillator door een DCFL wordt gevormd, zoals boven is beschreven, en een overdrachtverdra-20 gingstijd ( xpd) per poort gemeten wordt, wordt tpd geleidelijk groter in overeenstemming met een toeneming in de spanning VDD, zoals getoond is door de doorgetrokken lijnen in fig.2. In tegenstelling hiermee, blijft, indien veldeffect-transistors van de Schottky overgangssoort (MES-FET's) in 25 plaats van de J-FET's 12 en 22 worden gebruikt, xpd constant, zelfs indien de spannig VDD toeneemt, zoals getoond wordt door de gebroken lijn in fig.2.
Men meent, dat dit veroorzaakt wordt door een la-dingdragersopslageffect van een kanaal, of dat een substraat 30 van de J-FET 22 verrijkt wordt, wanneer de ingangsspanning van hoog niveau van de J-FET 22 groter wordt dan een voorwaartse spanning (Vf=l,0 V) bij een pn-junctie.
Zodoende zal bij een zoals boven beschreven conventioneel voorbeeld, indien de spanning VDD hoger dan bijvoor-35 beeld 1,5 V wordt ingesteld xpd alsmede het vermogensver-bruik toenemen, hetgeen resulteert in een groot nadeel.
. i < 4 • 4 -2-
Vanwege deze reden moet de spanning VDD in een gebied van bijvoorbeeld 1,0 en 1,4 V ingesteld worden en wordt de insteltoestand van de spanning VDD kritisch. Bovendien neemt bij sommige J-FET's de spanning VDD snel toe vanuit de 5 omgeving van 1,2 V, afhankelijk van een substraattoestand. In dit geval wordt de insteltoestand van de spanning VDD strikter. In andere woorden is slechts een kleine marge ten opzichte van variaties in de spanning VDD toelaatbaar, hetgeen resulteert in een moeilijk schakelingsontwerp.
10 Het is een doel van de onderhavige uitvinding een halfgeleiderschakelingsinrichting van een simpel schakelingsontwerp te verschaffen, waarbij de voortplantingsvertragings-tijd niet toeneemt bij variatie in de spanning van een drijf-voedingsbron en zodoende een marge voor variatie in de span-15 ning van een drijfvoedingsbron groot is.
In een halfgeleiderschakelingsinrichting volgens de onderhavige uitvinding, wordt een uitgangsspanning van een J-FET van een voorafgaande poort die dient als ingangsspan-ning aan een J-FET van een opvolgende poort, begrensd tot on-20 der ongeveer een voorwaartse spanning van een pn-junctie, zodat zelfs indien een spanning van een drijfvoedingsbron varieert een ladingdragersopslageffect niet merkbaar optreedt bij een J-FET van de opvolgende poort. Nadere kenmerken en details zullen worden beschreven aan de hand van een teke-25 ning, waarin tonen: fig.1 een schakelingsopstelling van een voorbeeld van een conventionele halfgeleiderschakelinrichting? fig.2 een grafiek die een voortplantingsvertra-gingstijd van de conventionele halfgeleiderschakelingsinrich-30 ting? en fig.3 en 4 schakelschema's van een halfgeleider-schakelinrichting volgens eerste en tweede uitvoeringsvormen van de onderhavige uitvinding.
Halfgeleiderschakelinrichting volgens eerste en 35 tweede uitvoeringsvorm van de onderhavige uitvinding, die worden toegepast bij tweetraps invertors, zullen worden beschreven met verwijzing naar fig.3 en 4.
« · -3-
Figuur 3 toont de eerste uitvoeringsvorm van de onderhavige uitvoeringsvorm van de onderhavige uitvinding. De inrichting van de eerste uitvoeringsvorm kan in hoofdzaak hetzelfde schema als de in fig.1 getoonde gebruikelijke heb-5 ben, behalve dat poortaansluitingen van J-FET's 12 en 22 van fig.3 zijn aangesloten op een klampvoedingsbron (niet getoond) via Schottky overgangsdiodes (SBD) 14 en 24.
Hoewel dit enigszins varieert afhankelijk van de soorten metaal die Schottky overgang vormen, is een voor-10 waartse instelspanning Vf van de SBD's 14 en 24 in het algemeen ongeveer 0,6 V. Indien een spanning groter dan 0,6 V in de voorwaarste spanning wordt aangebracht, loopt er een stroom in de SBD's 14 en 24.
Indien een spanning (VGG) van een klampvoedingsbron 15 op ongeveer 0,4 V wordt ingesteld, blijft een ingangsspanning aan de J-FET 22 ongeveer 0,1 V voorzover als de SBD 24 een voldoende stroomcapaciteit heeft, in andere woorden, wanneer de spanning VDD toeneemt en de uitgangsspanning van de J-FET 12 bijna 1,0 V overschrijdt, loopt de stroom in de SBD 24, 20 zodat de uitgangsspanning van de J-FET 12, dat wil zeggen de ingangsspanning aan de J-FET 22, op ongeveer 1,0 V wordt geregeld.
Dientengevolge wordt, zelfs indien de spanning VDD toeneemt, de ingangsspanning aan de J-FET 22 tot onder onge-25 veer Vf van de pn-junctie geregeld. Zodoende treedt het la-dingdragersopslageffect niet merkbaar op bij de J-FET 22 en neemt de voortplantingsvertragingstijd pd van de invertor niet toe.
Bij de eerste uitvoeringsvorm wordt een poortaan-30 sluiting van de J-FET 12 eveneens aan de klampvoedingssbron via de SBD 14 aangesloten. Daardoor loopt, zelfs indien de ingangsspanning aan de J-FET 12 bijna 1,0 V overschrijdt, een stroom in de SBD 14, zodat de ingangsspanning op ongeveer 1,0 V wordt geregeld. Dientengevolge treedt het ladingdra-35 gersopslageffect niet merkbaar op bij de J-FET 12, waardoor een toename in rpd van de invertor 11 wordt voorkomen.
Figuur 4 toont een tweede uitvoeringsvorm van de onderhavige. De inrichting van de tweede uitvoeringsvorm kan . " 5 Λ -4- in hoofdzaak hetzelfde schema als de eerste uitvoeringsvorm die in fig.3 getoond is, hebben, behalve dat in fig.4 geen klampvoedingsbron is aangebracht en SBD's 14 en 24 tussen vooraansluitingen een poortaansluitingen van FET's 12 en 5 resp. 22 zijn aangesloten. Het lage niveau van de ingangs-spanning aan de J-FET 12 wordt op ongeveer 0,2 V ingesteld en Vf van de SBD's 14 en 24 wordt op ongeveer 0,7 V ingesteld.
Volgens de tweede uitvoeringsvorm loopt, zelfs indien de spanning VDD toeneemt en de utigangsspanning van de 10 J-FET 12 bijna 0,9 V overschrijdt, een stroom in de SBD 14, zodat de uitgangsspanning van de J-FET 12, dat wil zeggen de ingangsspanning aan de J-FET 22 op 0,9 V wordt geregeld. Zodoende treedt het ladingdragersopslageffect niet merkbaar op bij de J-FET 22 en wordt de voortplantingsvertragingstijd 15 Tpd van de invertor 21 niet vermeerderd.
Bij de tweede uitvoeringsvorm wordt de SBD 24 tussen de afvoer- en poortaansluiting van de J-FET 22 aangesloten. Daardoor, zelfs wanneer de uitgangsspanning van de J-FET 22 bijna 0,9 V overschrijdt, loopt een stroom door de SBD 24 20 voor het op ongeveer 0,9 V regelen van de uitgangsspanning.
De inrichting volgens de tweede uitvoeringsvorm vereist geen klampvoedingsbron en heeft zodoende een veel simpeler schakelontwerp. De spanning Vf van SBD's 14 en 24 echter bepaalt direkt een logische amplitude, dat wil zeggen 25 het verschil tussen de hoge en lage niveau uitgangsspan- ningen. Teneinde de logische amplitude te vermeerderen, heeft het de voorkeur de spanning Vf van de SBD1s 14 en 24 groter in te stellen dan die in de eerste uitvoeringsvorm, zoals die hierboven beschreven is.
30 Zelfs wanneer de spanning Vf van de SBD's 14 en 24 op positieve wijze wordt vermeerderd, kan de hoge niveau uitgangsspanning van de J-FET 12 op ongeveer de spanning Vf van de pn-junctie worden geregeld door het verminderen van de lage niveau ingangsspanning van de J-FET 12 en het tegelijker-35 tijd vermeerderen van de spanning VDD. Daardoor kunnen wer-kingscondities worden bepaald zonder het doen toenemen van tpd.
? « t\ Z % »5 \ ' -J -J i L· -i -5-
Het hoge niveau van de uitgangsspanning van de J-FET 12, dat wil zeggen de ingangsspanning aan de J-FET 22, wordt zowel in de eerste als in de tweede uitvoeringsvorm geregeld. Een laag niveau van deze spanningen wordt echter in 5 overeenstemming met de verhouding van de weerstand van de weerstand 13 ten opzichte van een AAN-weerstand van de J-FET 12 bepaald. Daardoor kan het lage niveau onafhankelijk van het hoge niveau bepaald worden.
In de eerste en tweede uitvoeringsvormen worden de 10 SBD’s 24 en 14 gebruikt als elementen voor het klampen van de uitgangsspanning van de J-FET 12 teneinde hoge snelheidswer-king van de J-FET 12 en 22 onder gebruikmaking van GaAs mogelijk te maken. Daardoor kunnen, wanneer een hoge snelheids-werking niet vereist is, junctiediodes en dergelijke in 15 plaats van de SBD's 24 en 14 gebruikt worden.
De weerstanden 13 en 23 als passieve elementen worden gebruikt in de eerste en tweede uitvoeringsvormen als belasting van de invertors 11 en 21. Echter FET's en dergelijke als actieve elementen kunnen in plaats daarvan gebruikt wor-20 den.
De eerste en tweede uitvoeringsvormen van de onderhavige uitvoeringsvormen van de onderhavige uitvinding zijn toegepast op tweetraps invertors. De onderhavige uitvinding kan echter op een andere poort dan een invertor worden toege-25 past.
Zoals reeds hierboven genoemd is, treedt volgens de halfgeleiderschakelingsinrichting volgens de onderhavige uitvinding het ladingdragersopslageffect niet significant bij een J-FET van een opvolgende poort op, zelfs indien de span-30 ning van een drijfvoedingsbron varieert. Daardoor wordt de voortplantingsvertragingstijd niet vergroot vanwege variaties in spanning van de drijfvoedingsbron.
Daar de voortplantingsvertragingstijd niet vergroot wordt door variatie in de spanning van de drijfvoedingsbron, 35 wordt een marge ten opzichte van de variatie in de spanning van de drijfvoedingsbron groot, hetgeen resulteert in een simpel schakelingsontwerp.
j n - „ * j I r -6-
Hoewel verscheidene kleine veranderingen en modificaties zouden kunnen worden voorgesteld door een deskundige in dit vakgebied, zal het duidelijk zijn dat ik al dergelijke veranderingen en modificaties, zoals die redelijkerwijs 5 binnen mijn bijdrage aan het vakgebied vallen, binnen de conclusies van het te verlenen octrooi wens te omvatten.
l ' · · < 1 /1 '-· V ::J ? . ·’ .J ï
Claims (9)
1. Halfgeleiderschakeling omvattende: verscheidene poorten met elk een veldeffecttransis- tor van de junctiesoort, welke velfeffectransistors van de junctiesoort van 5 de verschillende poorten direkt aan elkaar gekoppeld zijn? en klampmiddelen voor het klampen van een uitgangs-spanning van de veldeffecttransistor van de junctiesoort van die poorten, die dienen als een ingangsspanning van een veldeffecttransistor van de junctiesoort van een opvolgende 10 poort, tot onder ongeveer een voorwaartse spanning van een pn-junctie van de opvolgende poort.
2. Schakeling volgens conclusie 1, met het kenmerk dat de klampmiddelen een tussen een poortaansluiting van de opvolgende veldeffecttransistor van de junctiesoort en een 15 klampvoedingsbron aangesloten diode omvat.
3. Inrichting volgens conclusie 1, met het kenmerk dat de klampmiddelen een tussen een afvoeraansluiting en een poortaansluiting van de opvolgende veldeffecttransistor van de junctiesoort aangesloten diode omvatten.
4. Inrichting volgens conclusie 1, met het kenmerk dat elk van de poorten een invertor omvat.
5. Halfgeleiderschakeling gekenmerkt door: een eerste veldeffecttransistor van de junctiesoort 25 (J-FET), waarvan een eerste kanaaleinde via een belastingsim-pedantie aan een eerste spanningspotentiaal en een tegengestelde kanaaleinde aan een referentiepotentiaal zijn aangesloten? een tweede J-FET waarvan een eerste kanaaleinde via 30 een belastingsimpedantie aan de eerste spanningspotentiaal en een tegengestelde kanaaleinde aan de referentiepotentiaal zijn aangesloten, waarbij een uitgang over de bij de tweede J-FET behorende belastingsimpedantie wordt genomen? waarbij een poort van de tweede J-FET direkt op de 35 junctie tussen de belastingsimpedantie en de eerste J-FET is aangesloten? waarbij een poort van de eerste J-FET een ingang van de schakeling is? en • .· Λ f. * _ V ‘J * J I -8- een respectievelijke diode met Schottky overgang, waarvan de anode op een poort van elk van de eerste en tweede J-FET's en een kathode op een tweede spanningspotentiaal boven de referentiepotentiaal zijn aangesloten.
6. Schakeling volgens conclusie 5, met het kenmerk dat de diode met Schottky overgang een voorwaartse aanzet-spanning van ongeveer 0,6 V heeft en de tweede spanningspo-tentiaal ongeveer 0,4 V ten opzichte van de referentiepotentiaal is.
7. Halfgeleiderschakeling, gekenmerkt door: een eerste veldeffecttransistor van de junctiesoort (J-FET), waarvan één kanaaleinde via een belastingsimpedantie aan een eerste spanningspotentiaal en een tegengesteld kanaaleinde op een referentiepotentiaal zijn aangesloten; 15 een tweede J-FET, waarvan één kanaaleinde via een belastingsimpedantie aan de eerste spanningspotentiaal en een tegengesteld kanaaleinde op de referentiepotentiaal zijn aangesloten, waarbij een uitgang over de bij de tweede J-FET behorende belastingsimpedantie wordt genomen; 20 waarbij een poort van de tweede J-FET direkt op de junctie tussen de belastingsimpedantie en de eerste J-FET is aangesloten; waarbij een poort van de J-FET een ingang van de schakeling is; en 25 een respectievelijke diode met een Schottky over gang, waarvan de kathode op een poort van elk van de eerste en tweede J-FET's en de anode op het andere kanaaleinde van de respectievelijke J-FET zijn aangesloten.
8. Halfgeleiderschakeling, gekenmerkt door: 30 een eerste veldeffecttransistor van de junctiesoort (J-FET), waarvan één kanaaleinde via een belastingsimpedantie aan een eerste spanningspotentiaal en een tegengesteld kanaaleinde op een referentiepotentiaal zijn aangesloten; een tweede J-FET, waarvan één kanaaleinde via een 35 belastingsimpedantie aan de eerste spanningspotentiaal en een tegengesteld kanaaleinde op de referentiepotentiaal zijn aangesloten, waarbij een uitgang over de bij de tweede J-FET behorende belastingsimpedantie wordt genomen; :, j ; I 'i - · \ ·· : -9- waarbij de poort van de tweede J-FET direkt op de junctie tussen de belastingsimpedantie en de eerste J-FET is aangesloten; waarbij een poort van de J-FET een ingang van de 5 schakeling is? en een respectievelijke diode, waarvan de anode op een poort van elk van de eerste en tweede J-FET's en de kathode op een tweede spanningspotentiaal is aangesloten, teneinde een ingangsspanning tussen de poort en het tegengestelde ein-10 de van de tweede J-FET op ongeveer 1 V te klampen.
9. Halfgeleiderschakeling, gekenmerkt doors een eerste veldeffecttransistor van de junctiesoort (J-FET), waarvan één kanaaleinde via een belastingsimpedantie aan een eerste spanningspotentiaal en een tegengesteld ka-15 naaleinde op een referentiepotentiaal zijn aangesloten; een tweede J-FET, waarvan één kanaaleinde via een belastingsimpedantie aan de eerste spanningspotentiaal en een tegengesteld kanaaleinde op de referentiepotentiaal zijn aangesloten, waarbij een uitgang over de bij de tweede J-FET be-20 horende belastingsimpedantie wordt genomen? waarbij de poort van de tweede J-FET direkt op de junctie tussen de belastingsimpedantie en de eerste J-FET is aangesloten? waarbij een poort van de J-FET een ingang van de 25 schakeling is? en een respectievelijke diode, waarvan de kathode op een poort van elk van de eerste en tweede J-FET's en de anode op het tegengestelde einde van het respectievelijke kanaal is aangesloten, teneinde een ingangsspanning tussen de poort 30 en het tegengestelde einde van de tweede J-FET op ongeveer 0,9 V te klampen. •V ii ___________ i
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246842A JPS61125224A (ja) | 1984-11-21 | 1984-11-21 | 半導体回路装置 |
| JP24684284 | 1984-11-21 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NL8503124A true NL8503124A (nl) | 1986-06-16 |
| NL193599B NL193599B (nl) | 1999-11-01 |
| NL193599C NL193599C (nl) | 2000-03-02 |
Family
ID=17154512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8503124A NL193599C (nl) | 1984-11-21 | 1985-11-13 | Direct gekoppelde halfgeleiderschakeling. |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4752701A (nl) |
| JP (1) | JPS61125224A (nl) |
| KR (1) | KR940002771B1 (nl) |
| CN (1) | CN1004912B (nl) |
| CA (1) | CA1267701A (nl) |
| DE (1) | DE3541038C2 (nl) |
| FR (1) | FR2573591B1 (nl) |
| GB (1) | GB2167916B (nl) |
| NL (1) | NL193599C (nl) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4798972A (en) * | 1987-03-03 | 1989-01-17 | Digital Equipment Corporation | Apparatus and method for capacitor coupled complementary buffering |
| DE3835119A1 (de) * | 1988-10-14 | 1990-04-19 | Siemens Ag | Leistungsverstaerkerschaltung fuer integrierte digitalschaltungen |
| US4987318A (en) * | 1989-09-18 | 1991-01-22 | International Business Machines Corporation | High level clamp driver for wire-or buses |
| US5008565A (en) * | 1990-01-23 | 1991-04-16 | Triquint Semiconductor, Inc. | High-impedance FET circuit |
| JPH089738B2 (ja) * | 1991-04-05 | 1996-01-31 | 川崎製鉄株式会社 | バックリング発生予測装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3157795A (en) * | 1964-11-17 | Figure | ||
| US3742250A (en) * | 1971-04-07 | 1973-06-26 | Signetics Corp | Active region logic circuit |
| JPS52146274A (en) * | 1976-05-31 | 1977-12-05 | Toshiba Corp | Output circuit |
| GB1572797A (en) * | 1977-01-05 | 1980-08-06 | Texas Instruments Ltd | High speed high density logic |
| JPS5447471A (en) * | 1977-09-21 | 1979-04-14 | Hitachi Ltd | Electronic circuit |
| JPS5762632A (en) * | 1980-10-02 | 1982-04-15 | Nec Corp | Logical circuit using gate junction type field effect transistor |
| US4423339A (en) * | 1981-02-23 | 1983-12-27 | Motorola, Inc. | Majority logic gate |
| DE3276988D1 (en) * | 1981-09-30 | 1987-09-17 | Toshiba Kk | Logic circuit operable by a single power voltage |
| JPS58114528A (ja) * | 1981-12-26 | 1983-07-07 | Toshiba Corp | ＧａＡｓ論理集積回路 |
| JPS59231921A (ja) * | 1983-06-15 | 1984-12-26 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタを用いた論理回路 |
| DE3325873A1 (de) * | 1983-07-18 | 1985-01-31 | Siemens AG, 1000 Berlin und 8000 München | Logik-schaltungsanordnung |
| DE3441306A1 (de) * | 1984-11-12 | 1986-05-15 | Siemens AG, 1000 Berlin und 8000 München | Logikschaltung fuer die invertierte exklusiv-oder-funktion in galliumarsenid-technik |
-
1984
- 1984-11-21 JP JP59246842A patent/JPS61125224A/ja active Pending
-
1985
- 1985-07-26 KR KR1019850005372A patent/KR940002771B1/ko not_active IP Right Cessation
- 1985-10-16 CA CA000493047A patent/CA1267701A/en not_active Expired - Lifetime
- 1985-10-30 FR FR858516126A patent/FR2573591B1/fr not_active Expired - Lifetime
- 1985-11-04 GB GB08527128A patent/GB2167916B/en not_active Expired
- 1985-11-09 CN CN85108261.0A patent/CN1004912B/zh not_active Expired
- 1985-11-13 NL NL8503124A patent/NL193599C/nl not_active IP Right Cessation
- 1985-11-19 DE DE3541038A patent/DE3541038C2/de not_active Expired - Fee Related
-
1987
- 1987-06-12 US US07/065,149 patent/US4752701A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR870001672A (ko) | 1987-03-17 |
| DE3541038A1 (de) | 1986-06-05 |
| NL193599C (nl) | 2000-03-02 |
| US4752701A (en) | 1988-06-21 |
| GB2167916B (en) | 1988-07-13 |
| NL193599B (nl) | 1999-11-01 |
| CN85108261A (zh) | 1986-05-10 |
| DE3541038C2 (de) | 1993-12-09 |
| FR2573591B1 (fr) | 1992-06-05 |
| JPS61125224A (ja) | 1986-06-12 |
| CN1004912B (zh) | 1989-07-26 |
| GB8527128D0 (en) | 1985-12-11 |
| FR2573591A1 (fr) | 1986-05-23 |
| CA1267701A (en) | 1990-04-10 |
| GB2167916A (en) | 1986-06-04 |
| KR940002771B1 (ko) | 1994-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0075915B1 (en) | Logic circuit operable by a single power voltage | |
| US3482111A (en) | High speed logical circuit | |
| US3987310A (en) | Schottky diode - complementary transistor logic | |
| JPH01815A (ja) | Ｂｉｆｅｔ論理回路 | |
| US3986042A (en) | CMOS Boolean logic mechanization | |
| US4490632A (en) | Noninverting amplifier circuit for one propagation delay complex logic gates | |
| JPH0763140B2 (ja) | ゲ−ト回路 | |
| US4521695A (en) | CMOS D-type latch employing six transistors and four diodes | |
| US4798972A (en) | Apparatus and method for capacitor coupled complementary buffering | |
| NL8503124A (nl) | Direkt gekoppelde logische halfgeleiderschakeling. | |
| EP0562719B1 (en) | An integrated circuit device made by compound semiconductor | |
| KR870002662A (ko) | 반도체장치 | |
| US4725743A (en) | Two-stage digital logic circuits including an input switching stage and an output driving stage incorporating gallium arsenide FET devices | |
| US3575609A (en) | Two-phase ultra-fast micropower dynamic shift register | |
| US5021686A (en) | Logic circuit | |
| US4712022A (en) | Multiple input OR-AND circuit for FET logic | |
| Lehovec | GaAs enhancement mode FET-tunnel diode ultra-fast low power inverter and memory cell | |
| US5537076A (en) | Negative resistance circuit and inverter circuit including the same | |
| EP0282249A2 (en) | Logic circuit employing field effect transistor having junction with rectifying characteristic between gate and source | |
| US4207476A (en) | Exclusive OR circuit | |
| US4742253A (en) | Integrated insulated-gate field-effect transistor circuit for evaluating the voltage of a node to be sampled against a fixed reference voltage | |
| KR910002129A (ko) | 초전도성 부하 반도체 논리 디바이스 | |
| JPH0411050B2 (nl) | ||
| JPS6155788B2 (nl) | ||
| KR900000465B1 (ko) | GaAs고속 저전력 인버터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| BA | A request for search or an international-type search has been filed | ||
| BB | A search report has been drawn up | ||
| BC | A request for examination has been filed | ||
| V1 | Lapsed because of non-payment of the annual fee |
Effective date: 20030601 |