JPS58114528A - ＧａＡｓ論理集積回路 - Google Patents

ＧａＡｓ論理集積回路

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JPS58114528A
JPS58114528A JP56214911A JP21491181A JPS58114528A JP S58114528 A JPS58114528 A JP S58114528A JP 56214911 A JP56214911 A JP 56214911A JP 21491181 A JP21491181 A JP 21491181A JP S58114528 A JPS58114528 A JP S58114528A
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fet
gaas
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fets
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豊田　信行
Akimichi Hojo
北條　顕道
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Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、ショットキーダート型または接合ｆ−）型の
ノーマリ串オフ型ＧａＡｓＦＥＴを用いたＧａＡｓ論理
集積回路に関する。
発明の技術的背景 ＧａＡｓ＋論理集積回路（ＩＣ）は、高速データ処理Ｉ
Ｃとして注目を集めている。ＧａＡｓ論理ＩＣを構成す
る論理ダート回路にはいくつかの基本回路があるが、使
用するＦＥＴの種類によシノーマリオン型のＧａＡｓ　
Ｆ’ＥＴを使うものと、ノーマリオフ型のＧａＡｓ　Ｆ
ＥＴを使うものと罠大別される。このうち後者は、製造
上の困難度が高いという難点があるが、最も単純な回路
形式で論理回路の構成ができるため高集積度ＧａＡｓ論
理ＩＣ実現の点から最も有望視されているものである。
さて論理ＩＣにおける論理ダート回路を機能で分類すれ
ば最も基本的なものはＮＯＲゲートとＮＡＮＤゲートで
あろう。Ｓｔ論理ＩＣではこれらを自由自在に組み合わ
せて複雑な論理機能を実現している。一方、ノーマリ・
オフ　Ｗ　ＧａＡｓ論理ＩＣでは、はとんどがＮＯＲデ
ート構成であり、ＮＡＮＩＩ”−トが使われることは少
い。これはＮＡＮＤゲートが不必要なのではなく　ＮＡ
ＮＤゲート構成上に問題があるためである。
背景技術の問題点 ＧａＡｓ論理ＩＣは通常、ショットキーダート型ＦＥＴ
（以下ＭＥＳＦ’ＥＴ）または接合ダート型ＦＥＴ　（
以下ＪＦＥＴ）で構成されている。ノーマリΦオフ型Ｇ
ａＡｓ　＠理ＩＣではこれらＦＥＴを、デートに正のバ
イアスがかかる状態で使うため、順方向電流がケ９−ト
からチャンネル中に流れ込むことになる。第１図（ａ）
　、　（ｂ）にインバータとＮＯＲダートの例を示すが
、これらの回路では入力がＨＩＧＨ（’１“）になると
矢印で示すように、接地されたソース電極に向ってゲー
トから順方向電流１ｆが流れてダート電位は順方向電流
の立上し電圧（ＭＥＳＦＥＴの場合は約０．７Ｖ。
ＪＦ’ＥＴの場合は約１．２Ｖ）でクランプされる。
しかし、　ＮＡＮＤゲートをノーマリ・オフ型のＭＥＳ
ＦＥＴまたはＪＰ”ＥＴで構成すると次のような問題が
生じる。第２図はＦＥＴ　　Ｑ＋　ｌＱ２と抵抗Ｒ８か
らなるＮＡＮＤダートと、その出力が入力されるＦＥＴ
　　Ｑ３　と抵抗Ｒ２からなるインバータを示している
。第２図に示すＮＡＮＤダートにオイテ、ソースが接地
されているＦＥＴ　　Ｑ＋のデート入力がＬＯＷ（”０
りでＯＦＦ状態のとき、電源側のＦＥＴ　　Ｑｔ　のダ
ート入力がＨＩＧＨ（′″１″）になった場合には、こ
のダートの順方向電流はＱｌがＯＦＦのためＱｌには流
れ込めない。現実の回路では図のようにＮＡＮＤゲート
出力は次段のダート入力に接続されているため、Ｑｔの
ドレイン電極を通ってこの順方向電流が次段へと流れ込
んで行く。この時次段のＦＥＴ　　Ｑｓには図中に示す
よりなＩＩ＋　　２＋Ｉ３の電流が流■ れ込んで行く。ところでＭＥＳＦＥＴは、例えば第３図
に示すように基板１上に形成された活性層２の表面にシ
ョットキー接触をなすケ゛−ト電極３とオーミック接触
をするソース電極４およびドレイン電極５を配設して構
成される。この場合活性層２は非常に薄いので、ソース
、ダート間には第３図に示すようにかなシ大きな直列抵
抗Ｒｓが存在する。従って第２図の状態でＦＥＴ　Ｑｓ
では実効的なソース電位はＲ３（Ｉ、　＋　Ｉ、　十Ｉ
。）となる。
こうしてＮＡＮＤゲートの出力端から信号を受ける論理
ｒ−）のソース電位は、ＮＯＲケ９−トやインバータの
出力信号を受ける場合に比べてＲｓＺｌだけ浮き上って
しまう。このＲ８１１の電位の浮き上如け′０〃レベル
の確保を難しくする。こうした理由から、従来ノーマリ
・オフ型ＧＩＬＡＩ！論理ＩＣではＮＡＮＤゲートが使
用されることはほとんどなかった。
発明の目的 本発明は上記の如き問題を解決したＧａＡｓ論理ＩＣを
提供することを目的とする。
発明の概要 本発明は、ＭＥＳ　ＦＥＴまたはＪＦＥＴからなるノー
マリ・オフ型ＧａＡａ　ＦＥＴ　を縦続接続してＮＡＮ
Ｄダート（またはＡＮＤダート）を構成するに際して、
縦続接続した複数個のＧａＡｓ　ＦＥＴのうち接地側の
ものを除（ＧａＡｓ　ＦＥＴのダート入力端をソースが
接地されたＭＥＳ　ＦＥＴまたはＪＦ’ＥＴからなるＧ
ａＡｓ　ＦＥＴ　のダート入力端に接続することを特徴
とする。
発明の効果 本発明によれば、ノーマリのオフ型ＧａＡｓ　ＦＥＴを
集積してＮＡＮＤゲートまだはＡＮＤ）ｆ″−トを構成
した場合の不都合、即ち次段への電流の流れ込みによる
次段の論理レベルの浮き上シが防止され、ＧａＡｓ論理
ＩＣの安定々論理動作が可能となる。
発明の実施例 第４図は一実施例のＧａＡｓ論理ＩＣでの電流の流れる
様子を第２図と対応させて示すものである。第２図と同
様のＮＡＮＤダートとインバータを構成する場合に、Ｎ
ＡＮＤゲートの電源側ＧａＡｓＦＥＴ　　Ｑｌのゲート
を、ＭＥＳＦ’ＥＴまたはＪＦ’ＥＴからなるＧａＡ＠
ＦＥＴ−Ｑ４　、Ｑ５と抵抗Ｒ８により構成したＮ０Ｒ
ｒ−）の入力端に接続している。
いま、第４図のＮＡＮＤゲートの接地側Ｆ’ｇＴ　Ｑ＋
の入力が１０“、電源側ＦＥＴ　Ｑｔの入力がゝｌ〃の
場合を考える。このとき、ＦＥＴ　−Ｑｔのダートに供
される電流■、はこのＦＥＴ　　Ｑｔと並列接続された
ＮＯＲゲートのＦＥＴ　−Ｑ４に流れ込む。即ち第２図
で説明したように、ＦＥＴ　　（ｈのダートからドレイ
ンへ抜けて次段に流れ込むことはなく、次段のＦＥＴ　
　Ｑ３のソース電位の浮き上シはなくなり、その結果、
安定な論理動作が可能と々る。
このようにノーマリオフ型ＧａＡｓ　Ｉ　ＣにおけるＮ
ＡＮＤゲート（またはＡＮＤｃ−））の複数の入力は他
のＩＣの場合とは異なシ全く等価なものでなく、接地側
のＦＥＴとそれ以外のＦＥＴ入力とは明確に区別して扱
わねばならない。従って論理記号で論理回路を記述する
際にも、例えば第５図（ａ）ＮＡＮＤケ゛−トに対して
同図（ｂ）のごとき記号（これは−例ではあるが）を用
いて２つのＦｇＴ入力を区別し、黒丸の電源側ＦＥＴ入
力端ＩＮ２は必ず、他のＮＯＲもしくはインバータ入力
と並列に接続することが必要である。
次に本発明のＧａＡｓ論理ＩＣを並列乗算器へ適用した
具体的な実施例を説明する。
並列乗算器は基本論理演算デバイスとして多く利用され
ているが、一般に全加算回路と半加算回路とから構成さ
れている。
半加算回路はＮ０Ｒｒ−）とインバータとで簡単に構成
できるが、全加算回路はこの２つだけで構成するとかな
り複雑となる。しかし、もしＮＡＮＤゲートの変形とし
てのＡＮＤ／ＮＯＲダートが使えると第６図のように少
いケ゛−１数で構成できる。ここでダート１１〜１７は
全でノーマリ・オフ型のＭＥＳＦＥＴにより構成してい
るとする。この図においてＡＮＤ／ＮＯＲケゝ−ト１２
゜１３のＡＮＤ入力はそれぞれ別のＮＯＲダート１．９
　、１６の入力と、並列に接続されているため前述のよ
うな順方向電流の次段への流れ込みが起る心配が力い。
しかしＡＮＤ／ＮＯＲゲート１５をみるとＡＮＤ入力の
うち１つはＮ０Ｒｒ−）１５と並列接続されているが、
１つは他ダートとの並列接続はない。かかる状況下にお
いて本発明の有効性が確認できる。すなわち第６図に示
すようにＡＮＤ／ＮＯＲダート１５のＡＮＤ入力のうち
電源側のＦＥＴ入力（黒丸印）をＮＯＲダート１６と並
列にガるように配線を選ぶ。これによシ、このＡＮＤ／
ＮＯＲゲート１５の電源側入力が’％１“レベルの時に
順方向電流−１ＮＯＲ／Ｉ′に一ト１６に逃がすことが
でき、安定した動作が得られる。逆に、こうした配慮々
く構成した全加算回路はＣ′比出力通って次段へ順方向
電流が流れ、その”Ｏ〃レベルが０．２〜０．３ｖと通
常の１０“レベル電圧（≦０．　Ｉ　Ｖ　）よシ約０．
１”ｖ’も上昇し、そのため誤動作を生じることになる
。
なお、論理回路内で第６図に示すように配線を選ぶだけ
で本発明を実施できない場合には、本来の論理機能とは
直接関係のないインバータを付加することが必要となる
。例えば第７図に示すように、所望の論理機能を果す論
理回路２ノ内のＡＮＤゲート２２の１つの′電源側入力
端を、上記実施例のように論理回路２１内で他のＮＯＲ
ゲートあるいはインバータの入力に接続できない場合、
この論理回路２１とは別個にインバータ２３を付加し、
その入力端にＡＮＤゲート２２の電源側入力端を接続す
ればよい。
【図面の簡単な説明】
第１図（ａ）　ｌ　（ｂ）はノーマリ・オフ型ＧａＡｓ
論理ＩＣのインバータおよびＮＯＲゲートにおける順方
向゛電流の流入の様子を示す図、第２図はＮＡＮＤダー
トとインバータが組み合わさった場合の順方向電流路を
示す図、第３図はＭＥＳ　ＦＥＴの構造を示す図、第４
図は本発明の一実施例での電流路を第２図と比較して示
す図、第５図（ａ）　、　（ｂ）　Ｆｉミノ−マリオフ
型ＧａＡｓＦＥＴのＮＡＮＤダートとその論理記号の一
例を示す図、第６図は本発明を適用した実施例の全加算
回路を示す図、第７図は他の実施例の構成を示す図であ
る。 Ｑ、〜Ｑ、・・・ノーマリ・オフ型ＧａＡｓ　ＦＥＴ出
願人代理人　弁理士　鈴　江　武　彦第３図 （Ｓ）　　　　（Ｇ）　　　（Ｄ） 第４図

Claims (1)

    【特許請求の範囲】
  1. ショットキーダート型または接合ｒ−）型のノーマリ・
    オフ型ＧａＡｓＦＥＴを複数個縦続接続して構成した論
    理ｆ−）を有するＧａＡｓ論理集積回路において、前記
    縦続接続した複数個のＧａＡｓ　ＦＥＴのうち接地側の
    ものを除＜　ＧａＡｓ　ＦＥＴのダート入力端をソース
    が接地されたショットキーダート型または接合ｒ−）型
    のＧａＡｓ、　ＦＥＴのダート入力端に接続するように
    したことを特徴とするＧａＡｓ論理集積回路。
JP56214911A 1981-12-26 1981-12-26 ＧａＡｓ論理集積回路 Granted JPS58114528A (ja)

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JP56214911A JPS58114528A (ja) 1981-12-26 1981-12-26 ＧａＡｓ論理集積回路
US06/449,997 US4518871A (en) 1981-12-26 1982-12-15 Ga/As NOR/NAND gate circuit using enhancement mode FET's
DE8282306768T DE3274040D1 (en) 1981-12-26 1982-12-17 An integrated logic circuit
EP82306768A EP0083181B1 (en) 1981-12-26 1982-12-17 An integrated logic circuit
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