JPS61293021A - 集積論理回路 - Google Patents
集積論理回路Info
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- JPS61293021A JPS61293021A JP61096581A JP9658186A JPS61293021A JP S61293021 A JPS61293021 A JP S61293021A JP 61096581 A JP61096581 A JP 61096581A JP 9658186 A JP9658186 A JP 9658186A JP S61293021 A JPS61293021 A JP S61293021A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
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- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の分野〕
本発明は集積論理回路、特に電界効果トランジスタ（Ｆ
ＥＴ）形の論理回路に関する。
ＥＴ）形の論理回路に関する。
エンハンスメントモード及ヒデゾレションモードＭＥＳ
（金属半導体） ＦＦ、Ｔ技術を使用するＧａＡｍで
装造可能なＮＯＲ回路α１の一例全第５図に示す。この
Ｎｏａ回ＭＱ□はエンハンスメントモードのＭＩＥＳ
ＦＩＣＴ（以下ＥＦＥＴという） （１４−０→とデプ
レションモードのＭＥＳ ＦＥＴ （以下ＤＦ’ＥＴと
いう）０樟とより構成される。ＥＦＥＴα４−〇〇は夫
々ダートに入力論理信号Ａ及びＢを受け、ソースは共に
負電源Ｖ。に接続され、ドレインは接続点（ホ）に共通
接続される。ＤＦＩＴ（ｉｌｌのドレインは正電源Ｖｄ
ｄに接続され、ダートとソースは接続点（ホ）に共通接
続され、電流源として動作する。当業者には十分理解さ
れるとおり、接続点四の信号は両信号Ａ、ＢのＮＯＲ出
力（Ａ ＮＯＲＢ）である。通常、接続点い事の信号は
第５図中（６）で示すインバータの如き別の論理回路に
印加される。インバータｏ４はＥＦＥＴ（２）とＤＦＥ
Ｔ（ハ）で構成される従来構成である。
（金属半導体） ＦＦ、Ｔ技術を使用するＧａＡｍで
装造可能なＮＯＲ回路α１の一例全第５図に示す。この
Ｎｏａ回ＭＱ□はエンハンスメントモードのＭＩＥＳ
ＦＩＣＴ（以下ＥＦＥＴという） （１４−０→とデプ
レションモードのＭＥＳ ＦＥＴ （以下ＤＦ’ＥＴと
いう）０樟とより構成される。ＥＦＥＴα４−〇〇は夫
々ダートに入力論理信号Ａ及びＢを受け、ソースは共に
負電源Ｖ。に接続され、ドレインは接続点（ホ）に共通
接続される。ＤＦＩＴ（ｉｌｌのドレインは正電源Ｖｄ
ｄに接続され、ダートとソースは接続点（ホ）に共通接
続され、電流源として動作する。当業者には十分理解さ
れるとおり、接続点四の信号は両信号Ａ、ＢのＮＯＲ出
力（Ａ ＮＯＲＢ）である。通常、接続点い事の信号は
第５図中（６）で示すインバータの如き別の論理回路に
印加される。インバータｏ４はＥＦＥＴ（２）とＤＦＥ
Ｔ（ハ）で構成される従来構成である。
第５図の回路を半導体基板としてＧａＡｓを使用するモ
ノリシックＩＣで構成すると、正電源Ｖｄｄは負を源ｖ
ｓｓより約１．５乃至２５Ｖ高く、論理Ｏ及びｌに対応
する負電源Ｖ０に対する電圧レベル（以下低出力電圧（
ＶＯＬ）及び高出力電圧（ＶＯＨ）という）は０，１及
び０，７■でなければならない。ＦＥＴα４ 、 Ｃ１
ｌ及び勾のダート・ソース間電圧ｖｇｌＩに対するスレ
ッショルド値Ｖｔｈは約０．２５−０．４Ｖである。従
って、 ＥＦＥＴに）を信頼性の高い導通状態にし、
ＥＦＥＴ（ハ）のドレインｉ ＶＯＬレベルにするには
、接続点に）の電圧はＦＥＴ ＠のソース電圧を少なく
とも０．４Ｖ超さなければならない。
ノリシックＩＣで構成すると、正電源Ｖｄｄは負を源ｖ
ｓｓより約１．５乃至２５Ｖ高く、論理Ｏ及びｌに対応
する負電源Ｖ０に対する電圧レベル（以下低出力電圧（
ＶＯＬ）及び高出力電圧（ＶＯＨ）という）は０，１及
び０，７■でなければならない。ＦＥＴα４ 、 Ｃ１
ｌ及び勾のダート・ソース間電圧ｖｇｌＩに対するスレ
ッショルド値Ｖｔｈは約０．２５−０．４Ｖである。従
って、 ＥＦＥＴに）を信頼性の高い導通状態にし、
ＥＦＥＴ（ハ）のドレインｉ ＶＯＬレベルにするには
、接続点に）の電圧はＦＥＴ ＠のソース電圧を少なく
とも０．４Ｖ超さなければならない。
即ち、 ＦＥＴ（イ）のｖｇ、は少なくとも０．４Ｖで
なければならない。理想的には、全てのＦＥＴ用Ｖ□は
同じテアッテ、もＬ ＦＥ’ｒ （ＩＩ ）ＶＯＨカ０
．７ Ｖであると。
なければならない。理想的には、全てのＦＥＴ用Ｖ□は
同じテアッテ、もＬ ＦＥ’ｒ （ＩＩ ）ＶＯＨカ０
．７ Ｖであると。
ＦＥＴ■の７ｇ、は約０．３■のノイズマージン分だけ
Ｖｔｈを超し、そのＦＥＴが十分に安定して導通状態に
なるようにする３、シかし乍ら、 ＩＣチップの導電
線路には有限の抵抗があるので、ｖ８．は一般に全ＦＥ
Ｔに同じに力らない。ＦＥＴ間のＶ、８のバラツキによ
り、 ＦＫＴα・のＶ、はＦＥＴ ｅ；！’ｌ） （Ｄ
Ｖｓａを０．３Ｖも超すことがら９得る。そこで、Ｆ
ＥＴ（１＠のＶＯＬがそのＦＥＴのＶｓａ より０．Ｉ
Ｖ高いと、ＦＩＴ ｆｉの７ｇ８はＶｔｈと等しいか、
こｆ′Ｌを超して、その結果ＦＥＴ（イ）は。
Ｖｔｈを超し、そのＦＥＴが十分に安定して導通状態に
なるようにする３、シかし乍ら、 ＩＣチップの導電
線路には有限の抵抗があるので、ｖ８．は一般に全ＦＥ
Ｔに同じに力らない。ＦＥＴ間のＶ、８のバラツキによ
り、 ＦＫＴα・のＶ、はＦＥＴ ｅ；！’ｌ） （Ｄ
Ｖｓａを０．３Ｖも超すことがら９得る。そこで、Ｆ
ＥＴ（１＠のＶＯＬがそのＦＥＴのＶｓａ より０．Ｉ
Ｖ高いと、ＦＩＴ ｆｉの７ｇ８はＶｔｈと等しいか、
こｆ′Ｌを超して、その結果ＦＥＴ（イ）は。
本来非導通であるべきときに導通状態となる力λも知れ
ない。接続点…がＶＯＬレベルのと＠ ＦＥ’ｒ（財）
が確実に非導通状態にあるようにするには、ＶＯＬレベ
ルはＶ□に近づけノイズマージン全増加すべきである。
ない。接続点…がＶＯＬレベルのと＠ ＦＥ’ｒ（財）
が確実に非導通状態にあるようにするには、ＶＯＬレベ
ルはＶ□に近づけノイズマージン全増加すべきである。
本発明の集積論理回路は直結ＦＥＴ論理入力段とスーツ
４−バッファ論理出力段とにより構成される。
４−バッファ論理出力段とにより構成される。
入力段はドレインが正基準電位レベルに接続され、ダー
トとソースが直結されたＤＦＥＴ構成と、入力論理信号
を受けるべく接続された少なくとも１個のグー） 、Ｄ
ＦＥＴのソースに接続されたドレイン及び負基準電位レ
ベルに接続されたソースを有する第１ ＤＦＥＴ構成と
より成る。出力段は第１ ＤＦＥＴ構成と略同じであっ
て、ソースが負基準電位レベルに接続され、ダートが第
１ ＤＦＥＴ構成のケ９−トに接続された第２ ＤＦＥ
Ｔ構成より成る。出力段には更に、第１ ＤＦＥＴ構成
のドレインの電位が所定レベル上越すｘ２第２１ＥＦＥ
Ｔ ＠成のドレインに電流全供給し、第１ ＤＦＥＴ構
成のドレインが所定電位レベル以下となるとき第２ Ｋ
Ｆ’ＥＴ構成のドレイン電流を取り去る手段を含んでい
る。
トとソースが直結されたＤＦＥＴ構成と、入力論理信号
を受けるべく接続された少なくとも１個のグー） 、Ｄ
ＦＥＴのソースに接続されたドレイン及び負基準電位レ
ベルに接続されたソースを有する第１ ＤＦＥＴ構成と
より成る。出力段は第１ ＤＦＥＴ構成と略同じであっ
て、ソースが負基準電位レベルに接続され、ダートが第
１ ＤＦＥＴ構成のケ９−トに接続された第２ ＤＦＥ
Ｔ構成より成る。出力段には更に、第１ ＤＦＥＴ構成
のドレインの電位が所定レベル上越すｘ２第２１ＥＦＥ
Ｔ ＠成のドレインに電流全供給し、第１ ＤＦＥＴ構
成のドレインが所定電位レベル以下となるとき第２ Ｋ
Ｆ’ＥＴ構成のドレイン電流を取り去る手段を含んでい
る。
第１ ＤＦＥＴ構成のドレインが所定レベル以下で第２
ＥＦＥＴ 構成のドレイン電流をカットオフすること
により、この論理回路のスーツｆ−ノｆツ７ア論理出力
段に完全無欠な電圧出力低レベルが確立される。
ＥＦＥＴ 構成のドレイン電流をカットオフすること
により、この論理回路のスーツｆ−ノｆツ７ア論理出力
段に完全無欠な電圧出力低レベルが確立される。
ここで、「スーパーバッファ」の語はシリコンＮＭＯ８
技術で使用されているものであって、ドライバ回路が容
量性負荷に対して略対称的に電荷を供給又は取９出すこ
とのできる能力を説明するために使用されている。この
技法はシリコンＮＭＯＳにおいて論理回路の動作速度を
増加するのに使用されている。ＧａＡ＠ＭＩ８ ＦＩＥ
Ｔ技術を用いて実施している本発明の好適実施例にあっ
ては、この「スー・９−バッファ」の語は論理回路に完
全無欠なＶＯＬレベルを確立するために使用される。論
理回路のＶＯＬＶペルに完全無欠性が欠けることによる
問題は信号レベルの励振が大変大きく、一般的にはＧａ
ＡｉＭＥ８ ＦＥＴ回路の数１００ｍＶに比してシリ：
１７ ｙ ＮＭＯ８回路ではがルトのオーダーであるの
で、シリコンＮＭＯＳ技術では問題なかった。
技術で使用されているものであって、ドライバ回路が容
量性負荷に対して略対称的に電荷を供給又は取９出すこ
とのできる能力を説明するために使用されている。この
技法はシリコンＮＭＯＳにおいて論理回路の動作速度を
増加するのに使用されている。ＧａＡ＠ＭＩ８ ＦＩＥ
Ｔ技術を用いて実施している本発明の好適実施例にあっ
ては、この「スー・９−バッファ」の語は論理回路に完
全無欠なＶＯＬレベルを確立するために使用される。論
理回路のＶＯＬＶペルに完全無欠性が欠けることによる
問題は信号レベルの励振が大変大きく、一般的にはＧａ
ＡｉＭＥ８ ＦＥＴ回路の数１００ｍＶに比してシリ：
１７ ｙ ＮＭＯ８回路ではがルトのオーダーであるの
で、シリコンＮＭＯＳ技術では問題なかった。
第１図に示す回路は接続点（２０’）とＦＥＴ（イ）の
ダート間にスーツ９−７１７７７回路（ハ）を付加した
点を除き第５図の従来論理回路と同じでおる。回路（１
０’）はＮＯＲ回路のＤＣＦＬ入力段を構成し５回路（
ハ）はＮＯＲ回路の出力段である。
ダート間にスーツ９−７１７７７回路（ハ）を付加した
点を除き第５図の従来論理回路と同じでおる。回路（１
０’）はＮＯＲ回路のＤＣＦＬ入力段を構成し５回路（
ハ）はＮＯＲ回路の出力段である。
第１図に示すとおル、接続点（２０つはプルアップｇＦ
ＥＴ ｐ′４Ｏｆ −）に接続され、ｆ（ＦＥＴ （１
◆−αＱ（２１”−）は夫々付加ＥＦＥＴ（ハ）−（至
）のゲートに接続さｎる。ＥＦＥＴＯ壜ノソーストＥＦ
ＥＴ（ハ）−（至）のドレインはＮＯＲｆ −）の出力
をなす接続点（ロ）に共通接続され、 ＩＤＦＥＴ（イ
）のｆ−）にも接続される。その結果、入力信号Ａ。
ＥＴ ｐ′４Ｏｆ −）に接続され、ｆ（ＦＥＴ （１
◆−αＱ（２１”−）は夫々付加ＥＦＥＴ（ハ）−（至
）のゲートに接続さｎる。ＥＦＥＴＯ壜ノソーストＥＦ
ＥＴ（ハ）−（至）のドレインはＮＯＲｆ −）の出力
をなす接続点（ロ）に共通接続され、 ＩＤＦＥＴ（イ
）のｆ−）にも接続される。その結果、入力信号Ａ。
Ｂが共に低レベルであって接続点０４がｖＯＨレベルで
あるべきときは、電流は接続点（２０’）からＰＥＴＯ
優のダートに流扛、更にｐｇＴＯ′４のソースからＦＥ
Ｔに）のゲートに流れ、接続点（ロ）はＶＯＨレベルに
維持さｎる。他方、もし論理入力信号ＡとＢの少なくと
も一方が高であり、接続点（２０’ ）と（ロ）を低レ
ベルに下げようとすると、ＦＥＴ（ＩＩのドレイン電流
はＦＥＴ Ｃ１４１−αＱの少なくとも一方に流れ、接
続点（２０’）の′電圧レベルは接続点（ロ）の電圧レ
ベルに対してＦＥＴ ｐ’Ｊのスレッショルド電圧Ｖｔ
ｈ以下となる。従って、ＰＥＴ（３’Ｊはオフに切換わ
り、 Ｆ’ＥＴ（ハ）又は（ト）に電流を供給しなくな
る。この状態下では、接続点０４は第５図の回路の接続
点−の電位よりは十分低電圧になる。その結果、第１図
の回路はＦＥＴ毎の■ＩＩのバラツキに対するノイズマ
ージンが良好に々る。
あるべきときは、電流は接続点（２０’）からＰＥＴＯ
優のダートに流扛、更にｐｇＴＯ′４のソースからＦＥ
Ｔに）のゲートに流れ、接続点（ロ）はＶＯＨレベルに
維持さｎる。他方、もし論理入力信号ＡとＢの少なくと
も一方が高であり、接続点（２０’ ）と（ロ）を低レ
ベルに下げようとすると、ＦＥＴ（ＩＩのドレイン電流
はＦＥＴ Ｃ１４１−αＱの少なくとも一方に流れ、接
続点（２０’）の′電圧レベルは接続点（ロ）の電圧レ
ベルに対してＦＥＴ ｐ’Ｊのスレッショルド電圧Ｖｔ
ｈ以下となる。従って、ＰＥＴ（３’Ｊはオフに切換わ
り、 Ｆ’ＥＴ（ハ）又は（ト）に電流を供給しなくな
る。この状態下では、接続点０４は第５図の回路の接続
点−の電位よりは十分低電圧になる。その結果、第１図
の回路はＦＥＴ毎の■ＩＩのバラツキに対するノイズマ
ージンが良好に々る。
第２図の回路は本発明による集積論理回路の第２の実施
例を示す。同回路は第１図の回路のＦＥＴ０→をＤＦＫ
Ｔ Ｃ（＊とダイオード（至）に置換した点で相違する
。ＤＦＥＴ （３４３はｖｇ、が約−〇、４Ｖのピンチ
オフ電圧よシ高い限シ導通状態にとどまる。もし■８．
がこの負電圧より低下すると、 ＦＩｉｉＴ（ロ）は非
導通状態になる。少なくとも入力論理信号Ａ、Ｂの１つ
が高レベルであり、接続点（２０’）と０４が低電位レ
ベルになろうとすると、接続点（ロ）とＦＥ’ｒＪ４の
ソース間のダイオード（至）は、そのアノード・カソー
ド間の電圧降下は極めて低電流レベルでも約０，５Ｖで
あるので、 ＦＥＴ（ロ）のソースを接続点（２０つに
対して十分に正電位に保持してＦＥＴ（ト）を確実に非
導通状態にする。前述の如（、ＦＥＴ（ハ）と（ト）の
少なくとも一方が導通すると、接続点（ロ）は確実にＶ
ＯＬレベルに保持される。
例を示す。同回路は第１図の回路のＦＥＴ０→をＤＦＫ
Ｔ Ｃ（＊とダイオード（至）に置換した点で相違する
。ＤＦＥＴ （３４３はｖｇ、が約−〇、４Ｖのピンチ
オフ電圧よシ高い限シ導通状態にとどまる。もし■８．
がこの負電圧より低下すると、 ＦＩｉｉＴ（ロ）は非
導通状態になる。少なくとも入力論理信号Ａ、Ｂの１つ
が高レベルであり、接続点（２０’）と０４が低電位レ
ベルになろうとすると、接続点（ロ）とＦＥ’ｒＪ４の
ソース間のダイオード（至）は、そのアノード・カソー
ド間の電圧降下は極めて低電流レベルでも約０，５Ｖで
あるので、 ＦＥＴ（ロ）のソースを接続点（２０つに
対して十分に正電位に保持してＦＥＴ（ト）を確実に非
導通状態にする。前述の如（、ＦＥＴ（ハ）と（ト）の
少なくとも一方が導通すると、接続点（ロ）は確実にＶ
ＯＬレベルに保持される。
第３図は本発明による集積論理回路の第３の実施例であ
って、ダイオ−１′に）が接続点（２０つと（ロ）の間
に接続されている。入力信号Ａ、Ｈの両方が低レベルで
あると、接続点（２０りと（ロ）の各々は高電圧レベル
となり、ダイオ−Ｐ（イ）両端の電圧は十分な電流を接
続点（ロ）に供給できる。しかし、少なくとも入力信号
の一方が高レベルであると、接続点（２０’）と（ロ）
は低レベルとなろうとするので、ダイオード（６）の両
端電圧は多分的０．３ Ｖに低下する。ダイオードの指
数電流−電圧関係により、ダイオードを流れる電流は無
視できるレベルになる。よって、篇に）と■のいずれも
十分なドレイン電流を受けることはない、その結果、接
続点（ロ）はＶ□付近に保持される。第１図、第２図及
び第３図のスーツｊ−バッファ出力段（ハ）、 （２６
’）及び（２６っはＮＯＲ回路のみならず他の論理回路
にも適用可能である。例えば。
って、ダイオ−１′に）が接続点（２０つと（ロ）の間
に接続されている。入力信号Ａ、Ｈの両方が低レベルで
あると、接続点（２０りと（ロ）の各々は高電圧レベル
となり、ダイオ−Ｐ（イ）両端の電圧は十分な電流を接
続点（ロ）に供給できる。しかし、少なくとも入力信号
の一方が高レベルであると、接続点（２０’）と（ロ）
は低レベルとなろうとするので、ダイオード（６）の両
端電圧は多分的０．３ Ｖに低下する。ダイオードの指
数電流−電圧関係により、ダイオードを流れる電流は無
視できるレベルになる。よって、篇に）と■のいずれも
十分なドレイン電流を受けることはない、その結果、接
続点（ロ）はＶ□付近に保持される。第１図、第２図及
び第３図のスーツｊ−バッファ出力段（ハ）、 （２６
’）及び（２６っはＮＯＲ回路のみならず他の論理回路
にも適用可能である。例えば。
Ｍ ｌ 図乃至第３ 図ノイｙバー ｐ （１２’）、
（１２＃）、（１２Ｉｖ）は夫々ＤＣＦＬ入力段と適幽
なＮＯＲ回路のスー／ｌ−バッファ出力段と類似形状の
スー・９−バッファ出力段とより構成される。更１ｃＳ
第４図には本発明の他の実施例であるＮＡＮＤ回路を示
す。このＮＡＮＤ回路はその出力がスー・母−バッファ
出力段■に接続された従来形式の入力ＤＣＦＬ段Ｇ１′
４より成る。少なくとも入力信号の一方が低レベルであ
ｎば、接続点に）トＥＦＥＴ−のソースの両方共に高レ
ベルに向Ｌｎ、ＤＦ′ｇｒに）がダート電流をＥＦＥＴ
Ｈに供給し、ＥＦＥＴ−のソースはＶＯＨレベルとなる
。信号Ａ、Ｈの両方が高レベルとなると、ＦＩＴ（４７
９のｖ８．はスレツショルｐｔ圧Ｖｔｈより下がり、Ｆ
ＩＴ−は非導電状繍になり、その結果ＦＩＴ（ト）のソ
ースはＥＦＥＴ−ｍ−によ＃）ｖ０付近に保持さｎる。
（１２＃）、（１２Ｉｖ）は夫々ＤＣＦＬ入力段と適幽
なＮＯＲ回路のスー／ｌ−バッファ出力段と類似形状の
スー・９−バッファ出力段とより構成される。更１ｃＳ
第４図には本発明の他の実施例であるＮＡＮＤ回路を示
す。このＮＡＮＤ回路はその出力がスー・母−バッファ
出力段■に接続された従来形式の入力ＤＣＦＬ段Ｇ１′
４より成る。少なくとも入力信号の一方が低レベルであ
ｎば、接続点に）トＥＦＥＴ−のソースの両方共に高レ
ベルに向Ｌｎ、ＤＦ′ｇｒに）がダート電流をＥＦＥＴ
Ｈに供給し、ＥＦＥＴ−のソースはＶＯＨレベルとなる
。信号Ａ、Ｈの両方が高レベルとなると、ＦＩＴ（４７
９のｖ８．はスレツショルｐｔ圧Ｖｔｈより下がり、Ｆ
ＩＴ−は非導電状繍になり、その結果ＦＩＴ（ト）のソ
ースはＥＦＥＴ−ｍ−によ＃）ｖ０付近に保持さｎる。
一般に、各論理回路はＤＣＦＬ入力段とスーツＪ？−バ
ッファ出力段を含み論理回路の完全無欠なＶＯＬレベル
を確立する。
ッファ出力段を含み論理回路の完全無欠なＶＯＬレベル
を確立する。
以上本発明の集積論理回路を複数の実施例に基づき説明
したが１本発明は何らここに例示した特定の論理回路に
制限すべきではなく１本発明の要旨を逸脱することなく
種々の変形変更が可能である０例えば、ここではＮＯＲ
回路、インバータ及びＮＡＮＤ回路について説明したが
１本発明は他の論理回路にも適用可能である。一般に、
論理回路への入力数が多くなｎばなる程１本発明による
効果も大きくなる。
したが１本発明は何らここに例示した特定の論理回路に
制限すべきではなく１本発明の要旨を逸脱することなく
種々の変形変更が可能である０例えば、ここではＮＯＲ
回路、インバータ及びＮＡＮＤ回路について説明したが
１本発明は他の論理回路にも適用可能である。一般に、
論理回路への入力数が多くなｎばなる程１本発明による
効果も大きくなる。
ＥＦＥＴより成るスーパーバッファ段はＤＣＦＬ入力段
のＥＦＥＴ構成と実質的に同じであるＥＦＫＴ構成より
成る。これは必ずしもスーパーバッファ段のＥＦＥＴ構
成があらゆる点でＤＣＦＬ段のＥＦＦ：Ｔ構成と同じで
なければならないことを意味するものではなく。
のＥＦＥＴ構成と実質的に同じであるＥＦＫＴ構成より
成る。これは必ずしもスーパーバッファ段のＥＦＥＴ構
成があらゆる点でＤＣＦＬ段のＥＦＦ：Ｔ構成と同じで
なければならないことを意味するものではなく。
本発明の必要とする範囲内でのみ同じであればよい。例
えば、第４図のＮＡＮＤ回路では、ＥＦＥＴｉと輪は２
つの？−トを具える単−ＦＥＴで置換可能である。こｎ
は直列接続した２個のＦＥＴ Ｍ及び−と実質的に同じ
機能を果し、勿論本発明に属する。
えば、第４図のＮＡＮＤ回路では、ＥＦＥＴｉと輪は２
つの？−トを具える単−ＦＥＴで置換可能である。こｎ
は直列接続した２個のＦＥＴ Ｍ及び−と実質的に同じ
機能を果し、勿論本発明に属する。
異なるＥＦＥＴ構戊ハ寸法の異なるものでもよく、その
場合には電流や消費電力も異なる。
場合には電流や消費電力も異なる。
また以上は本発明を半導体材料としてＧａＡｓを用いる
場合につき説明したが、低レベルの不確実性の問題はシ
リコン■８ Ｆ’ＥＴ技術にあっても生じるので１本発
明は何らＧａＡｓのみに限定すべきものでもなり。
場合につき説明したが、低レベルの不確実性の問題はシ
リコン■８ Ｆ’ＥＴ技術にあっても生じるので１本発
明は何らＧａＡｓのみに限定すべきものでもなり。
本発明による集積論理回路によｎば、論理入力段の出力
側にスー・豐−バッファ出力段を接続するので、使用す
るデバイスのバラツキに関係なく確実に動作する各種論
理回路が得らｎるので、特にＧａＡｍ ＦｇＴを使用す
る論理回路に好適である。
側にスー・豐−バッファ出力段を接続するので、使用す
るデバイスのバラツキに関係なく確実に動作する各種論
理回路が得らｎるので、特にＧａＡｍ ＦｇＴを使用す
る論理回路に好適である。
第１図は本発明によるＮＯＲ回路を含む集積論理回路を
示す接続図、第２図及び第３図は本発明によるＮＯＲ回
路及びインバータを含む集積論理回路を示す接続図、第
４図は本発明によるＮＡＮＤ回路を含む集積論理回路を
示す接続図、第５図は従来の集積論理回路を示す接続図
である。 （１０，（１ｏｚ）、＠→は論理入力段ＩＪ′４．（１
２勺はインバータ、（ハ）、 （２６’） 、 ＠４け
スーツｌ−バッファ論理出力段である。 代 理 人 伊 藤 頁間 松隈秀
盛
示す接続図、第２図及び第３図は本発明によるＮＯＲ回
路及びインバータを含む集積論理回路を示す接続図、第
４図は本発明によるＮＡＮＤ回路を含む集積論理回路を
示す接続図、第５図は従来の集積論理回路を示す接続図
である。 （１０，（１ｏｚ）、＠→は論理入力段ＩＪ′４．（１
２勺はインバータ、（ハ）、 （２６’） 、 ＠４け
スーツｌ−バッファ論理出力段である。 代 理 人 伊 藤 頁間 松隈秀
盛
Claims (1)
- 【特許請求の範囲】 １、電流源接続のＤＦＥＴ及びこれに直列接続され論理
入力信号が印加される少なくとも２個のゲートを有する
ＥＦＥＴより成る論理入力段と、上記ＥＦＥＴと同様構
成のＥＦＥＴ及びこれに直列接続され上記論理入力段の
出力が印加される可変電流源より成るスーパーバッファ
論理出力段とを具え該出力段の上記ＥＦＥＴのドレイン
から出力を得るようにした集積論理回路。 ２、上記可変電流源はＤＦＥＴ、ＤＦＥＴとダイオード
の直列接続回路又はダイオードにより構成される特許請
求の範囲第１項記載の集積論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/726,864 US4716311A (en) | 1985-04-25 | 1985-04-25 | Direct coupled FET logic with super buffer output stage |
| US726864 | 2000-11-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61293021A true JPS61293021A (ja) | 1986-12-23 |
Family
ID=24920325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61096581A Pending JPS61293021A (ja) | 1985-04-25 | 1986-04-25 | 集積論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4716311A (ja) |
| JP (1) | JPS61293021A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6471217A (en) * | 1987-05-19 | 1989-03-16 | Gazelle Microcircuits Inc | Output buffer circuit |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2574859B2 (ja) * | 1988-03-16 | 1997-01-22 | 株式会社日立製作所 | Ｆｅｔ論理回路 |
| EP0371575A3 (en) * | 1988-11-23 | 1990-07-04 | Precision Monolithics Inc. | Improved direct coupled fet logic |
| US5027007A (en) * | 1989-04-12 | 1991-06-25 | The Boeing Company | FFL/QFL FET logic circuits |
| JP3196301B2 (ja) * | 1992-02-28 | 2001-08-06 | ソニー株式会社 | 化合物半導体集積回路装置 |
| JPH0774619A (ja) * | 1993-06-30 | 1995-03-17 | Fujitsu Ltd | 論理ゲート回路 |
| WO1995022204A1 (en) * | 1994-02-14 | 1995-08-17 | Cascade Design Automation Corp. | High-speed solid state buffer circuit and method for producing the same |
| DE112009005393B4 (de) * | 2009-11-24 | 2014-02-13 | Epcos Ag | Niederstrom-Logik plus Treiberschaltung |
| CN109802671A (zh) * | 2019-01-31 | 2019-05-24 | 康希通信科技（上海）有限公司 | 逻辑门电路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720029A (en) * | 1980-05-23 | 1982-02-02 | Thomson Csf | Large capacity high speed logic operator with composite digital function using at least one semi-steady off message fetch |
| JPS5726928A (en) * | 1980-07-24 | 1982-02-13 | Nec Corp | Logical circuit using junction gate type field effect transistor |
| JPS58136140A (ja) * | 1982-02-08 | 1983-08-13 | Nec Corp | 正論理多入力ｎａｎｄゲ−ト回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3276988D1 (en) * | 1981-09-30 | 1987-09-17 | Toshiba Kk | Logic circuit operable by a single power voltage |
| US4443715A (en) * | 1982-03-25 | 1984-04-17 | Gte Laboratories Incorporated | Driver circuit |
| US4558235A (en) * | 1983-08-31 | 1985-12-10 | Texas Instruments Incorporated | MESFET logic gate having both DC and AC level shift coupling to the output |
| JPH117328A (ja) * | 1997-06-16 | 1999-01-12 | Fuji Electric Co Ltd | トランスタップ切換え方式電圧調整装置、および、無接点接触器 |
-
1985
- 1985-04-25 US US06/726,864 patent/US4716311A/en not_active Expired - Lifetime
-
1986
- 1986-04-25 JP JP61096581A patent/JPS61293021A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720029A (en) * | 1980-05-23 | 1982-02-02 | Thomson Csf | Large capacity high speed logic operator with composite digital function using at least one semi-steady off message fetch |
| JPS5726928A (en) * | 1980-07-24 | 1982-02-13 | Nec Corp | Logical circuit using junction gate type field effect transistor |
| JPS58136140A (ja) * | 1982-02-08 | 1983-08-13 | Nec Corp | 正論理多入力ｎａｎｄゲ−ト回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6471217A (en) * | 1987-05-19 | 1989-03-16 | Gazelle Microcircuits Inc | Output buffer circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US4716311A (en) | 1987-12-29 |
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