KR100293639B1 - 플래쉬 메모리 장치의 웰 바이어스 스위칭 회로 - Google Patents

플래쉬 메모리 장치의 웰 바이어스 스위칭 회로 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 플래쉬 메모리 장치의 웰 바이어스 스위칭 회로에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
p-웰 및 n-웰에 인가하는 동일한 펌핑 회로를 통해 펌핑 전압을 인가하면서 두 웰사이의 다이오드 액션을 효과적으로 방지할 수 있도록 한다.
3. 발명의 해결 방법의 요지
채널 소거 방식을 이용한 소거 동작에서 펌핑 전압을 웰에 인가할 때 p-웰에 인가되는 바이어스를 지연시키는 지연 수단을 구성하고, 디스차지시에 n-웰의 전위를 지연시키는 지연 수단을 구성하여 n-웰의 전위가 p-웰의 전위보다 높도록 한다.

Description

플래쉬 메모리 장치의 웰 바이어스 스위칭 회로
본 발명은 플래쉬 메모리 장치의 웰 바이어스 스위칭 회로(well bias switching circuit)에 관한 것으로, 트리플 웰(triple well) 구조의 플래쉬 메모리 장치를 소거(erase) 및 디스차지(discharge)할 때 웰에 인가되는 바이어스를 스위칭하고 저항등의 지연 수단을 이용하여 웰간에 전위차를 갖도록 하므로써 다이오드 액션(diode action)이 발생되지 않도록 한 플래쉬 메모리 장치의 웰 바이어스 스위칭 회로에 관한 것이다.
트리플 웰 구조의 플래쉬 메모리 장치를 채널 소거(channel erase) 방식에 의해 소거하기 위해서는 p-웰 및 n-웰에 포지티브(positive) 펌핑 전압을 인가해야 한다. 이렇게 웰에 포지티브 펌핑 전압을 인가하기 위해 필요한 회로의 구성을 트리플 웰 구조의 플래쉬 메모리 셀 어레이에 적용한 도 1을 참조하여 설명한다.
먼저, 트리플 웰 구조의 플래쉬 메모리 장치의 구조를 설명하면, p-형 기판내에 n-웰이 형성되고, n-웰내에 p-웰이 형성되며, p-웰상에 플래쉬 메모리 셀 어레이가 형성된다. 이렇게 형성된 플래쉬 메모리 장치를 채널 소거 방식을 이용하여 소거할 경우 차지 펌프 회로(1)에서 소거에 필요한 전압으로 펌핑하고, 이 펌핑된 전압을 레귤레이션 회로(2)에서 조정한 후 웰 바이어스 스위칭 회로(3)에서 n-웰 및 p-웰에 각각 바이어스를 인가한다.
그런데, 이러한 방법으로 소거를 실시할 경우 p-웰과 n-웰 사이에 다이오드 액션이 발생될 수 있다. 즉, p-웰의 전위가 n-웰의 전위보다 높을 경우 다이오드 작용에 의해 p-웰에서 n-웰쪽으로 전류가 흘러 트리플 웰 구조를 파괴한다. 이를 방지하기 위해서는 n-웰의 전위보다 p-웰의 전위가 높지 않도록 지연(delay)된 바이어스를 인가하는 방법을 사용해야 한다. 이 방법을 사용할 경우 전체적인 펌핑 시간이 길어지며, n-웰에 펌핑 전압을 인가할 때 공핍(depletion) 영역이 생기므로 인해 n-웰과 p-웰사이에 접합 캐패시턴스(junction capacitance)가 커진다. 이 때문에 p-웰 펌핑시에 충분한 보상(compensation)을 해주어야 한다. 또한, p-웰과 n-웰 펌핑 회로를 따로 사용해야 하는 문제점이 있다.
따라서, 본 발명은 p-웰 및 n-웰에 인가하는 동일한 펌핑 회로를 통해 펌핑 전압을 인가하면서 두 웰사이의 다이오드 액션을 효과적으로 방지할 수 있는 플래쉬 메모리 장치의 바이어스 스위칭 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 펌핑 전압을 p-웰 및 n-웰에 공급하기 위한 제 1 및 제 2 스위칭 수단과, 상기 제 1 및 제 2 스위칭 수단을 동작시키기 위한 구동 회로와, 상기 제 1 스위칭 수단을 통해 공급되는 상기 펌핑 전압을 일정 시간동안 지연시키기 위한 제 1 지연 수단과, 소거 신호에 따라 동작되며 상기 p-웰 및 n-웰에 공급된 전압을 디스차지시키기 위한 제 3 스위칭 수단과, 상기 n-웰에 공급된 전압이 디스차지되는 시간을 지연시키기 위한 제 2 지연 수단을 포함하여 이루어진 것을 특징으로 한다.
도 1은 트리플 웰 구조를 갖는 플래쉬 메모리 셀 어레이의 구조 및 회로 구성도.
도 2는 본 발명에 따른 플래쉬 메모리 장치의 웰 바이어스 스위칭 회로를 설명하기 위한 회로도.
<도면의 주요 부분에 대한 부호 설명>
1 : 차지 펌프 회로 2 : 레귤레이션 회로
3 : 웰 바이어스 스위칭 회로 11 : 고전압 래치 회로
G : NAND 게이트 R1 내지 R3 : 제 1 내지 제 3 저항
P1 및 P2 : 제 1 및 제 2 PMOS 트랜지스터
N : NMOS 트랜지스터 I : 인버터
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 플래쉬 메모리 장치의 웰 바이어스 스위칭 회로를 설명하기 위한 회로도로서, 그 구성을 설명하면 다음과 같다.
NAND 게이트(G)는 섹터 선택 인에이블(sector select enable; SXSEL) 신호와 접지 전위 스위치(VSSvoltage switch; SWVSS) 신호를 입력으로 한다. 고전압 래치 회로(11)는 제 1 입력단(VPPIN)으로 펌핑 전압(VPPI)을 입력하고, 제 2 입력단(VIN)으로 NAND 게이트(G)의 출력 신호를 입력한다. 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)는 고전압 래치 회로(11)의 출력 신호를 게이트 입력으로 하여 펌핑 전압(VPPI)을 p-웰 및 n-웰에 공급한다. 제 1 저항(R1)은 제 1 PMOS 트랜지스터(P1)와 p-웰 사이에 접속된다. 인버터(I)를 통해 반전된 소거(ERASE) 신호를 게이트 입력으로 하는 NMOS 트랜지스터(N)는 p-웰 및 n-웰과 접지 단자 사이에 접속된다. 제 2 저항(R2)은 n-웰과 NMOS 트랜지스터(N) 사이에 접속된다.
여기서, 섹터 선택 인에이블(SXSEL) 신호는 소거할 섹터를 선택하는 신호이며, 접지 전위 스위치(SWVSS) 신호는 웰의 전위를 접지 전위로 유지시키기 위한 신로서, 소거 신호에 의해 생성되거나 소거 모드를 결정하는 로직에 의해 생성된다.
상기와 같이 구성된 본 발명에 따른 플래쉬 메모리 장치의 웰 바이어스 스위칭 회로의 구동 방법을 설명하면 다음과 같다.
먼저, 하이 상태의 소거(ERASE) 신호에 의해 소거 동작이 수행되어 펌핑 전압(VPPI)이 p-웰 및 n-웰에 인가될 때의 회로 구동을 설명한다.
소거 동작을 수행하기 위해서는 하이 상태의 소거(ERASE) 신호와 펌핑 전압이 입력되어야 하며, 섹터 선택 인에이블(SXSEL) 신호와 접지 전위 스위치(SWVSS) 신호도 하이 상태를 유지하여야 한다.
하이 상태의 소거 신호가 인버터(I)를 통해 로우 상태로 반전되어 스위칭 수단으로 작용하는 NMOS 트랜지스터(N)를 턴오프시켜 접지 단자로의 패스를 차단한다. 펌핑 전압이 고전압 래치 회로(11)의 제 1 입력단(VPPIN)으로 입력되고, 스위칭 수단으로 작용하는 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)로 인가된다. 하이 상태의 섹터 선택 인에이블(SXSEL) 신호와 접지 전위 스위치(SWVSS) 신호가 NAND 게이트(G)에 입력되어 로우 상태의 신호가 출력되고, 이 신호가 고전압 래치 회로(11)의 제 2 입력단(VIN)으로 입력된다. 제 1 입력단(VPPIN)으로 펌핑 전압을 입력하고, 제 2 입력단(VIN)으로 로우 상태의 NAND 게이트(G) 출력 신호를 입력한 고전압 래치 회로(11)에서 로우 상태의 신호를 출력한다. 고전압 래치 회로(11)에서 출력된 로우 상태의 신호에 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)가 턴온된다. 턴온된 제 1 PMOS 트랜지스터(P1)을 통해 펌핑 전압(VPPI)이 p-웰에 인가되며, 제 2 PMOS 트랜지스터(P2)를 통해 펌핑 전압이 n-웰에 인가된다. 그런데, 제 1 PMOS 트랜지스터(P1)를 통해 인가된 펌핑 전압(VPPI)은 지연 수단으로 작용하는 제 1 저항(R1)을 통해 일정 시간 지연되어 p-웰에 인가된다. 따라서, n-웰의 전위가 p-웰의 전위보다 높게 된다.
로우 상태의 소거(ERASE) 신호가 입력되어 소거 동작을 수행하지 않을 경우에는 섹터 선택 인에이블(SXSEL) 신호와 접지 전위 스위치(SWVSS) 신호가 로우 상태를 유지하여야 한다. 로우 상태의 섹터 선택 인에이블(SXSEL) 신호와 접지 전위 스위치(SWVSS) 신호가 NAND 게이트(G)를 통해 하이 상태로 된다. 제 1 입력단(VPPIN)으로 펌핑 전압(VPPI)을 입력하고, 제 2 입력단(VIN)으로 하이 상태의 NAND 게이트(G) 출력 신호를 입력한 고전압 래치 회로(11)에서 하이 상태의 신호를 출력한다. 하이 상태의 고전압 래치 회로(11)의 출력 신호에 의해 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)가 턴오프되어 펌핑 전압(VPPI)이 p-웰 및 n-웰에 인가되지 못한다. 로우 상태의 소거(ERASE) 신호가 인버터(I)를 통해 하이 상태로 반전되고, 이 신호에 의해 NMOS 트랜지스터(N)가 턴온되어 접지 단자로의 패스가 형성된다. 따라서, 접지 단자로 p-웰 및 n-웰에 인가되었던 바이어스가 디스차지된다. 그런데, p-웰에 인가되었던 바이어스는 NMOS 트랜지스터(N)을 통해 직접 그라운드로 디스차지되고, n-웰에 인가되었던 바이어스는 지연 수단으로 직용하는 제 2 저항(R2)을 통해 일정 시간 지연된 후 디스차지된다. 따라서, n-웰의 전위가 p-웰의 전위보다 높게 된다.
상술한 바와 같이 본 발명에 의하면 두 개의 웰에 서로 다른 펌핑 회로를 사용하여 펌핑 전압을 공급하던 것을 하나의 펌핑 회로를 사용하여 펌핑 전압을 공급하므로써 회로의 면적을 줄일 수 있으며, 전체적인 펌핑 시간을 줄일 수 있다.

Claims (6)

  1. 펌핑 전압을 p-웰 및 n-웰에 공급하기 위한 제 1 및 제 2 스위칭 수단과,
    상기 제 1 및 제 2 스위칭 수단을 동작시키기 위한 구동 회로와,
    상기 제 1 스위칭 수단을 통해 공급되는 상기 펌핑 전압을 일정 시간동안 지연시키기 위한 제 1 지연 수단과,
    소거 신호에 따라 동작되며 상기 p-웰 및 n-웰에 공급된 전압을 디스차지시키기 위한 제 3 스위칭 수단과,
    상기 n-웰에 공급된 전압이 디스차지되는 시간을 지연시키기 위한 제 2 지연 수단을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 웰 바이어스 스위칭 회로.
  2. 제 1 항에 있어서, 상기 구동 회로는 상기 소거 신호와 동일한 상태를 갖는 제 1 및 제 2 신호를 논리 조합하는 논리 수단과,
    상기 논리 수단의 출력 신호 및 상기 펌핑 전압을 입력으로 하는 고전압 래치 회로로 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 웰 바이어스 스위칭 회로.
  3. 제 1 항에 있어서, 상기 논리 수단은 NAND 게이트인 것을 특징으로 하는 플래쉬 메모리 장치의 웰 바이어스 스위칭 회로.
  4. 제 1 항에 있어서, 상기 제 1 및 제 2 스위칭 수단은 PMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치의 웰 바이어스 스위칭 회로.
  5. 제 1 항에 있어서, 상기 제 3 스위칭 수단은 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치의 웰 바이어스 스위칭 회로.
  6. 제 1 항에 있어서, 상기 제 1 및 제 2 지연 수단은 저항인 것을 특징으로 하는 플래쉬 메모리 장치의 웰 바이어스 스위칭 회로.
KR1019980032689A 1997-08-30 1998-08-12 플래쉬 메모리 장치의 웰 바이어스 스위칭 회로 KR100293639B1 (ko)

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