KR940002659Y1 - 반도체 칩의 불안정 방지 회로 - Google Patents

Abstract

내용 없음.

Description

반도체 칩의 불안정 방지 회로

제 1 도는 종래 기술의 반도체 칩 불안정 방지 회로도.

제 2 도는 제 1 도의 회로의 각부 파형도.

제 3 도는 본 고안의 반도체 칩 불안정 방지 회로도.

제 4 도는 제 3 도 회로의 각부 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 센서 2 : 링 발진기

3 : 트랜지스터(MPI) 4 : 챠지펌프

5 : 랫치회로 6 : 인버터

7 : NOR회로 8 : 파우어 업 제너레이너

본 고안은 반도체 칩의 불안정 방지 회로에 관한 것으로, 특히 전원이 인가되고 백 바이어스(Back Bias)전압이 원하는 레벨이 되어 칩이 안정한 상태로 된 후에 칩의 주 회로를 동작시도록 하는 칩의 불안정 방지 회로에 관한 것이다.

종래의 기술에서는 제 1 도에 도시된 바와같이, 반도체 칩에 전력이 인가되어 백바이어스 전압(V_BB)이 원하는 레벨로 떨어지기 전에는신호가 칩내부로 인가되지 못하도록 백 바이어스 전압(V_BB)레벨을 감지하는 트랜지스터(M₁,M₂)와, 인버터(Inv₁,Inv₂)와, 백바이어스 전압(V_BB)이 원하는 레벨로 되었을 때노드를 V_DD까지 끌어 올리기 위한 랫치 PMOS 트랜지스터(M₃)와,신호가 원하는 V_BB레벨이 되기전에 인가되면 이 신호가 칩 내부로 인가되지 못하도록 하는 NMOS트랜지스터(M₆)와, V_DD가 원하는 레벨이 되면노드가입력에 응하도록 하는 PMOS 트랜지스터(M₄,M₅) 및 인버터(Inv₃)와,신호를 V_DD와 그라운드 사이에서 변하도록 하여주는 인버터(Inv₄,Inv₅)로 구성된다.

이와같이 구성된 종래 기술의 작용을 제 2 도를 참조하여 설명하면 다음과 같다.

시스템에 전력이 인가되면 백 바이어스 발생기가 동작되기 시작하는데, (V_BB)가 그라운드에서 원하는 레벨로 떨어지는 동안 제 1 도의 PMOS트랜지스터(M₁)가 "온"되어노드를 V_DD로 풀업(Pull-up)시키게 되고,노드는 그라운드,노드는 V_DD,노드는 그라운드로 만들어신호가 "로우"로 입력되어 인버터(Inv₃)의 PMOS트랜지스터를 "턴온"시켜도 NMOS 트랜지스터(M₆)가 "턴온"되어 있으므로노드를 그라운드로 만들어 준다. 이때노드는신호에 관계없이 "하이"상태로 있게 되어 칩의 입출력 동작을 막아준다.

백 바이어스 전압 발생기가 동작이 계속되어 원하는 레벨이 되면 NMOS인 트랜지스터(M₂)를 "턴온"시켜노드를 "로우"레벨로 만들어주고, 이에 따라노드는 "하이",노드는 "로우"가 되어노드의 상태를 그라운드로 만들어 주던 NMOS트랜지스터(M₆)를 "턴 오프"시키고 PMOS 트랜지스터(M₄)를 "턴온"시켜노드를 "하이"상태로 만들어 준다. 이와같이 하여입력신호에 의해서 칩이 구동되게 된다.

이와같은 종래의 기술에서는, 백 바이어스 전압이 직접 VBB에 연결되어 액티브 동작시 기판으로 흐르는 전류에 의해 VBB전압이 올라가면 원하는 레벨을 감지하던 NMOS 트랜지스터(M₂)가 "턴오프"되어입력을 막는등 오작동을 일으킬 수 있으며, 액티브시 PMOS 트랜지스터(M₁)와 NMOS 트랜지스터(M₂₎가 동시에 "턴온"되어 있으므로 직접 VDD에서 기판으로 전류가 흘러 전력을 소모하게 된다.

또한 VBB가 원하는 레벨이 되기전에가 "로우"로 입력되면 인버터(Inv₃)와 NMOS 트랜지스터(M₆)를 통해 VDD에서 기판으로 전류 경로가 형성되어 전력을 소모하게 된다.

본 고안은 이와같은 문제점을 시정, 보완하기 위해 안출된 것으로서 그 구성을 보면, 제 3 도에 도시된 바와같이, 백 바이어스 전압 발생기에서 발생된 V_BB가 소정의 레벨이 되었는지를 감지하는 센서(1)와, 소정의 V_BB레벨이 될 때까지 챠지 펌프(4)를 동작시키는 링 발진기(2) 및 트랜지스터(MP₁)(3)와, 상기 센서의 출력이 인액티브인 동안에는 클럭을 발생하는 NOR회로(7) 구동되지 않도록 하는 랫치회로(5)와, 상기 랫치회로(5)의 출력을 반전시켜 NOR게이트에 전달하는 인버터(6)와, 센서의 출력이 액티브가 될 때신호를 받아서 클럭을 발생하는 NOR회로(7)로 이루어진다.

또한, 상기 랫치 회로(5)는 센서(1)와 파우어 업 제너레이터(8)를 두입력으로 두개의 NOR게이트로 구성되며, NOR회로(7)는 인버터 출력에 게이트가 연결된 PMOS 트랜지스터(MP₂) 및 NMOS 트랜지스터(MN₁)와, RAS에 게이트가 연결된 PMOS 트랜지스터(MP₃) 및 트랜지스터(MN₂)로 구성된다.

본 고안의 작용 및 효과를 보면, 종래 기술의 문제점을 해결하기 위해 우선 원하는 VBB레벨을 감지하는 VBB발생기의 센서 출력을 이용하고, 이 출력이 액티브시기판으로 흐르는 전류에 의해 다시 링 발진기를 동작시키기 위해 "로우"레벨이 되어도 랫치회로 동작에 의해 이 영향이 없도록 안정된 "하이"상태를 만들어 주도록 하였다.

우선, VBB가 원하는 레벨이 될때까지 링 발진기를 동작하도록 하는 센서(1)의 출력이 "로우"레벨로 동작되고 파우어 업 제너레이터(8)는 전력(VDD)이 인가되어 안정된 전력이 될때만 제 4 도의 S₂와 같은 펄스를 만들어낸다. 랫치 회로인 NOR₁과 NOR₂는 제 4 도의 S₂의 라이징(1)에 의해 NOR₂의 출력인노드가 "로우"상태로 되고 이 신호에 의해노드가 "하이"상태로 안정화 된다. S₂의 폴링(2)에 의해서는노드가 전혀 영향을 받지 않게 된다.노드가 안정한 "로우"로 있는 3구간에서는가 "로우"가 되어도노드가 "하이"상태로 있기 때문에 클럭 신호들을 동작시키는 클럭 "온"신호는입력에 영향을 받지않고 "로우"상태로 있게 된다.

VBB가 원하는 레벨이 되면 센서(1)의 출력을 "하이"상태가 되어 링 발진기의 동작을 막고 이 신호는 랫치회로의 NOR₁의 출력인노드를 "로우"상태로 NOR₂의 출력인노드를 "하이",노드를 "로우"상태로 만들어준다. 이때가 되어서야 비로서 클럭 "온"신호는 "하이"상태가 되어 클럭 신호들을 동작되도록 하여주어 정상적인 동작을 하도록 한다.

입력을 NOR게이트의 입력으로 사용하여 발생하는 풀업(Pull-up)지연은 제 3 도의 PMOS인 MP₂의 W/L비를 MP₃보다 매우크게 하고 NMOS인 MN₁의 W/L비를 NM₂보다 매우 작게 하여 해결하였다.

이와같이 본 고안을 사용하므로 종래 기술의 문제점인 액티브시 기판으로 흐르는 전류에 의해 생기는 전압상승으로 인한 오동작을 막기 위해 VBB의 출력단을 직접 랫치회로(5)에 사용치 않고 센서(1)의 출력을 사용하여 해결하였고, 랫치회로의 사용으로 센서(1)의 출력이 액티브시 동작되어도 랫치회로의 출력에 영향을 미치지 않도록하여 안정된 상태에서 칩이 동작되도록 하였으며, 다른 문제점인 전력소모는 전류 경로의 형성이 일어나지 않는 랫치회로를 사용하고입력을 NOR회로에 입력시켜 전력소모를 줄였다.

Claims (3)

1. 반도체 칩의 불안정 방지회로에 있어서, 백 바이어스 전압 발생기에서 발생된 V_BB가 소정의 레벨이 되었는지를 감지하는 센서와, 소정의 V_BB레벨이 되지 않으면, 상기 센서의 신호를 받아서 챠지 펌프와 링 발진기를 동작시키는 트랜지스터(MP₁)와, 상기 센서의 출력이 인액티브인 동안에는 클럭을 발생하는 NOR게이트가 구동되지 않도록 하는 랫치 회로와, 상기 랫치회로(5)의 출력을 인버터를 통하여 받고, 상기 센서의 출력이 액티브가 될 때신호를 받아서 클럭 "온"신호를 발생하는 NOR회로로 이루어지는 반도체 칩의 불안정 방지회로.
2. 제 1 항에 있어서, 상기 랫치 회로는 센서와 파우어 업 제너레이터를 두 입력으로 하는 두개의 NOR게이트로 구성되는 것을 특징으로 하는 반도체 칩의 불안정 방지회로.
3. 제 1 항에 있어서, 상기 NOR회로는 인버터 출력에 게이트가 연결된 PMOS 트랜지스터(MP₂) 및 NMOS트랜지스터(MN₁)와에 게이트가 연결된 PMOS트랜지스터(MP₃) 및 NMOS트랜지스터(MN₂)가 MP₂와 MP₃는 직렬로 연결되고 MN₁과 MN₂는 병렬로 연결되며, MP₂의 소오스에 VDD가 연결되고, MP₃의 드레인에는 MN₁과 MN₂의 소오스가 연결되고, MN₁과 MN₂의 드레인은 그라운드에 연결되어서 구성되는 것을 특징으로 하는 반도체 칩의 불안정 방지회로.