JP3848259B2 - 半導体集積回路、データ処理システム及び移動体通信端末装置 - Google Patents
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Description
本発明は、半導体集積回路及びデータ処理システムの低消費電力制御、クロック制御及び基板バイアス制御に関し、例えば携帯電話機などの移動体通信端末装置に適用して有効な技術に関する。
背景技術
携帯電話やPHS(Personal Handyphone System)のような移動通信システムでは、通話待ち受け(待機)中に、基地局から定期的に送られてくる電波を定期的に受信している。この受信動作を間欠受信動作(通話待ち受け中の間欠受信動作)と呼ぶ。間欠受信動作を行なうのに、携帯電話機は、基地局から定期的に送られてくる電波を受信するためにフレーム同期を確立している。これにより、携帯電話機は、基地局から送られてくる電波の時間的位置を予測することができる。携帯電話機を動作させる基準クロックとして発振周波数十数MHz、消費電流が数mA程度になるTCXO(温度補償型電圧制御発振器)を使用するものがあり、通話待ち受け中の間欠受信動作を行わない期間、前記フレーム同期を維持するために前記TCXOを動作させると電力消費が大きくなる。代わりに消費電力の非常に小さい発振周波数32.768kHzなどの時計用の水晶発振器を使用してフレーム同期を行ない、その間、TCXOの電源を遮断するという技術が、特開2000−49682公報に記載されている。
また、低消費電力という点では、特開平10−190444号公報に、回路ブロック毎に個別に基板バイアスを制御し、停止中の回路ブロックの基板バイアスを制御することで、その回路ブロックのサブスレッショルドリーク電流を低減する技術が記載されている。
本発明者は携帯電話機の回路ブロックに対する動作停止と基板バイアス制御をその動作状態に応じて最適に制御することについて検討した。前記特開平10−190444号公報には回路ブロック毎に個別に基板バイアス制御を行なうことについて記載されているが、どのような場合にどうやって基板バイアス印加や停止を回路ブロックの状態に関連させて制御するかについては全く考慮されていない。本発明者の検討によれば、携帯電話機に必要な構成として、通信プロトコル処理を行うCPU、受信時に必要なチャネルコーデック処理を行なうと共に通話時に音声圧縮/伸張の音声コーデック処理を行うDSP、それらに接続される論理回路があり、それらを同一半導体チップ上にオンチップで構成するとき、これらの動作状態について考慮した。通話時及び間欠受信時は、CPU及びDSPのブロックは同時に動作するが、例えば、間欠受信中の受信を行っていない場合で、キー操作を行っている場合などは、CPUのみ動作すれば良く、DSPの動作は停止していてもよい。通話待ち受け中にキー操作もなく間欠受信もなければCPU及びDSPの双方を停止させてよい。更に、間欠受信動作のためのタイマ設定をCPUが行なう場合には通話待ち受け状態におけるCPU動作停止状態への遷移はタイマ設定の完了後でなければならない。このように回路ブロックに対する動作停止/開始、基板バイアス印加/停止の状態遷移を如何に制御するかが携帯電話機の動作の信頼性若しくは動作の安定性を保証する上で重要であることが本発明者によって見出された。
更に本発明者は、基板バイアス制御を行なうための基板バイアス発生回路を採用した場合について検討した。携帯電話機は電源オフ状態で時計機能、起床イベント検出機能など、一部の回路を動作させておくことが必要であるが、このとき動作を停止している回路に対して動作電源を供給したまま基板バイアスを印加することの無駄が見出された。要するに、携帯電話機の電源オフ状態では待ち受け状態におけるような高速な動作復帰は要求されず、また必要もない。
本発明の目的は、動作クロック停止による動作電流の低減と基板バイアス制御によるリーク電流の低減対象にされる内蔵回路ブロックに対する動作停止と基板バイアス制御をその回路ブロックの状態に応じて、誤動作の虞なく最適に制御することができる半導体集積回路を提供することにある。
本発明の別の目的は、基板バイアス発生回路を採用しても携帯電話機等の電源オフ状態における電力消費を更に低減することにある。
本発明の更に別の目的は、基板バイアス印加/停止を切替えるための構成をPLL回路へのノイズ低減に寄与させることにある。
本発明の他の目的は、回路ブロックに対するクロック供給停止/開始、基板バイアス印加/停止の順序制御を容易に実現可能な携帯電話機のようなデータ処理システムを提供することにある。
本発明のその他の目的は、携帯電話機等の移動体通信端末装置の動作の信頼性若しくは動作の安定性を保証しながら、内蔵回路ブロックに対する動作停止/開始、基板バイアス印加/停止の状態遷移を制御可能とすることにある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
発明の開示
先ず、本願において開示される発明のうち代表的なものの概要を簡単に説明する。ここでは本発明を携帯電話機に適用した場合を想定する。
携帯電話用のベースバンド部として、プロトコル処理、マンマシンインターフェース(MMI)処理を行うCPU、TCXOなどのクロック源を用いてTDMA方式のタイミングを生成する第1タイミング生成回路、及びそれらに付随する周辺論理を有する第1回路ブロックと、チャネルコーデック処理の一部及び音声コーデック処理を行うDSP、それに付随する周辺論理を有する第2の回路ブロックと、間欠受信動作時に受信動作を行わない場合に時計用水晶発振器のクロック源を用いてフレーム同期を行う間欠受信タイミング生成回路等を含む第3回路ブロックとを同一半導体チップに搭載して、半導体集積回路を構成する。通話時、あるいは間欠受信時の受信動作を行っている場合などで、第1回路ブロック乃至第3回路ブロックの動作が必要な場合は、全ての回路ブロックを動作させるが、間欠受信中の受信動作を行っていない場合は、第1及び第2回路ブロックにクロック供給を停止し、バックバイアスを印加することで、リーク電流を低減して低消費電力化を図る。また、間欠受信中で受信を行っていない期間で、携帯電話のキー操作を行っている場合などでは第2回路ブロックのみクロック供給を停止し、バックバイアスを印加することで、不要なリーク電流の削減を図る。
また、1.5V程度のコア電源で動作する上記第1回路ブロック乃至第3回路ブロックと、3V程度の電源で動作する半導体集積回路のI/O領域とリアルタイムクロック(RTC)部、半導体集積回路の起床イベント検出回路を設け、携帯電話機の電源スイッチがオフの状態では、コア電源で動作する回路ブロックの電源供給と、基板バイアス電圧発生回路部の動作とを停止し、3V程度の電源で動作する領域のみ動作させることで、コア電源部のリーク電流を削減し、さらなる低消費電力化を図る。
また、半導体回路の製造過程でのテスト課程においては第1回路ブロック乃至第3回路ブロックの全てにバックバイアスを印加してリーク電流測定を可能とする。
上記より、動作を行わないブロックに対し、バックバイアスを印加する、もしくは電源供給を停止するため、リーク電流を削減、もしくは遮断することで、低消費電力化を図ることができる。
次に本発明を複数の態様に分けて詳述する。
《パワーセーブ》
〔1〕本発明に係る半導体集積回路は、第1演算処理回路(1)と、第2演算処理回路(2)と、前記第1及び第2演算処理回路の状態を制御する制御回路(3,9,11)とを有する。前記制御回路は、第1及び第2演算処理回路にクロック供給と基板バイアス停止とを行なう第1状態(通常モード)と、前記第1演算処理回路にクロック供給と基板バイアス停止とを行ない第2演算処理回路にクロック供給停止と基板バイアス印加とを行なう第2状態(パワーセーブ2モード)と、第1及び第2演算処理回路にクロック供給停止と基板バイアス印加とを行なう第3状態(パワーセーブ1モード)とを制御可能であり、前記第1演算処理回路からの指示に応答して前記第1状態から第2状態に遷移させる。
例えば携帯電話への適用を想定すると、前記第1の演算処理回路は移動体通信のプロトコル処理とマンマシンインタフェース制御を行なうCPUなどの回路であり、前記第2の演算処理回路は移動体通信のベースバンド信号に対する信号処理を行なうDSPなどの回路である。例えば携帯電話機において通話待ち受け中に前記第3状態にされ、通話待ち受け中の間欠受信動作時又は通話動作時に前記第1状態にされ、通話待ち受け中の操作時に前記第2状態にされる。
この半導体集積回路は、第1及び第2演算処理回路に対してクロック停止による動作電流の低減と基板バイアス印加によるリーク電流低減を行い、第1及び第2演算処理回路の双方、又は何れか一方の動作を可能にする動作モードを有し、低消費電力を達成することができる。
基板バイアス状態では、回路の閾値電圧が通常とは異なるから不所望な信号入力若しくは不所望な動作があるとスタティックラッチ回路などの動作停止状態の回路に不所望な状態変化をもたらす可能性がある。このとき、第1状態から第2状態へ遷移させるのに、前記第1演算処理回路がその指示を与えれば、指示を与えた後、第1演算処理回路が第2演算処理回路に信号入出力を行なわないようにするのは容易であるから、そのような誤動作の発生を未然に防止する事が可能である。
〔2〕上記同様の理由より、第2状態から第3状態への遷移についても第1演算処理回路の指示に基づいて行なえばよい。特に第3状態では双方の演算処理回路の動作が停止するので、第1演算処理回路の制御に基づく動作再開を保証できるようにするために、前記制御回路は、前記第1演算処理回路の指示により、タイマ情報が設定された後に第2状態から第3状態に遷移させるようにするとよい。携帯電話機への適用を想定すると、前記タイマ情報は間欠受信動作のインターバルを規定する時間情報である。
前記制御回路は、前記タイマ情報により設定された時間の経過を検出して第3状態から第2状態に遷移させればよい。これにより、第1演算処理回路は例えば間欠受信動作のための処理を再開することが可能になる。
前記制御回路は、第1及び第2演算処理回路の動作停止中におけるキー入力等に応答可能にするために、第1の外部イベント(キー入力等)の発生を検出して第3状態から第2状態に遷移させればよい。
〔3〕電源スイッチのオフ状態において更に低消費電力化するには、前記制御回路は、更に、第1及び第2演算処理回路にクロック供給停止と動作電源供給停止とを行なう第4状態を制御可能とし、例えば第2の外部イベント(電源スイッチオフ)の発生を検出して第2状態又は第3状態から第4状態に遷移させればよい。第4状態から動作可能状態への復帰のために、前記モード制御回路は、第3の外部イベント(電源スイッチオン)の発生を検出して第4状態から第1状態に遷移させればよい。
電源スイッチのオフ状態における低消費電力に関する更に別の態様では、半導体集積回路は、演算処理回路(CPU、DSP等)と、外部電源を入力して内部電源を生成するレギュレータ(REG)と、前記演算処理回路の基板バイアス電圧を生成する基板バイアス発生回路(VBG)と、制御回路とを有し、前記制御回路は、前記演算処理回路への電源供給停止の指示に応答して、前記内部電源を0Vとするようにレギュレータを制御し、基板バイアス電圧を0Vとするように基板バイアス発生回路を制御する。
以上より、動作クロック停止による動作電流の低減と基板バイアス制御によるリーク電流低減の対象とする演算処理回路に対する動作停止と基板バイアス制御をその演算処理回路の状態に応じて、誤動作の虞なく最適に制御することができる。
《PLL回路ノイズ対策》
〔4〕基板バイアス印加/停止を切替える構成がPLL回路へのノイズを低減させるように考慮した半導体集積回路は、MOSトランジスタ回路を有するPLL回路(1P)と、MOSトランジスタ回路を有するロジック回路(1L)と、MOSトランジスタ回路の基板バイアス電圧を生成する基板バイアス発生回路(7)と、制御回路(9)とを有する。前記MOSトランジスタ回路の基板ゲートに基板バイアス電圧を供給する第1スイッチ(81a,81b)と、前記MOSトランジスタ回路の基板ゲートにそのソース電圧を供給する第2スイッチ(1Ps,1Ls)とが、PLL回路とロジック回路に別々に設けられている。前記制御回路は、動作電源が供給されている前記PLL回路及びロジック回路を動作させるとき前記第1スイッチをオフ状態、第2スイッチをオン状態とし、それらの動作を停止させるとき前記第1スイッチをオン状態、第2スイッチをオフ状態とする。この構成により、PLL回路用MOSトランジスタの基板ゲートとロジック回路用MOSトランジスタの基板ゲートとが直結されず少なくとも前記スイッチが介在され、これにより、ロジック回路側で発生したノイズが基板ゲートを介してPLL回路に伝達され難く、クロックの乱れにより誤動作を低減させることが可能になる。
前記PLL回路とロジック回路のペアを複数組有する場合には、前記第1スイッチ及び第2スイッチは、各ペア相互間で別々するのが最善である。
更に、PLL回路に伝播される電源ノイズも併せて低減するには、PLL回路とロジック回路との間で夫々の動作電源配線を分離すればよい。
《外部クロック発生/停止、基板バイアス印加/停止の連動制御》
〔5〕外部クロック発生/停止、基板バイアス印加/停止の連動制御の点を考慮したデータ処理システムは、クロック発生回路(114)と、前記クロック発生回路のクロック出力端子に入力端子が接続され前記クロック発生回路の動作電源制御端子に出力端子が接続された半導体集積回路(150)とを有する。前記半導体集積回路は、演算処理回路(1)と、外部電源を入力して内部電源を生成するレギュレータ(6)と、前記演算処理回路の基板バイアス電圧を生成する基板バイアス発生回路(7)と、制御回路(3,9)とを有する。前記制御回路は、前記演算処理回路からの指示に基づいて前記クロック発生回路における動作電源の供給/停止を指示する制御信号(TCXOON)を前記出力端子から出力し、且つ、前記制御信号による動作電源停止指示に応答して前記演算処理回路への基板バイアス停止を指示し、前記制御信号の動作電源供給指示に応答して前記演算処理回路への基板バイアス供給を指示する。
上記データ処理システムでは、半導体集積回路は、クロック発生回路の動作電源供給/停止の指示信号を、基板バイアス印加/停止の指示信号に流用する。要するに、演算処理回路は基板バイアス印加が停止された状態でクロック発生回路からのクロック信号に同期動作するから、クロック発生/停止の指示信号を、基板バイアス印加/停止の指示に流用することで、制御論理規模の縮小に寄与できる。
《移動体通信端末装置》
携帯電話機のような移動体通信端末装置としての本発明は、クロック供給と基板バイアスの停止、クロック供給停止と基板バイアスの印加が制御可能にされるCPU部(1)及びDSP部(2)を有する移動体通信端末装置であり、電源スイッチのオン状態において選択可能な動作モードとして、前記CPU部及びDSP部にクロック供給と基板バイアス停止とを行なう第1状態(通常モード)と、前記CPU部にクロック供給と基板バイアス停止とを行ないDSP部にクロック供給停止と基板バイアス印加とを行なう第2状態(パワーセーブ2モード)と、CPU部及びDSP部にクロック供給停止と基板バイアス印加とを行なう第3状態(パワーセーブ1モード)とを有し、通話待ち受け中に第3状態にされ、通話待ち受け中の間欠受信動作時又は通話動作時に第1状態にされ、通話待ち受け中の操作時に第2状態にされる。
また、電源スイッチのオフ状態で選択される動作モードとして、CPU部及びDSP部にクロック供給停止と動作電源供給停止とを行なう第4状態を有すればなおよい。
上記半導体集積回路及びデータ処理システムの説明から明らかなように、通話時、あるいは間欠受信時の受信動作を行っている場合にはCPU部もDSP部も全て動作させるが、間欠受信中の受信動作を行っていない場合は、CPU部及びDSP部へのクロック供給を停止し、バックバイアスを印加することで、リーク電流を低減して低消費電力化を図ることができ、また、間欠受信中で受信を行っていない期間で、携帯電話のキー操作を行っている場合などではDSP部のみにクロック供給を停止し、バックバイアスを印加することで、不要なリーク電流の削減を図ることが可能となる。
発明を実施するための最良の形態
第2図に本発明に係る携帯電話機の一例が示される。アンテナ100で受信された無線帯域の受信信号は、アンテナスイッチ101を経て受信信号として高周波部(RF部)102に送られる。アンテナスイッチ101は受信周波数帯と、送信周波数帯とを分配し、アンテナ100あるいはRF部102に信号を分配する分配機でもよい。その後、受信信号はRF部102でより低周波数の信号に変換され、変復調部103に入力される。変復調部103で受信信号は、復調され、ディジタル信号に変換されてチャネルコーデック部104に入力される。チャネルコーデック部では受信したディジタル信号の秘匿を解除し、誤り訂正・検出され、通信を実現するために必要な制御データ、圧縮音声データなどの通信データに分けられる。
制御データはCPU105に送られ、CPU105において通信プロトコル処理などが行われる。CPU105はまた、MMI(マンマシンインターフェース)部106を介して液晶表示器107を表示したり、キーパッド108からのキー押下情報をマンマシンインターフェース部106を介して処理するマンマシンインターフェース機能も行う。
またチャネルコーデック部104で取り出された音声データは音声コーデック部109で伸張され、音声データとしてD/A部110でディジタルアナログ変換、フィルタ処理され、スピーカ111より音声として再生される。
送信動作では、マイク112から入力された音声信号は、A/D部113でフィルタ処理、アナログディジタル変換され、音声コーデック部109に入力される。音声コーデック部109では音声データは圧縮され圧縮音声データに変換される。チャネルコーデック部104では音声コーデック部109の圧縮音声データと、CPU105からの制御データを合成して送信データ列を生成し、これに誤り訂正・検出符号、秘匿コードを付加した後、変復調部103に送信データを出力する。変復調部103で、送信データは、ディジタル信号から変調信号に変換された後、RF部102で無線信号帯域の高周波数の信号に変換、増幅され、アンテナスイッチ101を経てアンテナ100より無線信号として送出される。上記チャネルコーデック部104、及び音声コーデック部109は、専用のロジック回路で構成される場合と、DSP(ディジタルシグナルプロセッサ)等で構成される場合がある。
第2図において114で示されるものは、TCXO(温度補償型電圧制御発振器)であり、RF部102で必要なクロック、さらに携帯電話機が通信を行うのに必要なタイミングを生成する第1のタイミング生成回路115、そして、図示は省略してあるが、変復調部103及びCPU105の基準クロックを供給する。RF部102の動作の制御はRF制御部116により行われる。RF制御部116は、第1のタイミング生成回路115からのタイミング信号によりRF部102の制御タイミングを生成する。携帯電話機では、通話を行っている通話時と、ユーザによる発呼、移動通信網からの着呼を待ち受けている待ち受け時とがある。この際、TDMA方式を使用した携帯電話システムなどでは、携帯電話は、基地局と通信を行うためにフレーム同期を確立し、受信位置、送信位置を決定している。待ち受け時にも、携帯電話は、基地局から定期的に送られて来る無線信号を、定期的に受信を行っている。これを間欠受信と呼ぶ。基地局から定期的に送られてくる信号の位置を予測するためにフレーム同期を確立し続ける必要がある。間欠受信時で、受信していない期間のフレーム同期維持のために、TCXO114をクロック源とする第1のタイミング生成回路115を使用しても良いが、通常TCXO114は発振周波数が十数MHz、消費電流数mAと比較的高い周波数で、消費電流も高いので、時計用の発振周波数が32.768kHz、消費電流数μAの時計用発振器117を使用するのが一般的である。時計用発振器117のクロックは時計用のRTC(リアルタイムクロック)部118に供給され、同時に第2のタイミング生成回路119に供給される。間欠受信時の受信動作を行わない期間は、第2のタイミング生成回路119によりフレーム同期の維持を行い、TCXO114の電源は遮断する。第2のタイミング生成回路119はまた、間欠受信時の受信位置より予め決められた位置でTCXO114の電源投入タイミングを生成する。120はメモリであり、CPU105の動作プログラムが格納されるフラッシュEEPROM(Electrically Erasable and Programmable Read Only Memory)であったり、RAM(Random Access Memory)で構成されるものである。
一例として上記チャネルコーデック部104、音声コーデック部109、CPU105、MMI部106、第一のタイミング生成回路115、RF制御部116、RTC部118、第2のタイミング生成回路119を同一半導体チップ150上に構成した場合を考える。
第1図には本発明に係る半導体集積回路の第1の例を示す。同図に示される半導体集積回路は第1図の半導体チップ150に形成される機能を実現するものである。以下150を半導体集積回路とも称する。
第1図において1で示されるものは第1の回路ブロック(第1演算処理回路)であり、携帯電話機の構成例を示す第2図のCPU105、MMI部106、第1のタイミング生成回路115、RF制御部116の機能を実現する。2は第2の回路ブロック(第2演算処理回路)であり、携帯電話機の構成例におけるチャネルコーデック部104、音声コーデック部109の機能を実現する。3は第3の回路ブロックであり、第2のタイミング生成回路119の機能を実現する。前記第1の回路ブロック1及び第2の回路ブロック2を実際に構成する場合には、夫々の回路を専用回路として実現することも可能であるが、夫々別々にマイクロコンピュータモジュール若しくはマイクロプロセッサモジュールで構成してもよい。前記第1の回路ブロック1と第2の回路ブロック2を別々に構成するマイクロコンピュータモジュール若しくはマイクロプロセッサモジュールは相互に同一のCPUコアを持つものであってもよい。例えばCPUコアはCPUユニットとDSPユニットを持ってよい。マイクロコンピュータモジュール若しくはマイクロプロセッサモジュールは、その他に実現すべき機能に応じて、メモリ、適宜の周辺モジュール、周辺インタフェース回路等を備えていてよい。
上記回路ブロック1、回路ブロック2,回路ブロック3は同一半導体チップ上の内部コア電源領域4に構成される。前記回路ブロック3に含まれるクロック制御部3aは、回路ブロック1,2へのクロックの供給を行うか、停止するかを制御する。5はI/O電源領域、6はI/O電源より内部コア電源用の電圧を生成するレギュレータ(REG)である。7はVccと、バックバイアス用負電圧Vsub(=Vdd−Vcc)とを生成する基板バイアス発生回路(VBG:Vbbジェネレータ)である。81,82,83はそれぞれ回路ブロック1,2,3にバックバイアス電圧を印加するかしないかを制御するVbbスイッチ(VBS)である。
Vbbスイッチ81,82,83がオフ(Vbb非印加)状態にある場合は、回路ブロック1,2,3の論理セルにはレギュレータ6からの内部コア電圧が印加され、Vbbスイッチ81,82,83がオン(Vbb印加)状態にある場合は、回路ブロック1,2,3の論理セルには基板バイアス発生回路7からのバックバイアス電圧(基板バイアス電圧)が印加される。また回路ブロック1,2,3にバックバイアス電圧が印加されている場合は、MOSトランジスタの閾値電圧が大きくなり、それら回路ブロック1,2,3を構成する論理セルのリーク電流を低減することが可能となる。Vbbスイッチ81,82,83の切り替えはVbb制御部9からの制御信号81S,82S,83Sにより行われる。10は時計用発振器117から入力されるクロックの発振回路、11は外部からの起床信号を検出する起床検出部である。制御信号6Sはレギュレータ6の電圧生成/停止を制御し、制御信号7SはVbbジェネレータ7の基板バイアス電圧生成/停止を制御する。
前記回路ブロック3、起床検出部11、及びVbb制御部9は、半導体集集積回路150に対するクロック供給/停止、基板バイアス印加/停止等の状態を制御する制御回路として位置付けられる。
第1図においてTCXO114からの出力クロック信号はCLK1として図示されている。信号TCXOONはTCXO114の電源制御信号である。TCXO114は発振器とその動作電源を生成するレギュレータを有し、信号TCXOONでレギュレータを制御して、TCXO114の電源遮断/供給が制御される。
第3図には回路ブロック1(2,3)の構成例を示す。第3図に示すようにVbbスイッチ(VBS)81(82,83)からはVbp、Vbn、Vbcp、Vbcnが供給され、レギュレータ6からはVddが供給される。Vssは接地電位である。スイッチセルSWCは回路ブロック1内の論理セルLGCにVddを印加するか、Vbb電位を印加するかをVbbスイッチ81からの信号により切り替える。
第4図にVbbスイッチ81(82,83)の構成例を示す。Vbbジェネレータ7からはVccとVsubが供給される。またレギュレータ6からはVddが供給される。Vbbスイッチ81(82,83)はVbb制御部9からの制御信号81S(82S,83S)により、各回路ブロックに供給するVbp、Vbcp、Vbcn、Vbnを第5図に示す電位となるようにスイッチ801〜810のオン/オフを切り替えて出力する。前記信号Vbp、Vbcp、Vbcn、VbnによりスイッチセルSWCを切り替えることで回路ブロックにバックバイアス電圧を印加するかしないかを制御することができる。
第6図にはVbbジェネレータ7の入出力が例示される。Vbbジェネレータ7がオフ(基板バイアス電圧発生停止)の時、Vbbジェネレータ7の出力はVcc端子からはVccが出力され、Vsub端子はハイインピーダンス状態となる。Vbbジェネレータ7が動作している場合は電圧VsubとしてVdd−Vccを出力しており、この電位が寄生容量C’に充電されている。そのため、Vbbジェネレータ7がオフした直後は、端子Vsubの電位は電圧Vsubであるが、端子Vsubの電源線につながるリーク抵抗RLにより、寄生容量C’の電荷が放電され、最終的に回路の接地電位Vssとなる。
次に、第2図の携帯電話機に適用される第1図の半導体集積回路の動作を説明する。
携帯電話が通話状態、あるいは間欠受信の受信動作中は、同一半導体チップ150上の回路ブロックは全て動作状態となる。この場合、Vbb制御部9は、レギュレータ6、Vbbジェネレータ7の電源をオン状態とし、Vbbスイッチ81,82,83をオフ状態とする。これにより回路ブロック1,2,3は内部コア電圧が印加される。また、回路ブロック3からは、基準クロックであるTCXO114の電源制御信号TCXOONはオン状態(動作電源供給指示状態)となり、半導体チップ150への基準クロック信号CLK1の供給も行われる。この状態を以下通常動作モードと呼ぶ。
次に携帯電話がフレーム同期確立後、間欠受信の受信動作を行っていない場合について説明する。この場合、第2のタイミング生成回路119が含まれる回路ブロック3を除く回路ブロック1,2は動作する必要がない。この場合、回路ブロック3に含まれるクロック制御部3aは回路ブロック1,2へのクロック供給を停止し、Vbb制御部9は、レギュレータ6、Vbbジェネレータ7の電源をオン状態とし、Vbbスイッチ81,82をオン状態とし、Vbbスイッチ83はオフ状態とする。これにより回路ブロック1,2にバックバイアス電圧を印加し、回路ブロック1,2のリーク電流を抑える。また、このとき、TCXO114への電源制御信号はオフ状態となり、半導体チップへのクロック供給は停止される。この状態を以下パワーセーブ1モードと呼ぶ。
次に携帯電話が間欠受信を行っていない場合で、例えば使用者が携帯電話のキーパッド108の操作を行っている場合について説明する。この場合、CPU105、MMI部106を含む回路ブロック1及び回路ブロック3は動作するが、回路ブロック2は動作する必要がない。このとき、クロック制御部3aは回路ブロック2へのクロック供給を停止し、Vbb制御部9は、レギュレータ6,Vbbジェネレータ7の電源をオン状態とし、Vbbスイッチ82をオン状態とし、Vbbスイッチ81,83はオフ状態とする。これにより、回路ブロック1,3は動作し続け、回路ブロック2にバックバイアス電圧を印加して、回路ブロック2のリーク電流を抑えることができる。また、このとき、TCXO114への電源制御信号TCXOONはオン状態となり、半導体チップへのクロック信号CLK1の供給が行われる。この状態を以下パワーセーブ2モードと呼ぶ。
次に携帯電話の電源が切断されている場合について説明する。この場合、フレーム同期を維持する必要もないため回路ブロック3も動作する必要がなくなる。この場合、Vbb制御部9は、レギュレータ6,Vbbジェネレータ7の動作を停止し、Vbbスイッチ81,82,83を第5図に示す電源オフモード状態とする。
第7図に示すようにレギュレータ6はレギュレータ部6aと、スイッチ6bを備える。スイッチ6bは接点a,b,cを備え、aの場合は、レギュレータ6の出力はハイインピーダンス状態、bの場合はレギュレータ部6aを出力、cの場合は接地レベル、すなわち0Vを出力可能な構成となっている。レギュレータ6が電源オフする場合は、スイッチ6bはc側に接続され、0Vを内部コア電圧として出力する。従って、レギュレータ6の電源オフ状態で、回路ブロック1,2,3には内部コア電圧として0Vが印加され、内部コア電源領域のリーク電流をほぼ0μAとすることができる。この状態においては、I/O電源領域の時計用発振回路10、RTC部118、起床検出部11のみ動作し、I/Oパッドの動作も停止することで、半導体チップ全体のリーク電流を最小にすることができる。この時、TCXO114への電源制御信号TCXOONもオフ状態(動作電源電圧供給停止指示状態)となるよう、TCXO114の電源制御信号は抵抗114rにより接地にプルダウンされる。このプルダウン抵抗114rは半導体チップの外部にあっても良いし、半導体チップ上にあっても良い。この状態を以下、電源オフモードと呼ぶ。
次に本半導体チップの製造過程のテストで、本半導体チップの故障を検出するためのリーク電流測定時について説明する。この場合、Vbb制御部9はレギュレータ6内部のスイッチ6bをa端子に接続し、レギュレータ6の出力をハイインピーダンス状態とする。この状態ではLSIテスタより内部コア電源を電源端子12より給電する。また、Vbb制御部9はVbbジェネレータ7をオンし、Vbbスイッチ81,82,83をオン状態とし回路ブロック1,2,3をバッグバイアス電圧を印加して低リーク状態とする。この状態で、外部から給電している内部コア電源の電流を測定することで内部コア電源領域のリーク電流を測定することが可能となり、内部の故障を検出することが可能となる。この状態を以下、リークテストモードと呼ぶ。
第8図には上記動作モードに対するVbbスイッチ81,82,83、レギュレータ6、Vbbジェネレータ7,及びTCXO114の動作状態がまとめられている。第8図に示すように通常動作モード時は、Vbb制御部9は、Vbbスイッチ81,82,83をオフ、レギュレータ6をオン(通常内部コア電圧を出力)、Vbbジェネレータ7をオン状態とする。また、この状態においては回路ブロック3からのTCXO114への電源制御信号TCXOONはオン状態(動作電源電圧供給指示状態)となる。パワーセーブモード1では、Vbb制御部9は、Vbbスイッチ81,82をオン、Vbbスイッチ83をオフ、レギュレータ6をオン(通常内部コア電圧を出力)、Vbbジェネレータ7をオン状態とする。また、この状態においては回路ブロック3からのTCXO114への電源制御信号TCXOONはオフ状態(動作電源電圧供給停止指示状態)となる。パワーセーブモード2ではVbb制御部9は、Vbbスイッチ82をオン、Vbbスイッチ83をオフ、レギュレータ6をオン(通常内部コア電圧を出力)、Vbbジェネレータ7をオン状態とする。また、この状態においては回路ブロック3からのTCXO114への指示はオン状態となる。電源オフモードではVbb制御部9は、Vbbスイッチ81,82,83をオフ、レギュレータ6をオフ(0V出力)、Vbbジェネレータ7をオフ状態とする。また、この状態においてはTCXO114の制御信号TCXOONは半導体チップからドライブされないが、プルダウンされているためオフ状態となる。リークテストモードでは、Vbb制御部9は、Vbbスイッチ81,82,83をオン、レギュレータ6をオフ(出力Hi−Z状態)、Vbbジェネレータをオン状態とする。このモードでは半導体チップのテストを前提としているのでTCXO114への電源制御信号TCXOONの状態は問わない。
第8図から明らかなように、メインの制御処理を行うCPU105を含む回路ブロック1にVbb印加しない場合、すなわち回路ブロック1が動作する場合と、TCXO114の動作は同一になる。従って、第1図のTCXO114の電源制御信号TCXOONを用いてVbb制御部9はVbbスイッチ81を制御する。
第9図には前記通常、パワーセーブ1、パワーセーブ2、電源オフの各モード間の状態遷移が示される。実際の携帯電話機の動作に即してその動作モードの遷移方法を詳細に説明する。尚、リークテストモードに関しては半導体チップの製造過程でリーク電流をテストするモードなので本説明では割愛する。
通常動作モードから電源オフモードに遷移する場合(200)、回路ブロック1に含まれるCPU105からの制御信号を受けてVbb制御部9はVbbスイッチ81,82,83、レギュレータ6,Vbbジェネレータ7を第8図に示す電源オフの状態となるように制御する。また、Vbb制御部9は半導体チップに、バッテリー電圧があらかじめ設定した値より大きい場合ハイ(High)レベル、小さい場合ロー(Low)レベルとなるような信号を入力するバッテリー電圧監視端子13を備え、バッテリー電圧監視端子13はVbb制御部9に接続される。バッテリー電圧監視端子13がローレベルとなった場合も、Vbb制御部9はVbbスイッチ81,82,83、レギュレータ6,Vbbジェネレータ7を第8図に示す電源オフの状態となるように制御し、電源オフ状態に遷移する。このバッテリー電源監視端子13がローレベルになった場合は、動作状態がどの状態にいても電源オフの状態に遷移する(204,206)。
電源オフモードから通常動作モードに遷移する場合(201)、起床端子14より起床信号を入力することにより起床検出部11で起床検出信号11SがVbb制御部9に出力され、Vbb制御部9はVbbスイッチ81,82,83、レギュレータ6,Vbbジェネレータ7を第8図の通常動作に示す状態となるように制御する。尚、起床信号は、携帯電話に備えられる電源投入ボタンを押下することなどにより生成されるものである。尚、バッテリー電圧監視端子13がローレベルの場合は、起床検出部11で起床検出信号11Sを検出しても通常動作モードには遷移せず、電源オフモードにとどまる。
通常動作モードからパワーセーブ2モードに遷移する場合(202)、回路ブロック1に含まれるCPU105は、回路ブロック3に含まれるクロック制御部3aにより、回路ブロック2へのクロック供給を停止し、Vbb制御部9にVbbスイッチ82をオンにする制御信号1Saを出力する。これを受けてVbb制御部9はVbbスイッチ81,82,83、レギュレータ6,Vbbジェネレータ7を表1に示すパワーセーブ2の状態となるように制御する。
パワーセーブ2モードから通常動作モードに遷移する場合(203)、回路ブロック1に含まれるCPU105は、Vbb制御部9にVbbスイッチ82をオフにする制御信号1Saを出力する。これを受けてVbb制御部9はVbbスイッチ81,82,83、レギュレータ6,Vbbジェネレータ7を第8図に示す通常動作の状態となるように制御する。その後、回路ブロック2の供給電源がバックバイアス電位から、内部コア電源電圧に安定する時間待った後、回路ブロック1に含まれるCPU105は回路ブロック3に含まれるクロック制御部3aへ回路ブロック2へのクロック供給を開始する制御信号1Sbを出力し、回路ブロック2の動作が再開される。
パワーセーブ2モードから電源オフモードに遷移する場合(204)、回路ブロック1に含まれるCPU105からの制御信号を受けてVbb制御部9はVbbスイッチ81、82、83、レギュレータ6、Vbbジェネレータ7を第8図に示す電源オフ状態となるよう制御する。
パワーセーブ2モードからパワーセーブ1モードに遷移する場合(205)、回路ブロック1に含まれるCPU105は、回路ブロック3に含まれる第2のタイミング生成回路119にパワーセーブ1モードに遷移する制御信号1Sdを出力する。この際、CPU105は間欠受信動作で次の受信を行うための起床タイミングの時刻を第2のタイミング生成回路119に設定する。第2のタイミング生成回路119は、CPU105からパワーセーブ1モードに遷移する制御信号1Sdを受けた後、予め設定されている期間が経過すると、クロック制御部3aにより回路ブロック1へのクロック供給を停止し、TCXO114への電源停止を指示する信号TCXOONを外部端子15を経てTCXO114と、Vbb制御部9に出力する。第2のタイミング生成回路119からのTCXO114への電源停止を指示する信号TCXOONを受けてVbb制御部9はVbbスイッチ81,82,83、レギュレータ6、Vbbジェネレータ7を第8図に示すパワーセーブ1の状態となるように制御し、パワーセーブ1に遷移する。
パワーセーブ1モードからパワーセーブ2モードに遷移する場合(207)、回路ブロック3に含まれる第2のタイミング生成回路119に、205の遷移の際、CPU105により設定された時刻と一致した場合、或は、起床検出信号を起床検出部11で検出した場合に、第2のタイミング生成回路119はTCXO114への動作開始を指示する信号TCXOONを外部端子15を経てTCXO114と、Vbb制御部9に出力する。起床検出部11で検出する信号は、この場合はキーパッド108の押下信号などの割込信号である。第2のタイミング生成回路119からのTCXO114への動作開始を指示する信号TCXOONを受けてVbb制御部9はVbbスイッチ81,82,83、レギュレータ6,Vbbジェネレータ7を第8図に示すパワーセーブ2の状態となるように制御し、パワーセーブ2に遷移する。この際、TCXO114の電源投入された後、発振が安定する期間、あるいは回路ブロック1の供給電源がバックバイアス電位から、内部コア電源電圧に安定する期間のどちらか長い方の期間となるよう予め設定されている時間が経過した後、第2のタイミング生成回路119は、クロック制御部3aからのクロックを回路ブロック1に供給を開始する。これにより回路ブロック1の動作が再開される。このとき、Vbb印加状態の回路ブロック1に割込信号が入力されないようにするため、第10図に示すように起床検出部11と回路ブロック1との間にゲート手段11Aを備えている。ゲート手段11Aでは回路ブロック1へのクロック供給が停止している間は、起床検出部11に入力された割込信号が回路ブロック1に伝播しないようゲートし、クロック供給が再開されると、回路ブロック1に割込信号が伝播するようにしている。これにより、回路ブロック1に含まれるCPU105が動作すると同時に割込信号がCPU105に入力される。第11図には前記ゲート手段11Aの具体的構成が例示される。割込信号は負論理信号とし、回路ブロック1へのクロック供給を制御する制御信号がハイレベルの場合、クロック供給を行い、ローレベルの場合、クロック供給を停止するとすると、ゲート手段11Aは、割込信号と、回路ブロック1へのクロック供給制御信号を入力とする2入力の論理和を採るORゲートで構成することができる。
リークテストモードの遷移は、本実施例の図には記載していないが、Vbb制御部9に外部端子から直接制御信号を入力しても良いし、複数の端子を使用して、リークテストコマンドを生成する回路を設けて、Vbb制御部9に制御信号を出力し、これを受けてVbb制御部9はVbbスイッチ81,82,83、レギュレータ6,Vbbジェネレータ7を第8図に示すリークテストの状態となるように制御し、リークテストに遷移する。
第12図には携帯電話が間欠受信中の上記状態遷移の動作タイミングチャートが例示される。受信バースト(受信信号)の位置では携帯電話は受信動作を行い、本発明における半導体集積回路150は通常動作モードとなる。受信処理終了後、パワーセーブ2モードに遷移し、CPU105は次の受信を行うタイミングを第2のタイミング生成回路119に設定した後、パワーセーブ1モードに遷移する。第2のタイミング生成回路119に設定した時刻になると、本発明における半導体集積回路150はパワーセーブモード2に遷移した後、通常動作モードになり、次の受信バーストの受信を行う。以後、この動作を繰り返す。
第13図には携帯電話が間欠受信中でキーパッド108が押下されるなどで割込信号が発生した場合の動作例が示される。間欠受信中で、受信動作を行っていない場合は、本発明における半導体集積回路150は前記第12図に示したようにパワーセーブ1状態となっている。この状態でキーパッド108が押下されるなどして割込信号が発生した場合は、前記の遷移207で説明したようにパワーセーブ2モードとなりCPU105は動作し、キー操作処理を行うことが可能となる。
第14図に各回路ブロックに供給するクロックと基板バイアス電圧(Vbb)印加との関係を示す。図示するように回路ブロックをVbb印加状態にする場合は、Vbb印加に先立ちクロック供給を停止し、その後、VbbスイッチをオンしてVbb印加する。この場合は、クロック供給停止と、Vbb印加は同一タイミングでも構わない。Vbb印加解除する場合は、まずVbbスイッチをオフして内部コア電源電圧(Vdd)に切り替える。この場合は、Vbbスイッチをオフした直後には内部コア電源電圧が安定しないため、内部コア電源電圧が安定した後、回路ブロックへのクロック供給を開始する。
第15図には第12図及び第13図の動作手順がフローチャートで例示される。間欠受信時の受信処理が終了すると(301)、回路ブロック1に含まれるCPU105はクロック制御部3aに対し、回路ブロック2へのクロック供給を停止するよう指示する。これによりクロック制御部3aは回路ブロック2へのクロック供給を停止する(302)。
その後、CPU105はVbb制御部9に対し、回路ブロック2へのVbb印加を指示する。Vbb制御部9はVbbスイッチ82をオンし、回路ブロック2へVbbを印加する(303)。これにより、本半導体集積回路150はパワーセーブ2モードに遷移する。
その後、CPU105は次起床タイミングを算出し、第2のタイミング生成回路119に設定する(304)。
さらにCPU105は、回路ブロック1へのクロック供給停止、及びVbb印加指示を第2のタイミング生成回路119に設定する(305)。
第2のタイミング生成回路119は予め設定した時間経過するまで待機する(306)。この期間にCPU105はクロック供給停止してもよいように例えばスリープ命令を発行したりする処理を行う。CPU105が完全なスタティック回路で構成されている場合は、処理306の動作は省略してもよい。要するに、CPU内部のラッチ回路若しくはレジスタ回路がダイナミック形式で情報保持を行なうものであるなら、その情報が失われないように、途中に命令実行を完了し、必要な情報を退避させることが必要であるが、スタティックに情報を情報保持を行なうラッチ回路やレジスタを備えた構成であれば、即座にクロック停止にて動作を中断しても支障はない。
処理306で設定した時間経過すると、第2のタイミング生成回路119は、クロック制御部3aに対し、回路ブロック1へのクロック供給を停止するよう指示する。これによりクロック制御部3aは回路ブロック1へのクロック供給を停止する(307)。
さらに第2のタイミング生成回路119は、Vbb制御部9に対し、回路ブロック1へのVbb印加を指示する制御信号TCXOONを出力する。Vbb制御部9はVbbスイッチ81をオンし、回路ブロック1へVbbを印加する。この時、第2のタイミング生成回路119から出力される回路ブロック1へのVbb印加を指示する制御信号TCXOONは、TCXO114の電源制御信号としても使用されているため、TCXO114の動作も停止する(308)。これにより、本半導体チップはパワーセーブ1モードに遷移する。
その後、半導体チップは外部からの割込信号が入力されるか、第2のタイミング生成回路119に設定された次起床時刻になるまで待機する(309)。
処理309で割込信号が入力された場合は、起床検出部11は第2のタイミング生成部119に割込信号11Sを出力する。第2のタイミング生成回路119はVbb制御部9へのVbb印加を解除する制御信号TCXOONを出力する。該制御信号TCXOONによりTCXO114の電源が投入されTCXO114は発振開始する。Vbb制御部9は、第2のタイミング生成回路119からの制御信号TCXOONにより、Vbbスイッチ81をオフし、回路ブロック1へのVbb印加が解除される。
また第2のタイミング生成回路119に設定した起床時刻となった場合も、第2のタイミング生成回路119はVbb制御部9へのVbb印加を解除する制御信号TCXOONを出力する。該制御信号TCXOONによりTCXO114の電源が投入されTCXO114は発振開始する。Vbb制御部9は、第2のタイミング生成回路119からの制御信号TCXOONにより、Vbbスイッチ81をオフし、回路ブロック1へのVbb印加が解除される(310)。
その後、第2のタイミング生成回路はあらかじめ設定した時刻経過するまで待機する(311)。このとき設定する時刻は、TCXO114の発振安定時刻か、回路ブロック1に供給される電圧が、バックバイアス電圧から内部コア電源電圧に安定するまでの時刻のどちらか長い方の期間以上となる。
処理311で設定した期間経過すると、第2のタイミング生成回路119は、クロック制御部3aに、回路ブロック1へのクロック供給を開始するよう指示する。クロック制御部3aは、第2のタイミング生成回路119からの制御信号により、回路ブロック1へのクロック供給を開始する(312)。これによりパワーセーブ2モードに遷移する。
ここで、処理309から310に移行した要因が、割込によるものか、次起床時刻になったためによるものかの判断をCPU105は行う(313)。
判断処理313で、次起床時刻によるものだった場合、CPU105は、Vbb制御部9に対し、回路ブロック2へのVbb印加を解除する指示を行う。Vbb制御部9は、CPU105からの指示によりVbbスイッチ82をオフし、回路ブロック2のVbb印加を解除する(315)。
その後、CPU105は予め設定した時間経過するまで待機する(316)。この時間は、回路ブロック2に供給される電圧が、バックバイアス電圧がら内部コア電圧に安定するまでの時刻より長くなるように設定する。
処理316の設定時間経過後、CPU105は回路ブロック2へのクロック供給を再開するよう、クロック制御部3aに指示する。クロック制御部3aは、CPU105からの指示により回路ブロック2へのクロック供給を開始する(317)。これにより通常動作モードに遷移する。
その後、半導体チップは受信処理を開始する(318)。判断処理313で、割込によるものだった場合、CPU105は、割込処理を行う(314)。
処理314を実行中、あるいは処理中に、第2のタイミング生成回路119に設定した次起床時刻になった場合は、第2のタイミング生成回路119からCPU105に対し、割込信号を出力し、処理315から処理318を行うことで、受信処理を行うことができる。
上記携帯電話機によれば、ベースバンド部として、プロトコル処理、マンマシンインターフェース(MMI)処理を行うCPU105、TCXOなどのクロック源を用いてTDMA方式のタイミングを生成する第1タイミング生成回路115、及びそれらに付随する周辺論理を有する第1回路ブロック1と、チャネルコーデック処理の一部及び音声コーデック処理を行うDSP、それに付随する周辺論理を有する第2の回路ブロック2と、間欠受信動作時に受信動作を行わない場合に時計用水晶発振器のクロック源を用いてフレーム同期を行う間欠受信タイミング生成回路等を含む第3回路ブロック3を同一半導体チップに搭載して成る半導体集積回路150を採用した。通話時、あるいは間欠受信時の受信動作を行っている場合などで、回路ブロック1〜3の動作が必要な場合は、全ての回路ブロックを動作させるが、間欠受信中の受信動作を行っていない場合は、第1及び第2回路ブロック1,2にクロック供給を停止し、バックバイアスを印加することで、リーク電流を低減して低消費電力化を図ることができる。間欠受信中で受信を行っていない期間で、携帯電話のキー操作を行っている場合などでは第2回路ブロック2のみクロック供給を停止し、バックバイアスを印加することで、不要なリーク電流の削減を図ることができる。
1.5V程度のコア電源で動作する領域に上記回路ブロック1〜3を配置し、3V程度の電源で動作する半導体集積回路のI/O領域にRTC部18及び起床イベント検出部11設け、携帯電話機の電源スイッチがオフの状態では、コア電源で動作する回路ブロック1〜3の電源供給と、Vbbジェネレータ7の動作を停止し、3V程度の電源で動作する領域のみ動作させることで、コア電源部のリーク電流を削減し、一層の低消費電力を図ることができる。
第16図には本発明に係る半導体集積回路の第2の例が示される。第1図と同一機能を有する回路ブロックにはそれと同一符号を付してある。第16図に示される半導体集積回路は回路ブロック1に含まれるCPU105内部に、動作クロックを高速化するためのPLL回路1aが含まれている。回路ブロック1のVbbスイッチをPLL回路1a用のVbbスイッチ81aと、他の論理回路用のVbbスイッチ81bとに分けている。これにより、PLL回路1aに供給される電源に他の論理回路からのノイズを防止することができ、PLL回路1aの発振を安定化することができる。
第17図には第1及び第2の回路ブロック1,2にPLL回路を搭載しVbbスイッチを分けた例が詳細に示される。便宜上回路ブロック1を、MOSトランジスタQtから成るMOSトランジスタ回路を有するPLL回路1Pと、MOSトランジスタQtから成るMOSトランジスタ回路を有するロジック回路1Lとに大別する。前記MOSトランジスタ回路の基板ゲートに基板バイアス電圧を供給するVbbスイッチ(第1スイッチ)81a、81bと、前記MOSトランジスタ回路の基板ゲートにそのソース電圧を供給するVssスイッチ(第2スイッチ)1Ps,1Lsとが、PLL回路とロジック回路に別々に設けられている。回路ブロック2も同様にMOSトランジスタ回路を有するPLL回路2Pと、MOSトランジスタ回路を有するロジック回路2Lとに大別する。前記MOSトランジスタ回路の基板ゲートに基板バイアス電圧を供給するVbbスイッチ(第1スイッチ)82a、82bと、前記MOSトランジスタ回路の基板ゲートにそのソース電圧を供給するVssスイッチ(第2スイッチ)2Ps,2Lsとが、PLL回路とロジック回路に別々に設けられている。
制御回路としてのVbb制御部9は、動作電源が供給されている前記PLL回1P路及びロジック回路1Lを動作させるとき前記第1スイッチ81a,81bをオフ状態、第2スイッチ1Ps,1Lsをオン状態とし、それらの動作を停止させるとき前記第1スイッチ81a,81bをオン状態、第2スイッチ1Ps,1Lsをオフ状態とする。この構成により、PLL回路用MOSトランジスタの基板ゲートとロジック回路用MOSトランジスタの基板ゲートとが直結されず少なくとも前記スイッチ81a、81b又はスイッチ1Ps,1Lsが介在され、これにより、ロジック回路1L側で発生したノイズが基板ゲートを介してPLL回路1Pに伝達され難く、クロックの乱れにより誤動作を低減させることが可能になる。
第17図のように前記PLL回路とロジック回路のペアを複数組有する場合には、前記第1スイッチ及び第2スイッチは、各ペア相互間で別々するのが最善である。更に、PLL回路に電波される電源ノイズも併せて低減するには、第17図に例示されたVss配線(接地電位配線)のようにPLL回路とロジック回路との間で夫々の動作電源配線を分離すればよい。
第18図には本発明に係る半導体集積回路の第3の例が示される。第1図と同一機能を有する回路ブロックにはそれと同一符号を付してある。第18図に示される半導体集積回路では、半導体チップ上に構成されたレギュレータ6を削除し、外部レギュレータ6eを備え、Vbb制御部9からのレギュレータ6の制御信号を外部端子に出力し、この信号を用いて外部レギュレータ6eを動作させるものである。外部レギュレータ6eの構成を第7図に示す構成と同様にすることで第1の例に係る半導体集積回路と同様な効果を得ることができる。但し、外部レギュレータ6eを使用する場合は、第7図で説明したところの、レギュレータ出力をハイインピーダンスにするスイッチ6bのa端子は設けなくてもよい。
第19図には本発明に係る半導体集積回路の第4の例が示される。第1図と同一機能を有する回路ブロックにはそれと同一符号を付してある。第19図に示される半導体集積回路では、第1の実施例で半導体チップ上に構成されたVbbジェネレータ7を削除し、外部Vbbジェネレータ7eを備え、Vbb制御部9からのVbbジェネレータ制御信号を外部端子に出力し、この信号を用いて外部Vbbジェネレータ7eを動作されるものである。第1の実施例と同様な動作を行うことで、第1の実施例と同様な効果を得ることができる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、以上の説明では内部コア電源領域を3つの回路ブロックに分割して説明したが、2つの回路ブロック、あるいは4つ以上の回路ブロックに分割しても、それぞれの回路ブロックにVbbスイッチを設け、CPU105を含む回路ブロックと、第2のタイミング生成回路119とクロック制御部3aを含む回路ブロックからの制御信号によりVbb制御部9を制御することで、同様に動作不要回路ブロックにバックバイアス電圧を印加することで、リーク電流を低減し、半導体チップの電源オフの場合にレギュレータ6の電源をオフして0Vを回路ブロックに印加し、Vbbジェネレータの電源をオフする動作を行うことで同様の効果を得ることができる。
また、回路ブロック3は内部コア電源領域4に構成するように説明してきたが、回路ブロック3をI/O電源領域5に構成したとしても、同一の動作を行うことで、全く同様な効果が得られる。回路ブロック3をI/O領域に構成した場合は、これに伴いVbbスイッチ83、およびVbb制御部9からVbbスイッチ83を制御する制御信号を省略することができる。一方、回路ブロック3を内部コア電源領域4に構成すれば、I/O電源領域5に構成する場合に比べてチップ占有面積が小さくなる。内部コア電源領域4のトランジスタサイズの方が小さいからである。
レギュレータ6は第7図に限定されず、以下の構成を採用することも可能である。例えば、パワーセーブ1モードのTCXO114の電源がオフしている際、レギュレータ6の出力電圧を回路ブロック3が正常動作する最低の電圧まで低下させる。これを実現するには、例えば、レギュレータ6は通常Vdd出力モードと、回路ブロック3が32,768kHzで正常に動作可能な通常Vdd電位より低い、低Vdd電圧出力モードを備える。具体的には定電圧を生成するためのコンパレータのリファレンス電圧を切り替えることで実現可能である。この構成により、通常動作、パワーセーブ2モードではレギュレータ6は通常Vdd電圧を出力し、パワーセーブ1モードでは低Vdd電圧を出力する。低Vdd電圧は、回路ブロック3が正常に不具合なく動作する最低動作電圧である。このレギュレータ6の出力電圧の切り替えもTCXO114の電源制御信号TCXOONで行う。
更に、レギュレータ6として、第20図に示されるように、レギュレータ6はVdd出力電圧OUTを可変とすることが可能な構成とすることができる。すなわち、第3の回路ブロック3はCPU105から設定可能な第1の電圧設定回路610と、CPU105から設定可能な第2の設定回路620を備える。前記レギュレータ6は、前記第1の電圧設定回路610、あるいは前記第2の電圧設定回路620の設定値をVddとして出力が可能である。
第1の電圧設定回路610の初期値は第1乃至第3の回路ブロック1、2、3が正常に動作可能なVddをレギュレータ6に出力させる値である。CPU105は、パワーセーブ1モードに遷移する前に、前記第2の電圧設定回路620にパワーセーブ1モード時の出力電圧を設定するように制御信号611をレギュレータ部6aに出力する。この設定値は、通常動作、パワーセーブ2モード時のVddより低く、パワーセーブ1モードの時に回路ブロック3が正常に動作する最低動作電圧である。レギュレータ6は、TCXO114の電源制御信号がオンの時には第1の電圧設定回路610に設定されたVddを出力し、TCXO114の電源制御信号がオフの時には前記第2の電圧設定回路620に設定されたVddを出力するように制御信号621をレギュレータ部6aに出力する。
これによって、パワーセーブ1モードのリーク電流のみではなく、第3の回路ブロック3の動作電流を低減することが可能となり、半導体チップ150全体の消費電力を低減することが可能となる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、本発明に係る半導体集積回路によれば、第1演算処理回路と第2演算処理回路の夫々に対してクロック停止による動作電流の低減と基板バイアス印加によるリーク電流低減を行うことができ、第1及び第2演算処理回路の動作可能状態から第2演算処理回路への動作停止に遷移させるのに、第1演算処理回路がその指示を与えるから、指示の後、第1演算処理回路が第2演算処理回路に信号入出力を行なわないようにするのは容易であり、そのような信号入出力によって第2演算処理回路の状態が不所望に変化して後から誤動作を生ずるのを未然に防止する事が可能である。第1演算処理回路が動作可能なとき当該演算処理回路の動作も停止させて双方の演算処理回路を動作停止させる場合も第1演算処理回路の指示に基づいて行なえば、上記同様に、不所望な信号入出力によって第1演算処理回路の状態が不所望に変化して動作復帰後の誤動作を惹起するのを未然に防止する事が可能である。しかも、第1演算処理回路が動作停止を指示する際にタイマ設定処理を行なうことにより第1及び第2演算処理回路を動作可能状態へ復帰させるための処理手順も簡単になる。
上記より、動作クロック停止による動作電流の低減と基板バイアス制御によるリーク電流の低減対象にされる内蔵回路ブロックに対する動作停止と基板バイアス制御をその回路ブロックの状態に応じて、誤動作の虞なく最適に制御することができる。
基板バイアス発生回路を採用しても携帯電話機等の電源オフ状態にける電力消費を更に低減することができる。
基板バイアス印加/停止を切替えるための構成をPLL回路へのノイズ低減に寄与させることができる。
回路ブロックに対するクロック供給停止/開始、基板バイアス印加/停止の順序制御を容易に実現可能な携帯電話機のようなデータ処理システムを実現することができる。
携帯電話機等の移動体通信端末装置において、その通話時、あるいは間欠受信時の受信動作を行っている場合にはCPU部もDSP部も全て動作させるが、間欠受信中の受信動作を行っていない場合は、CPU部及びDSP部へのクロック供給を停止し、バックバイアスを印加することで、リーク電流を低減して低消費電力化を図ることができ、また、間欠受信中で受信を行っていない期間で、携帯電話のキー操作を行っている場合などではDSP部のみにクロック供給を停止し、バックバイアスを印加することで、不要なリーク電流の削減を図ることが可能となる。これにより、移動体通信端末装置の動作の信頼性若しくは動作の安定性を保証しながら、内蔵回路ブロックに対する動作停止/開始、基板バイアス印加/停止の状態遷移を制御することができる。
産業上の利用可能性
本発明は、半導体集積回路及びデータ処理システムの低消費電力制御、クロック制御及び基板バイアス制御に利用することができ、携帯電話機やPHSに代表される移動体通信端末装置等に広く適用することができる。
【図面の簡単な説明】
第1図は本発明に係る半導体集積回路の第1の例を示すブロック図である。
第2図本発明に係る携帯電話機の一例を示すブロック図である。
第3図は半導体集積回路に内蔵される回路ブロックの構成を例示する回路図である。
第4図はVbbスイッチの構成例を示すブロック図である。
第5図はVbbスイッチの動作態様とそれによる出力電圧とを例示する説明図である。
第6図はVbbジェネレータの入出力を例示する説明図である。
第7図はレギュレータの概略構成を例示するブロック図である。
第8図は半導体集積回路の動作モードに対するVbbスイッチ、レギュレータ、Vbbジェネレータ及びTCXOの動作態様を例示する説明図である。
第9図は通常、パワーセーブ1、パワーセーブ2、電源オフの各モード間の状態遷移図である。
第10図は出力段にゲート手段を有する起床検出手段の説明図である。
第11図は図10のゲート手段の具体例を示す説明図である。
第12図は携帯電話の間欠受信中における状態遷移を例示する動作タイミングチャートである。
第13図は携帯電話の間欠受信中におけるキーパッド押下による割込発生時の動作例を示するタイミングチャートである。
第14図は回路ブロックに供給するクロックと基板バイアス電圧印加の関係を示すタイミングチャートである。
第15図は第12図及び第13図の動作手順を例示するフローチャートである。
第16図は本発明に係る半導体集積回路の第2の例を示すブロック図である。
第17図は半導体集積回路の第2の例として回路ブロックにPLL回路を搭載しVbbスイッチを分けた例を示す概略回路図である。
第18図は本発明に係る半導体集積回路の第3の例を示すブロック図である。
第19図は本発明に係る半導体集積回路の第4の例を示すブロック図である。
第20図はレギュレータの別の例を示すブロック図である。
Claims (5)
- 第1演算処理回路と、第2演算処理回路と、前記第1及び第2演算処理回路の状態を制御する制御回路と、バッテリー電圧の監視信号を入力するバッテリー電圧監視端子とを有し、
前記バッテリー電圧監視端子に入力される信号はバッテリー電圧が規定電圧以上であることを示す第1の状態又は規定電圧に満たないことを示す第2の状態を採り、
前記制御回路は、第1及び第2演算処理回路にクロック供給と基板バイアス停止とを行なう第1状態と、前記第1演算処理回路にクロック供給と基板バイアス停止とを行ない第2演算処理回路にクロック供給停止と基板バイアス印加とを行なう第2状態と、第1及び第2演算処理回路にクロック供給停止と基板バイアス印加とを行なう第3状態と、第1及び第2演算処理回路にクロック供給停止と動作電源供給停止とを行なう第4状態とを制御可能であり、
前記制御回路は、バッテリー電圧監視端子から入力される信号が第 1 の状態であるとき、前記第1演算処理回路からの指示に応答して前記第1状態から第2状態に遷移させ、前記第1演算処理回路の指示により、タイマ情報が設定された後に第2状態から第3状態に遷移させ、第1の外部イベントの発生を検出して第3状態から第2状態に遷移させ、第2の外部イベントの発生を検出して第2状態又は第3状態から第4状態に遷移させ、第3の外部イベントの発生を検出して第4状態から第1状態に遷移させ、
前記制御回路は、バッテリー電圧監視端子から入力される信号が第2の状態になったとき第4状態に遷移させ、その後の前記第3の外部イベントの発生に対して第4状態を維持する制御を行うものであることを特徴とする半導体集積回路。 - 前記第1の演算処理回路は移動体通信のプロトコル処理とマンマシンインタフェース制御を行な回路であり、前記第2の演算処理回路は移動体通信のベースバンド信号に対する信号処理を行なう回路であることを特徴とする請求項1記載の半導体集積回路。
- MOSトランジスタ回路を有するPLL回路と、MOSトランジスタ回路の基板バイアス電圧を生成する基板バイアス発生回路とを更に有し、
前記第1演算処理回路と前記第2演算処理回路はMOSトランジスタ回路を有し、
前記MOSトランジスタ回路の基板ゲートに基板バイアス電圧を供給する第1スイッチと、前記MOSトランジスタ回路の基板ゲートにそのソース電圧を供給する第2スイッチとが、前記PLL回路と前記第1演算処理回路と前記第2演算処理回路に別々に設けられ、
前記制御回路は、動作電源が供給されている前記PLL回路と前記第1演算処理回路と前記第2演算処理回路とを動作させるとき前記第1スイッチをオフ状態、第2スイッチをオン状態とし、それらの動作を停止させるとき前記第1スイッチをオン状態、第2スイッチをオフ状態とするものであることを特徴とする請求項1記載の半導体集積回路。 - 請求項1記載の半導体集積回路を有する移動体通信端末装置であって、
前記第1演算処理回路はCPU部であり、前記第2演算処理回路はDSP部であり、
通話待ち受け中に第3状態にされ、通話待ち受け中の間欠受信動作時又は通話動作時に第1状態にされ、通話待ち受け中の操作時に第2状態にされることを特徴とする移動体通信端末装置。 - 前記第3の外部イベントは電源スイッチのオフ状態で発生される請求項4記載の移動体通信端末装置。
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