KR20080066703A - 전류 누설 감소 스킴을 갖는 반도체 집적 회로 - Google Patents

전류 누설 감소 스킴을 갖는 반도체 집적 회로 Download PDF

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Abstract

반도체 집적 회로는 직렬로 접속된 PMOS 및 NMOS 트랜지스터로 이루어지는 CMOS 제어된 인버터를 포함한다. NMOS 트랜지스터의 소스는 전압 VSS의 전력 게이팅을 위한 부가적인 NMOS 트랜지스터를 통해 접지선에 연결된다. PMOS 트랜지스터의 소스는 전압 VDD의 전력 게이팅을 위한 부가적인 PMOS 트랜지스터를 통해 전원선에 연결될 수 있다. 인버터는 입력 신호(IN)와, 입력 신호보다 더 빨리 전이된 그 상보형 버전을 수신한다. 입력 신호에 응답하여, 인버터는 출력 신호를 생성한다. 출력 신호와 상보형 입력 신호를 수신하는 NAND 게이트는 전력 게이팅 NMOS 트랜지스터를 제어한다. 출력 신호와 상보형 입력 신호를 수신하는 NOR 게이트는 전력 게이팅 PMOS 트랜지스터를 제어한다. CMOS 인버터에 대한 전력 게이팅은, CMOS 제어된 인버터를 통해 전류 누설 감소가 달성되는 결과로, 출력 신호 및 상보형 입력 신호의 피드백에 의해 실행된다. 전력 게이팅 트랜지스터에 의한 셀프 누설 감소는 NAND, NOR 및 배타적-OR, AND, OR과 같은 다른 타입의 논리 게이트에 적용 가능하다.

Description

전류 누설 감소 스킴을 갖는 반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT HAVING CURRENT LEAKAGE REDUCTION SCHEME}
본 발명은 일반적으로 반도체 집적 회로에 관한 것으로, 특히 저전력 소비 요건을 갖는 반도체 집적 회로에 관한 것이다.
비용 절감을 위한 고속 동작 및 고밀도 집적 회로(ICs)를 얻기 위해, 다수의 반도체 IC 장치에 90㎚, 65㎚, 45㎚ 같은 딥 서브미크론(deep sub-micron) CMOS 프로세스가 도입되어 수행되어 왔다. 그들 딥 서브미크론 프로세스를 위해, MOS 트랜지스터는 축소(즉, 트랜지스터 치수를 최소로 감소)되게 해야 하고, 트랜지스터의 임계 전압(Vth)이 더 낮아지게 해야 한다. 그러나, 더 낮아진 임계 전압으로 인해, 상당한 부임계 누설(즉, 임계 전압보다 낮은 트랜지스터 게이트 전압에 대해 나타나는 누설 전류)이 야기되며, 따라서 그러한 더 낮은 임계 전압에 기초하는 반도체 IC는 통상 동작 뿐만 아니라 전력 강하 모드 동작 시에 더 많은 전력을 소비한다.
설명에서, 용어 "대기"는 광범위하게 사용되며, 트랜지스터 내에 누설 전류가 흐르는 한편 실질적으로 오프 상태에 있는 상태를 포함한다.
인버터 논리 게이트, NAND 논리 게이트 및 NOR 논리 게이트와 같은 종래의 반도체 IC는 일반적으로 P-형 트랜지스터 및 N-형 트랜지스터를 갖는 CMOS 논리 블록으로 구성된다. MOS 트랜지스터의 사이즈가 축소됨에 따라, 임계 전압이 더 낮아진다. 대기 시에 누설 전류의 증가를 회피하기 위해, 다수의 스킴이 도입되어 왔다.
도 1A는 반도체 IC 내에서 발견되는 종래의 회로의 일례로서, 간단한 인버터 논리 회로를 도시한다. 도 1A를 참조하면, 인버터 회로(110)가 고 레벨 전압(VDD)의 전원선과 저레벨 전압(VSS)의 접지선 사이에서 직렬로 접속되는 PMOS 트랜지스터(111) 및 NMOS 트랜지스터(113)로 구성된다. 상이한 임계 전압을 갖는 트랜지스터가 대부분의 반도체 장치 제조업체에 의해 현재 공급된다. 예를 들면, 종종 이중 또는 다중 레벨 임계 프로세스라고 하는 "저" 및 "고" 임계값을 갖는 PMOS 및 NMOS 트랜지스터가 사용 가능하다. 일반적으로, "저" 임계값 트랜지스터는 고속 애플리케이션을 대상으로 하는 회로에 사용되는 한편, "고" 임계값 트랜지스터는 저전력 애플리케이션에 사용된다. 종종, 반도체 장치는, 특정 회로의 애플리케이션에 따라서, 동일한 장치상에 그러한 저 및 고 임계값 트랜지스터들의 조합을 갖는다. 도 1A에서는, PMOS 트랜지스터(111)의 임계 Vthp가 낮고 NMOS 트랜지스터(113)의 임계 Vthn이 높은 이중 임계 프로세스를 갖는 일반적인 인버터 논리 회로가 도시되어 있다.
인버터 회로(110)에서, 입력 논리 신호(IN)은 PMOS 트랜지스터(111) 및 NMOS 트랜지스터(113)의 게이트에 공급된다. 입력 논리 신호(IN)의 상보형 버전이 인버터 회로의 드레인 접속 노드로부터 출력 신호(OUT)로서 제공된다. 입력 논리 신 호(IN)가 "저" 논리 상태일 때, NMOS 트랜지스터(113)의 고 임계 Vthn으로 인해, 대기 기간에 대기 전류가 감소된다. 그러나, 그러한 종래의 이중 임계 스킴은 결점을 갖는다. 입력 논리 신호(IN)가 "저" 논리 상태에서 "고" 논리 상태로 전이할 때, 그로 인해 더 긴 전달 지연이 야기된다.
도 1B는 종래의 반도체 IC의 다른 예로서, CMOS 인버터 체인을 도시한다. 도 1B를 참조하면, CMOS 인버터 체인은 전력 스위칭 PMOS 및 NMOS 트랜지스터(131 및 133)와 함께 4개의 인버터(121∼124)를 포함한다. 인버터(121 및 123)는 각각 고 레벨 전압(VDD)의 전원선과 저레벨 전압(VSSi)의 가상 접지선 사이에 직렬로 접속되는 PMOS 및 NMOS 트랜지스터를 포함한다. 다른 인버터(122 및 124)는 각각 고 레벨 전압(VDDi)의 가상 전원선과 저레벨 전압(VSS)의 접지선 사이에 직렬로 접속되는 PMOS 및 NMOS 트랜지스터를 포함한다. PMOS 트랜지스터(131)는 전원선(VDD)과 가상 전원선(VDDi) 사이에 접속된다. NMOS 트랜지스터(133)는 가상 접지선(VSSi)과 접지선(VSS) 사이에 접속된다.
입력 논리 신호(IN)가 제1 인버터(121)의 PMOS 및 NMOS 트랜지스터의 게이트에 공급된다. 제1 인버터(121)로부터의 출력 신호는 제2 인버터(122)의 PMOS 및 NMOS 트랜지스터의 게이트에 제공된다. 유사하게, 제2 인버터(122)의 출력 신호가 제3 인버터(123)에 공급되고, 그 출력 신호는 제4 인버터(124)에 차례로 공급된다. 전력 스위치 제어 신호(SLEEP 및 SLEEP_b)가 각각, PMOS 및 NMOS 트랜지스터(131 및 133)의 게이트에 공급된다. 전력 강하 모드에서, 2개의 전력 스위칭 PMOS 및 NMOS 트랜지스터(131 및 133)를 차단하기 위해, 입력 신호(IN)는 "저" 논리 레벨에 체류하고, 전력 스위치 제어 신호(SLEEP 및 SLEEP_b)는 각각 "고" 및 "저" 논리 레벨을 유지한다. 그들 2개의 제어 신호(SLEEP 및 SLEEP_b)는 예컨대, DRAM 장치에서의 "전력 강하 모드 진입" 또는 "셀프 리프레시(self refresh) 모드 진입" 같은 외부 명령에 따라 생성 및 제어되어야 한다. 따라서, 통상 동작 모드에서는, 전력 스위칭 PMOS 및 NMOS 트랜지스터(131 및 133)의 양자가 온되기 때문에, 여전히 전류 누설 경로가 존재할 수 있다.
2004년 2월 24일자로 Horiguchi 등에게 특허 허여된 미국 특허 6,696,865호는 적어도 2개의 MOS 트랜지스터를 각각 구비하는 논리 게이트로 구성되는 반도체 IC 장치를 개시한다. 그 반도체 IC 장치는 논리 게이트에 흐르는 전류의 값을 제어하는 전류 제어 장치를 포함하고, 고 및 저 전력 소비 모드에서 동작한다.
1996년 1월 23일자로 Douseki 등에게 특허 허여된 미국 특허 5,486,774호는 저 임계값 논리 회로, 한 쌍의 전력선, 더미(dummy) 전력선, 및 고주파수 논리 회로를 포함하는 논리 회로를 개시한다. 저 임계값 논리 회로는 복수의 저 임계값 MOS 트랜지스터로 구성되는 논리 회로를 갖는다. 한 쌍의 전력선은 저 임계값 논리 회로에 전력을 공급한다. 더미 전력선은 저 임계값 논리 회로의 전원 단자 중 하나에 접속된다. 고 임계값 제어 트랜지스터는 더미 전력선과 전력선 사이에 배치된다.
M. Horiguchi 등은 그들의 논문("Switched-Source-Impedance CMOS Circuit for Low Standby Subthreshold Current Giga-Scale LSI's", IEEE Journal of Solid-State Circuits, Vol. 28, No. 11, 1993년 11월, pp. 1131-1135)에서 스위칭 된-소스-임피던스 CMOS 회로를 개시한다. 그 CMOS 회로에서는, 대기 부임계 전류를 감소시키기 위해 MOS 트랜지스터의 소스와 전력선 사이에 스위칭된 임피던스 요소가 삽입된다.
이들 논문에 개시된 회로들은, 예를 들어, "슬립", "전력 강하", "셀프-리프레시" 또는 "대기" 모드라고 하는 특정 모드에서 전력 절감이 특히 필요할 때, "SLEEP" 및 "SLEEP_b" 또는 "CS" 및 "CS_b" 같은 특정의 "전력 절감 모드" 신호를 사용한다. 통상 동작 모드에서는, 여전히 전류 누설 경로가 존재하여, 전류 누설 및 큰 총 활성 전력 소비를 초래한다.
본 발명의 목적은 저 전력 소비로 동작할 수 있는 개선된 반도체 IC를 제공하는 것이다.
본 발명의 하나의 양태에 따르면, "고" 및 "저" 레벨 전원 전압으로 동작하는 반도체 집적 회로(IC)가 제공된다. 반도체 IC는 적어도 하나의 입력 논리 신호에 응답하여 출력 논리 신호를 제공하는 논리 게이트 회로; 상기 출력 논리 신호에 응답하여 피드백 제어 신호를 제공하는 제어 회로; 및 상기 피드백 제어 신호에 응답하여 상기 논리 게이트에 전력을 선택적으로 게이팅하는 전력 게이팅 회로를 포함한다.
예를 들어, 상기 제어 회로는, 상이한 논리 전이 타이밍을 갖는 상기 입력 논리 신호로부터 도출되는 부가적인 입력 논리 신호 및 상기 출력 논리 신호에 응답하여, 상기 피드백 제어 신호를 제공한다. 논리 게이팅 회로는 복수의 논리 신호를 논리적으로 결합하도록 역 함수(즉, 인버터에서) 또는 논리 함수를 실행하는 논리 회로를 포함한다. 논리 게이트의 예들은 AND, OR, NAND, NOR 및 배타적-OR 논리 회로이다. 전력 게이트는, 그 소스-드레인이 논리 게이트와 동작 전력 전압의 입력 사이에 삽입되는, 전계 효과 트랜지스터(FET)를 포함한다.
유리하게도, 논리 게이팅 회로는 직렬로 연결되는 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터를 포함하는 CMOS 인버터를 포함할 수 있다. 상기 직렬로 연결된 제1 PMOS 및 NMOS 트랜지스터의 게이트에 제1 입력 논리 신호가 제공되며, 그 연결된 노드가 상기 입력 논리 신호의 상보형 버전인 출력 논리 신호를 제공한다. 상기 출력 논리 신호로부터 도출되는 피드백 신호가 상기 논리 게이트 회로에 제공되어 그 동작을 제어한다. 전력 게이팅 회로는, 그 드레인이 상기 제1 NMOS 트랜지스터의 소스에 연결되는, 제2 NMOS 트랜지스터를 더 포함할 수 있다. 상기 제2 NMOS 트랜지스터의 소스에 저전력 레벨 전압이 제공된다. 상기 제1 PMOS 트랜지스터의 소스에 고전력 레벨 전압이 제공되며, 상기 제2 NMOS 트랜지스터의 게이트는 상기 피드백 신호에 응답한다.
예를 들어, 상기 피드백 신호는 CMOS 인버터의 출력과 입력 논리 신호보다 더 빠른 전이를 갖는 부가적인 입력 논리 신호의 조합이다. 피드백 신호를 이용하여, 셀프 누설 감소 기능이 CMOS 인버터의 NMOS 및 PMOS 트랜지스터의 오프 프랜지스터에 대해 실행된다. 따라서, 누설 경로 전류가 억제되어, 특정 "전력 절감" 신호를 가질 필요가 없어진다. 그것은 활성 동작 모드뿐만 아니라 대기 모드에서의 누설 전류를 감소시킬 수 있다. 따라서, 반도체 IC가 특정 전력 강하 모드에 있지 않을 때에도, 반도체 IC는 저전력 소비로 및 고속으로 동작할 수 있게 된다.
유리하게도, 상기 제어 회로는 상기 출력 논리 신호 및 제2 입력 논리 신호에 응답하여 상기 피드백 신호를 제공하는 논리 게이트를 포함할 수 있다. 예를 들어, 상기 제2 입력 논리 신호는 상기 제1 입력 논리 신호의 상보형 버전이다. 상기 제1 입력 논리 신호의 상승 전이는 상기 제2 입력 신호의 하강 전이보다 임의의 시간 간격만큼 더 늦다. 상기 논리 게이트는 상기 출력 논리 신호 및 상기 제2 입력 논리 신호에 응답하여 상기 피드백 신호를 제공하는 NAND 게이트를 포함한다.
유리하게도, 전력 게이팅 회로는, 그 드레인이 상기 제1 PMOS 트랜지스터의 소스에 연결되는, 제2 PMOS 트랜지스터를 포함할 수 있다. 상기 제2 PMOS 트랜지스터의 소스에 고전력 레벨 전압이 제공된다. 상기 제2 PMOS 트랜지스터의 게이트는 상기 피드백 신호에 응답한다. 또한, 상기 제어 회로는 상기 출력 논리 신호 및 상기 제2 입력 논리 신호에 응답하여 상기 피드백 신호를 제공하는 논리 게이트를 포함할 수 있다. 예를 들어, 상기 제2 입력 논리 신호는 상기 제1 입력 논리 신호의 상보형 버전이다. 제1 및 제2 논리의 논리 레벨 전이 타이밍은 임의의 시간 간격만큼 상이하다.
전력 게이팅 회로는 고 및 저전력 레벨 전압 사이에서 제1 NMOS 트랜지스터 및 제1 PMOS 트랜지스터와 직렬로 연결되는 제2 NMOS 트랜지스터 및 제2 PMOS 트랜지스터를 포함할 수 있다. 예를 들어, 피드백 신호는 제1 및 제2 피드백 신호를 포함한다. 제2 NMOS 트랜지스터의 게이트는 제1 피드백 신호에 응답하고, 제2 PMOS 트랜지스터의 게이트는 제2 피드백 신호에 응답한다.
본 발명의 다른 양태에 따르면, 고 및 저전력 전압으로 동작하는 반도체 집적 회로가 제공된다. 반도체 IC는 중간 노드를 통해 연결되는 복수의 CMOS 인버터의 체인을 포함한다. 반도체 IC는 입력 논리 신호에 응답하여 출력 논리 신호를 제공한다. 상기 체인은 적어도 제1 및 제2 CMOS 인버터를 포함하고, 상기 제1 및 제2 CMOS 인버터는 각각 직렬로 연결되는 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 갖는다. 상기 체인에서, 상기 입력 논리 신호에 대응하는 제1 중간 입력 논리 신호가 상기 제1 CMOS 인버터의 직렬로 연결된 제1 PMOS 및 NMOS 트랜지스터의 게이트에 제공되고, 그 연결된 노드가 상기 제1 중간 입력 논리 신호의 상보형 버전인 제1 중간 출력 논리 신호를 제공한다. 상기 제1 중간 출력 논리 신호로부터 도출되는 제1 피드백 신호가 상기 제1 CMOS 인버터에 제공되어 그 동작을 제어한다. 상기 제1 중간 출력 논리 신호는 상기 제2 CMOS 인버터의 상기 직렬로 연결된 제1 PMOS 및 NMOS 트랜지스터의 게이트에 제공되고, 그 연결된 노드가 상기 제1 중간 출력 논리 신호의 상보형 버전인 제2 중간 출력 논리 신호를 제공한다. 상기 제2 중간 출력 논리 신호로부터 도출되는 제2 피드백 신호가 상기 제2 CMOS 인버터에 제공되어 그 동작을 제어한다.
본 발명의 또 다른 양태에 따르면, 고 및 저전력 레벨 전압으로 동작하는 반도체 집적 회로가 제공된다. 상기 반도체 IC는 중간 노드를 통해 연결된 복수의 CMOS 인버터의 체인을 포함한다. 상기 체인은 제1 및 제2 CMOS 인버터를 포함한다. 상기 반도체 IC는 입력 논리 신호에 응답하여 출력 논리 신호를 제공한다. 상기 제1 및 제2 CMOS 인버터의 각각은, 직렬로 연결되는 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 포함한다. 제1 및 제2 CMOS 인버터의 각각은, 드레인이 상기 제1 NMOS 트랜지스터의 소스에 연결되는, 제2 NMOS 트랜지스터; 및 드레인이 상기 제1 PMOS 트랜지스터의 소스에 연결되는, 제2 PMOS 트랜지스터를 더 포함한다. 상기 반도체 집적 회로(IC)에서, 상기 제2 NMOS 트랜지스터의 드레인은 상기 제1 NMOS 트랜지스터의 소스에 연결되고, 상기 제2 PMOS 트랜지스터의 드레인은 상기 제1 PMOS 트랜지스터의 소스에 연결되며, 상기 제2 NMOS 트랜지스터의 소스에 저전력 레벨 전압이 제공되고, 상기 제2 PMOS 트랜지스터의 소스에 고전력 레벨 전압이 제공된다. 더욱이, 상기 입력 논리 신호에 대응하는 제1 중간 입력 논리 신호가 상기 제1 CMOS 인버터의 상기 직렬로 연결된 제1 PMOS 및 NMOS 트랜지스터의 게이트에 제2 중간 입력 논리 신호로서 제공되고, 그 연결된 노드가 상기 제1 중간 입력 논리 신호의 상보형 버전인 제1 중간 출력 논리 신호를 제공한다. 상기 제1 중간 출력 논리 신호로부터 도출되는 제1 및 제2 피드백 신호가 상기 제1 CMOS 인버터에 제공되어 그 동작을 제어한다.
본 발명은 일반적으로 반도체 IC에 관한 것으로, 특히 저전력 IC에 관한 것이다. 본 발명은 누설 전류를 감소시키도록 피드백 스킴을 사용하여, 특정 "전력 절감" 신호를 가질 필요가 없고, 활성 동작 모드뿐만 아니라 대기 모드에서 누설 전류를 감소시킬 수 있다.
본 발명의 다른 양태 및 특징들은 첨부하는 도면과 관련하여 본 발명의 구체적인 실시예의 아래의 설명을 검토할 때 당업자에게는 명백해질 것이다.
본 발명의 실시예들은 첨부하는 도면을 참조하여 이하 예에 의해서만 설명한다.
도 1A는 이중 임계 전압 트랜지스터를 사용하는 종래의 CMOS 인버터의 하나의 회를 도시하는 도면이다.
도 1B는 전원-스위칭 트랜지스터를 사용하는 종래의 CMOS 인버터 체인의 하나의 회를 도시하는 도면이다.
도 2A는 본 발명의 하나의 양태에 따르는 반도체 집적 회로(IC)를 도시하는 도면이다.
도 2B는 본 발명의 다른 양태에 따르는 반도체 IC를 도시하는 도면이다.
도 2C는 본 발명의 또 다른 양태에 따르는 반도체 IC를 도시하는 도면이다.
도 2D는 본 발명의 또 다른 양태에 따르는 반도체 IC를 도시하는 도면이다.
도 3A는 본 발명의 일 실시예에 따르는 반도체 IC를 도시하는 회로도이다.
도 3B는 도 3A에 도시된 반도체 IC의 신호들을 도시하는 타이밍 시퀀스도이다.
도 4A는 본 발명의 다른 실시예에 따르는 반도체 IC를 도시하는 회로도이다.
도 4B는 도 4A에 도시된 반도체 IC의 신호들을 도시하는 타이밍 시퀀스도이다.
도 5A는 본 발명의 또 다른 실시예에 따르는 반도체 IC를 도시하는 회로도이다.
도 5B는 도 5A에 도시된 반도체 IC의 신호들을 도시하는 타이밍 시퀀스도이 다.
도 6A는 본 발명의 또 다른 실시예에 따르는 인버터 체인을 갖는 반도체 IC를 도시하는 회로도이다.
도 6B는 도 6A에 도시된 반도체 IC의 신호들을 도시하는 타이밍 시퀀스도이다.
도 7A는 본 발명의 또 다른 실시예에 따르는 인버터 체인을 갖는 반도체 IC를 도시하는 회로도이다.
도 7B는 도 7A에 도시된 반도체 IC의 신호들을 도시하는 타이밍 시퀀스도이다.
도 8은 본 발명의 또 다른 실시예에 따르는 조정 가능한 시간 지연을 갖는 반도체 IC를 도시하는 도면이다.
도 9A는 본 발명의 또 다른 실시예에 따르는 복수의 입력 논리 신호에 응답하는 NAND 논리 함수를 갖는 반도체 IC를 도시하는 도면이다.
도 9B는 본 발명의 또 다른 실시예에 따르는 복수의 입력 논리 신호에 응답하는 NOR 논리 함수를 갖는 반도체 IC를 도시하는 도면이다.
본 발명의 샘플 실시예들의 이하의 상세한 설명에서는, 본 발명이 실시될 수 있는 특정 샘플 실시예들을 예시에 의해 도시하고, 그 일부분을 형성하는, 첨부하는 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있게 하기에 충분히 상세하게 기재되어 있으며, 다른 실시예들이 이용될 수 있고 논리적, 기계 적, 전기적 및 다른 변경이 본 발명의 범위를 벗어남 없이 이루어질 수 있음을 이해할 것이다. 따라서, 아래의 상세한 설명은 제한하고자 하는 의미로 취해진 것이 아니고, 본 발명의 범위는 첨부하는 청구의 범위에 의해 제한된다.
일반적으로, 본 발명은 반도체 집적 회로에 저 전력 소비를 제공한다. 본 발명은 임의의 타입의 논리 게이트에 적용 가능하다.
도 2A는 본 발명의 하나의 양태를 도시한다. 도 2A를 참조하면, 제 및 제2 전원 전압(PV1 및 PV2)으로 동작하는 반도체 집적 회로(IC)는 논리 게이트 회로(200), 전력 게이팅 회로(202) 및 피드백 제어 회로(204)를 포함한다. 하나의 입력 논리 신호 또는 복수의 입력 논리 신호가 논리 게이트 회로(200)에 공급되고, 차례로 그 논리 함수에 따라 출력 논리 신호를 제공한다. 피드백 제어 회로(204)에는 입력 논리 신호에 관련되는 부가적인 입력 논리 신호(X)(예컨대, 상이한 전이 타이밍을 갖는 입력 논리 신호의 상보형 버전)가 제공된다.
논리 게이트 회로(200)의 논리 함수가 논리 역인 경우에, 단일 입력 논리 신호 예컨대, 신호 A가 입력 신호 A의 상보형 또는 반전된 버전인 출력 논리 신호(Z)를 제공하도록 반전된다. 논리 함수가 다른 타입의 논리 함수(예컨대, NAND, NOR, 배타적-OR, AND, OR)인 경우에, 적어도 2개의 논리 신호를 갖는 복수의 입력 신호가 논리 게이트 회로(200)에 제공되고, 출력 논리 신호(Z)가 입력 논리 신호의 논리적으로 결합된 출력이다. 출력 논리 신호(Z) 및 부가적인 입력 논리 신호(X)에 응답하여, 피드백 제어 회로(204)는 피드백 신호(FB)를 전력 게이팅 회로(202)에 제공한다.
전력 게이팅 회로(202)는 논리 게이트 회로(200)의 논리 함수 회로(도시 생략)에 전력을 게이팅 또는 스위칭하는 스위칭 요소(예컨대, 전계 효과 트랜지스터(FET))(203)로 구성된다. FET(203)는 제2 전력 전압(PV2)으로서 저 레벨 전압(VSS)을 게이팅하는 NMOS 트랜지스터, 또는 제1 전력 전압(PV1)으로서 고 레벨 전압(VDD)을 게이팅하는 PMOS 트랜지스터일 수 있다. 전력 게이팅 회로(202)가 출력 논리 신호(Z)에 응답하면, 반도체 IC는 셀프 누설 감소를 실행한다, 즉, 논리 게이트 회로(200)를 통한 2개의 전원들(PV1 및 PV2) 사이의 누설 경로가 파괴되므로 누설 전류가 현저하게 감소된다.
본 발명은 임의의 그룹의 논리 게이트(예컨대, NAND, NOR, 배타적-OR, AND, OR)에 적용 가능하다. 그러나, 간략화를 위해 인버터의 경우를 설명한다.
도 2B는 본 발명의 다른 양태를 도시한다. 도 2B를 참조하면, 반도체 IC는 인버터 논리 회로(210), 저전력 게이팅 회로(220) 및 저전력 피드백 회로(230)를 포함한다. 인버터 논리 회로(210)는 직렬로 접속된 PMOS 트랜지스터(211) 및 NMOS 트랜지스터(213)를 포함한다. PMOS 트랜지스터(211) 및 NMOS 트랜지스터(213)의 게이트에 입력 논리 신호(IN)가 제공된다. PMOS 트랜지스터(211) 및 NMOS 트랜지스터(213)의 드레인들의 연결된 노드로부터 출력 논리 신호(OUT)가 제공된다. 출력 논리 신호(OUT)는 입력 논리 신호(IN)의 상보형 버전이다. 출력 논리 신호(OUT)는 저전력 피드백 회로(230)에 제공되고, 차례로 저전력 피드백 신호(FB1)를 저전력 게이팅 회로(220)에 제공한다. 저전력 게이팅 회로(220)는 저전력 피드백 신호(FB1)에 응답하여 턴 온 및 오프되는 게이팅 요소(221)를 포함한다. NMOS 트랜지스터(213)의 소스는 게이팅 요소(221)를 통해 저 레벨 전압(VSS)의 전원에 연결된다. PMOS 트랜지스터(211)의 소스는 고 레벨 전압(VDD)의 다른 전원에 연결된다. 게이팅 요소(221)의 일례는 NMOS 트랜지스터이고, 그 게이트는 저전력 피드백 신호(FB1)에 의해 제어된다. 이상적으로는, 게이팅 요소(221)는, 저전력 피드백 신호(FB1)가 "고" 논리 레벨 및 "저" 논리 레벨일 때, 각각 도전성 및 비도전성이다. 그러나, NMOS 트랜지스터(221)에는 그것이 오프 상태에 있는 동안 누설 전류가 흐른다.
반도체 IC는 고 및 저 레벨 전원 전압(VDD 및 VSS)으로 동작한다. 입력 논리 신호(IN)가 "저"일 때, PMOS 트랜지스터(211)는 "온"이고 출력 논리 신호(OUT)는 "고"이다. "고"인 출력 논리 신호(OUT)에 응답하여, 저전력 피드백 회로(230)로부터의 저전력 피드백 신호(FB1)가 "저"이며, 그 결과, 게이팅 요소(221)가 턴 오프되고 NMOS 트랜지스터(213)의 전류 경로가 차단된다. 따라서, 입력 논리 신호(IN)가 "저"일 때, 출력 논리 신호(OUT)의 피드백에 의해, 인버터 논리 회로(210)의 NMOS 트랜지스터(213)를 통한 전류 누설이 저전력 게이팅 회로(220)에 의해 방지된다.
입력 논리 신호(IN)가 "고"일 때, PMOS 트랜지스터(211)는 "오프"이고 출력 논리 신호(OUT)는 "저"이다. "저"인 출력 논리 신호(OUT)에 응답하여, 저전력 피드백 회로(230)로부터의 저전력 피드백 신호(FB1)가 "고"이며, 그 결과, 게이팅 요소(221)가 턴 온되고 NMOS 트랜지스터(213)의 전류 경로가 확립된다.
또 다른 예에서는, 저전력 피드백 신호(FB1)가 입력 논리 신호(IN)의 상보형 버전인 다른 입력 논리 신호(IN_b) 및 출력 논리 신호(OUT)에 응답하여 생성된다. 상보형 입력 논리 신호(IN_b)의 전이 타이밍은 입력 논리 신호(IN)의 것과 상이하다. 상보형 입력 논리 신호(IN_b) 및 출력 논리 신호(OUT)는 저전력 피드백 회로(230)(즉, 예컨대, 논리 게이트로 구성됨)에 의해 논리적으로 결합되어, 저전력 피드백 신호(FB1)로서 논리적으로 결합된 신호를 생성한다. 상보형 입력 논리 신호(IN_b)와 입력 논리 신호(IN) 사이의 전이 타이밍의 시간차에 따라, 저전력 게이팅 회로(220)(게이팅 요소(221))의 턴 오프 주기가 조정된다.
도 2C는 본 발명의 또 다른 양태를 도시한다. 도 2C를 참조하면, 반도체 IC는 인버터 논리 회로(240), 고전력 게이팅 회로(250) 및 고전력 피드백 회로(260)를 포함한다. 인버터 논리 회로(240)는 직렬 접속된 PMOS 트랜지스터(241) 및 NMOS 트랜지스터(243)를 포함한다. PMOS 트랜지스터(241) 및 NMOS 트랜지스터(243)의 게이트에 입력 논리 신호(IN)가 제공된다. PMOS 트랜지스터(241) 및 NMOS 트랜지스터(243)의 드레인들의 연결된 노드로부터 출력 논리 신호(OUT)가 제공된다. 출력 논리 신호(OUT)는 입력 논리 신호(IN)의 상보형 버전이다. 출력 논리 신호(OUT)는 고전력 피드백 회로(260)에 제공되어, 차례로 고전력 피드백 신호(FB2)를 고전력 게이팅 회로(250)에 제공한다. 고전력 게이팅 회로(250)는 고전력 피드백 신호(FB2)에 응답하여 턴 온 및 오프되는 게이팅 요소(251)를 포함한다. PMOS 트랜지스터(243)의 소스는 게이팅 요소(251)를 통해 고 레벨 전압(VDD)의 전원에 연결된다. NMOS 트랜지스터(243)의 소스는 저 레벨 전압(VSS)의 다른 전원에 연결된다. 게이팅 요소(251)의 일례는 PMOS 트랜지스터이고, 그 게이트는 고전력 피드백 신호(FB2)에 의해 제어된다. 이상적으로는, 게이팅 요소(251)는 고전력 피드백 신호(FB2)가 "저" 및 "고"일 때 각각 도전성 및 비도전성이다. 그러나, PMOS 트랜지스터(251)에는 그것이 오프 상태에 있는 동안 누설 전류가 흐른다.
반도체 IC는 고 및 저 레벨 전압(VDD 및 VSS)으로 동작한다. 입력 논리 신호(IN)가 "고"일 때, NMOS 트랜지스터(243)는 "온"이고 출력 논리 신호(OUT)는 "저"이다. 저인 출력 논리 신호(OUT)에 응답하여, 고전력 피드백 회로(260)로부터의 고전력 피드백 신호(FB2)는 "고"이며, 그 결과 게이팅 요소(251)는 턴 오프되고 PMOS 트랜지스터(241)의 전류 경로가 차단된다. 따라서, 입력 논리 신호(IN)가 "고"일 때, 출력 논리 신호(OUT)에 의해, 인버터 논리 회로(240)의 PMOS 트랜지스터(241)를 통한 전류 누설이 고전력 게이팅 회로(250)에 의해 방지된다.
입력 논리 신호(IN)가 "저"일 때, PMOS 트랜지스터(241)는 "온"이고 출력 논리 신호(OUT)는 "고"이다. "고"인 출력 논리 신호(OUT)에 응답하여, 고전력 피드백 회로(260)로부터의 고전력 피드백 신호(FB2)는 "저"이며, 그 결과, 게이팅 요소(251)는 턴 온되고 PMOS 트랜지스터(241)의 전류 경로가 확립된다.
또 다른 예에서는, 고전력 피드백 신호(FB2)는 입력 논리 신호(IN)의 상보형 버전인 다른 입력 논리 신호(IN_b) 및 출력 논리 신호(OUT)에 응답하여 생성된다. 상보형 입력 논리 신호(IN_b)의 전이 타이밍은 입력 논리 신호(IN)의 것과 상이하다. 상보형 입력 논리 신호(IN_b) 및 출력 논리 신호(OUT)는 고전력 피드백 회로(260)(즉, 예컨대, 논리 게이트로 구성됨)에 의해 논리적으로 결합되어, 고전력 피드백 신호(FB2)로서 논리적으로 결합된 신호를 생성한다. 상보형 입력 논리 신 호(IN_b)와 입력 논리 신호(IN) 사이의 전이 타이밍의 시간차에 따라, 고전력 게이팅 회로(250)(게이팅 요소(251))의 턴 오프 주기가 조정된다.
도 2D는 본 발명의 또 다른 양태를 도시한다. 도 2D를 참조하면, 반도체 IC는 인버터 논리 회로(270), 저전력 게이팅 회로(280), 고전력 게이팅 회로(290), 저전력 피드백 회로(295) 및 고전력 피드백 회로(297)를 포함한다. 인버터 논리 회로(270)는 직렬로 접속된 PMOS 트랜지스터(271) 및 NMOS 트랜지스터(273)를 포함한다. PMOS 트랜지스터(271) 및 NMOS 트랜지스터(273)의 게이트에 입력 논리 신호(IN)가 제공된다. PMOS 트랜지스터(271) 및 NMOS 트랜지스터(273)의 드레인들의 연결된 노드로부터 출력 논리 신호(OUT)가 제공된다. 출력 논리 신호(OUT)는 입력 논리 신호(IN)의 상보형 버전이다. 출력 논리 신호(OUT)는 저전력 피드백 회로(295)에 제공되어, 차례로 저전력 피드백 신호(FB1)를 저전력 게이팅 회로(280)에 제공한다. 또한, 출력 논리 신호(OUT)는 고전력 피드백 회로(297)에 제공되어, 차례로 고전력 피드백 신호(FB2)를 고전력 게이팅 회로(290)에 제공한다.
저전력 게이팅 회로(280)는 저전력 피드백 신호(FB1)에 응답하여 턴 온 및 오프되는 게이팅 요소(281)를 포함한다. NMOS 트랜지스터(273)의 소스는 게이팅 요소(281)를 통해 저 레벨 전압(VSS)의 전원에 연결된다. 고전력 게이팅 회로(290)는 고전력 피드백 신호(FB2)에 응답하여 턴 온 및 오프되는 게이팅 요소(291)를 포함한다. PMOS 트랜지스터(271)의 소스는 게이팅 요소(291)를 통해 고 레벨 전압(VDD)의 전원에 연결된다. PMOS 트랜지스터(271)의 소스는 "고" 논리 레벨 전압(VDD)의 다른 전원에 연결된다.
게이팅 요소들(281 및 291)의 예들은 각각 NMOS 및 PMOS 트랜지스터이며, 그 게이트들은 각각 저전력 및 고전력 피드백 신호(FB1 및 FB2)에 의해 제어된다. 이상적으로는, 게이팅 요소(281)는 저전력 피드백 신호(FB1)가 "고" 및 "저"일 때 각각, 도전성 및 비도전성이다. 유사하게 이상적으로는, 게이팅 요소(291)는 고전력 피드백 신호(FB2)가 "저" 및 "고"일 때 각각, 도전성 및 비도전성이다. 그러나, NMOS 및 PMOS 트랜지스터의 각각에 그것이 오프 상태에 있는 동안 누설 전류가 흐른다.
반도체 IC는 고 및 저 레벨 전압(VDD 및 VSS)로 동작한다. 입력 논리 신호(IN)가 "저"일 때, PMOS 트랜지스터(271)는 "온"이고 출력 논리 신호(OUT)는 "고"이다. "고"인 출력 논리 신호(OUT)에 응답하여, 저전력 피드백 회로(295)로부터의 저전력 피드백 신호(FB1)가 "저"이며, 그 결과, 게이팅 요소(281)는 턴 오프되고 NMOS 트랜지스터(273)의 전류 경로가 차단된다. 따라서, 입력 논리 신호(IN)가 "저"일 때, 출력 논리 신호(OUT)의 피드백에 의해, 인버터 논리 회로(270)의 NMOS 트랜지스터(273)를 통한 전류 누설이 저전력 게이팅 회로(280)에 의해 방지된다. "고"인 출력 논리 신호(OUT)에 응답하여, 고전력 피드백 회로(297)로부터의 고전력 피드백 신호(FB2)가 "저"이며, 그 결과, 게이팅 요소(291)는 턴 온되고 PMOS 트랜지스터(271)의 전류 경로가 확립된다.
입력 논리 신호(IN)가 "고"일 때, NMOS 트랜지스터(273)는 "온"이고 출력 논리 신호(OUT)는 "저"이다. "저"인 출력 논리 신호(OUT)에 응답하여, 고전력 피드백 회로(297)로부터의 고전력 피드백 신호(FB2)가 "고"이며, 그 결과, 게이팅 요 소(291)는 턴 오프되고 PMOS 트랜지스터(271)의 전류 경로가 차단된다. 따라서, 입력 논리 신호(IN)가 "고"일 때, 출력 논리 신호(OUT)의 피드백에 의해, 인버터 논리 회로(270)의 PMOS 트랜지스터(271)를 통한 전류 누설이 고전력 게이팅 회로(290)에 의해 방지된다. "저"인 출력 논리 신호(OUT)에 응답하여, 저전력 피드백 회로(295)로부터의 저전력 피드백 신호(FB1)가 "고"이며, 그 결과, 게이팅 요소(281)는 턴 온되고 NMOS 트랜지스터(273)의 전류 경로가 확립된다.
또 다른 예에서는, 저전력 피드백 신호(FB1)는 입력 논리 신호(IN)의 상보형 버전인 다른 입력 논리 신호(IN_b) 및 출력 논리 신호(OUT)에 응답하여 생성된다. 또한, 고전력 피드백 신호(FB2)도 상보형 입력 논리 신호(IN_b) 및 출력 논리 신호(OUT)에 응답하여 생성된다. 상보형 입력 논리 신호(IN_b)의 전이 타이밍은 입력 논리 신호(IN)의 것과 상이하다. 상보형 입력 논리 신호(IN_b) 및 출력 논리 신호(OUT)는 저전력 피드백 회로(295)(즉, 예컨대, 논리 게이트로 구성됨)에 의해 논리적으로 결합되어, 논리적으로 결합된 신호를 저전력 피드백 신호(FB1)로서 생성한다. 상보형 입력 논리 신호(IN_b)와 입력 논리 신호(IN) 사이의 전이 타이밍의 시간차에 따라, 저전력 게이팅 회로(280)(게이팅 요소(281))의 턴 오프 주기가 조정된다. 유사하게, 상보형 입력 논리 신호(IN_b) 및 출력 논리 신호(OUT)는 고전력 피드백 회로(297)(즉, 예컨대, 논리 게이트로 구성됨)에 의해 논리적으로 결합되어, 논리적으로 결합된 신호를 고전력 피드백 신호(FB2)로서 생성한다. 상보형 입력 논리 신호(IN_b)와 입력 논리 신호(IN) 사이의 전이 타이밍의 시간차에 따라, 고전력 게이팅 회로(290)(게이팅 요소(291))의 턴 오프 주기가 조정된다.
도 2B에 도시된 저전력 피드백 회로(230), 도 2C에 도시된 고전력 피드백 회로(260), 및 도 2D에 도시된 저전력 피드백 회로(295) 및 고전력 피드백 회로(297)는 도 2A에 도시된 피드백 제어 회로(204)에 대응한다.
도 3A는 본 발명의 일 실시예에 따르는 반도체 집적 회로(IC)를 도시한다. 반도체 IC는 NMOS 전력 게이팅 트랜지스터와 NMOS 전력 게이팅 트랜지스터를 제어하는 NAND 피드백 논리 게이트를 갖는 제어된 인버터이다. 도 3A를 참조하면, 인버터 논리 회로(310)는 PMOS 트랜지스터(311), NMOS 트랜지스터(313), 및 NMOS 트랜지스터(313)의 소스와 접지 레벨 전압(저 레벨 전압)(VSS)의 전력선 사이에 삽입되는 부가적인 NMOS 트랜지스터(315)를 포함한다. PMOS 및 NMOS 트랜지스터(311 및 313)의 접속된 드레인들의 노드(317)는 NAND 게이트(321)의 제1 입력에 접속되고, 그 출력은 NMOS 트랜지스터(315)의 게이트에 접속된다. PMOS 트랜지스터(311)의 소스는 전원 전압(고 레벨 전압)(VDD)의 전력선에 접속된다. PMOS 및 NMOS 트랜지스터(311 및 313)의 게이트에는 입력 논리 신호(IN)가 공급된다. 다른 입력 논리 신호(IN_b)가 NAND 게이트(321)의 제2 입력에 공급된다. 노드(317)로부터 제공되는 출력 논리 신호(OUT)는 입력 논리 신호(IN)의 반전되거나 상보형 버전이다.
제어된 인버터 회로(310)는 예를 들기 위해 참조 번호 305로 도시되는 관련 기호를 갖는다. 저 입력 대기 상태(즉, "저" 논리 레벨 입력을 수신하는)에서, 인버터 논리 회로(310)의 PMOS 트랜지스터(311) 및 NMOS 트랜지스터(313)는 각각 "온" 및 "오프"되어야 한다. 예를 들어, 고속 애플리케이션을 위해 저 임계값을 갖는 NMOS 트랜지스터(313)의 경우에는, NMOS 트랜지스터(313)가 오프 상태에 있더라 도, NMOS 트랜지스터(313)는 여전히 전류 누설을 경험하게 된다. 전류 누설을 효과적으로 감소시키기 위해, 게이트-소스 전압(VGS)와 벌크-소스 전압(VBS)의 역 바이어싱 및 드레인-소스 전압(VDS)의 감소가 필요하였다.
도 3A에 도시된 제어된 인버터를 갖는 개선된 반도체 IC에는, NMOS 트랜지스터(315)가 저전력 게이팅을 위해 부가되어 있다. 또한, 대기 상태에서는, 출력 논리 신호(OUT)와 상보형 입력 신호(IN_b)의 양자가 "고"이고 NAND 게이트(321)로부터의 피드백 신호(FBn)가 "저"이며, 그것에 의해 NMOS 트랜지스터(315)가 "오프"로 된다. NMOS 트랜지스터(313)가 누설하는 동안, NMOS 트랜지스터(313)의 소스와 NMOS 트랜지스터(315)의 드레인에 접속되는 중간 노드(VN)는 접지 레벨(VSS)로부터 크기 ΔVL 만큼 미세하게 상승한다. 중간 노드(VN)에서의 이 전압 상승은 NMOS 트랜지스터(315)로부터 공급되는 전류가 NMOS 트랜지스터(313)에 흐르는 전류와 균형을 이룰 때까지 계속된다. 따라서, NMOS 트랜지스터(313)에서의 원래의 누설 전류가 아무리 크다 할지라도, 아래의 식으로 주어지는 오프셋 전압 ΔVL의 자동 조정에 의해 NMOS 트랜지스터(315)의 정전류로 결국 한정된다.
Figure 112008029803712-PCT00001
(1)
여기에서, VTN0은 NMOS 트랜지스터(315)의 임계 전압이고;
VTN1은 NMOS 트랜지스터(313)의 임계 전압이며;
WN0은 NMOS 트랜지스터(315)의 채널 폭이고;
WN1은 NMOS 트랜지스터(313)의 채널 폭이며;
S는 부임계 스윙(swing)이다.
누설 전류 감소는 오프셋 전압(ΔVL)에 의해 조정 가능함에 유의하라.
Figure 112008029803712-PCT00002
이 충분히 크거나 WN0이 충분히 작은 경우에는, 오프셋 전압(ΔVL)은 크다. 그 결과는 누설 전류가 완전히 차단되는 것이며, 따라서 완전한 스위치 오프를 생성한다.
도 3A에 도시된 반도체 IC에는, 전력 게이팅 트랜지스터(NMOS 트랜지스터(315))를 제어하는 제어 회로가 제공되어 있다. 이것은 인버터(310)의 출력과 인버터로의 입력의 상보형 버전의 입력(IN_b)의 논리적인 결합인 전용 피드백 논리 신호(FBn)를 통해 달성된다.
도 3B는 도 3A에 도시된 반도체 IC의 신호들에 대한 상대적인 타이밍 시퀀스를 도시한다. 인버터의 고속 동작을 유지하기 위해, 입력 논리 신호(IN)가 "저" 논리 상태에서 "고" 논리 상태로 전이하기 전에, NMOS 트랜지스터(315)를 턴 온하는 것이 바람직하다. 그러한 프리셋 동작은 출력 논리 신호(OUT)와 상보형 입력 논리 신호(IN_b)를 논리적으로 결합하는 NAND 게이트(321)에 의해 달성된다. 입력 논리 신호(IN)와 상보형 입력 논리 신호(IN_b) 사이의 타이밍 관계가 도 3B에 도시되어 있다. 도시된 바와 같이, 입력 논리 신호(IN)의 전이 타이밍들은 상보형 입력 논리 신호(IN_b)의 것과 상이하다(상보형 입력 논리 신호(IN_b)가 신호(IN)의 전이를 앞선다).
도 3A 및 도 3B를 참조하면, 상보형 입력 논리 신호(IN_b)는 시간 t11에서 "고" 논리 레벨에서 "저" 논리 레벨로 전이하며, 그것에 의해 NAND 게이트(321)로부터의 피드백 신호(FBn)가 "저"에서 "고" 논리 레벨로 상승된다. NMOS 트랜지스터(315)는 시간 t12에서 턴 온되며, 그것에 의해 중간 노드(VN)가 접지 레벨(VSS)로 강하된다. 그 후에, 시간 t13(시간 t11 이후의 시간 간격(설정 시간) TS)에서, 입력 논리 신호(IN)는 "저"에서 "고" 논리 레벨로 전이한다. 이 상승 전이에 응답하여, 노드(317)가 2개의 직렬로 접속된 NMOS 트랜지스터(313 및 315)를 통해 접지 레벨(VSS)로 빠르게 강하되는 결과, 즉, 출력 논리 신호(OUT)가 "저"로 되는 결과, PMOS 트랜지스터(311)는 턴 오프되고 NMOS 트랜지스터(313)는 턴 온된다.
그 후에, 상보형 입력 논리 신호(IN_b)는 "저"에서 "고" 논리 레벨로 전이한다. 출력 논리 신호(OUT)가 "저"이기 때문에, 피드백 신호(FBn)는 계속 "고"이다. 그 후, 시간 t14에서, 입력 논리 신호(IN)가 "고"에서 "저" 논리 레벨로 전이한다. PMOS 트랜지스터(311)가 턴 온되며, 그것에 의해 노드(317)는 "고" 논리 레벨로 상승된다, 즉, 출력 논리 신호(OUT)가 "고"로 된다. 출력 논리 신호(OUT)의 상승에 응답하여, NMOS 트랜지스터(315)가 턴 오프되는 결과, NAND 게이트(321)로부터의 피드백 신호(FBn)는 시간 t15에서 "저"로 된다. 그러나, 누설 전류가 NMOS 트랜지스터(313 및 315)에 흐르고 노드(VN)가 상승한다. 노드(VN)에서의 전압 레벨은 도 3A를 참조하여 상술한 바와 같이, 오프셋 전압(ΔVL)의 레벨로 정해지고, 결국 NMOS 트랜지스터(315)가 자동으로 차단한다. 따라서, 셀프 누설 감소 메커니즘이 NAND 게이트(321)를 포함하는 피드백 경로에 의해 자동으로 달성된다.
서브-100㎚ 기술(90㎚, 65㎚, 45㎚ 등)에서의 총 전력 소비의 누설 부분이 점점 더 중요해지고 있다. 따라서, 전류 누설 감소는, MOS 트랜지스터가 즉, 특정의 전력 강하 모드 또는 셀프-리프레시 또는 슬립 모드 명령에 의해 설정되는 전력 절감 모드가 아닌 통상 동작 모드 중에, 오프 상태에서 매우 누설되기 쉬울 때, 중요한 효과를 갖는다.
도 4A는 본 발명의 다른 실시예에 따르는 반도체 IC를 도시한다. 반도체 IC는 PMOS 전력 게이팅 트랜지스터와 PMOS 전력 게이팅 트랜지스터를 제어하는 NOR 피드백 논리 회로를 갖는 제어된 인버터이다.
도 4A에 도시된 반도체 IC에서, 제어된 인버터 논리 회로(410)는 PMOS 트랜지스터(411), NMOS 트랜지스터(413) 및 PMOS 트랜지스터(411)와 전원 레벨 전압(VDD)의 전력선 사이에 삽입되는 부가적인 PMOS 트랜지스터(415)를 포함한다. PMOS 및 NMOS 트랜지스터(411 및 413)의 접속된 드레인들의 노드(417)는 NOR 게이트(421)의 제1 입력에 접속되고, 그 출력은 PMOS 트랜지스터(415)의 게이트에 접속된다. NMOS 트랜지스터(413)의 소스는 접지 레벨 전압(VSS)의 전력선에 접속된다. PMOS 및 NMOS 트랜지스터(411 및 413)의 게이트에 입력 논리 신호(IN)가 공급된다. 입력 논리 신호(IN)의 상보형 버전인 다른 입력 논리 신호(IN_b)가 NOR 게이 트(421)의 제2 입력에 공급된다. 노드(417)로부터 제공되는 출력 논리 신호(OUT)는 입력 논리 신호(IN)의 반전되거나 상보형 버전이다.
제어된 인버터 논리 회로(410)는 예를 들기 위해 참조 번호 405로 도시되는 관련 기호를 갖는다. PMOS 트랜지스터(415)의 게이트는 출력 논리 신호(OUT) 및 상보형 입력 논리 신호(IN_b)를 수신하는 NOR 게이트(421)로부터의 피드백 신호(FBp)에 응답하여 제어된다.
"고" 논리 레벨 입력 상태에서는, 반도체 IC의 PMOS 및 NMOS 트랜지스터(411 및 413)가 각각 오프 및 온이다. 저 임계값을 갖는 PMOS 트랜지스터(411)의 경우에는, PMOS 트랜지스터(411)가 오프 상태에 있더라도, 큰 전류 누설을 초래한다. 전류 누설을 효과적으로 감소시키기 위해, 게이트-소스 전압(VGS)와 베이스-소스 전압(VBS)의 역 바이어싱 및 드레인-소스 전압(VDS)의 감소가 필요하였다.
도 4A에 도시된 반도체 IC에는, PMOS 트랜지스터(415)가 저전력 게이팅을 위해 부가되어 있다. 또한, 대기 상태에서는, 출력 논리 신호(OUT)와 상보형 입력 신호(IN_b)의 양자가 "저"이고 NOR 게이트(421)로부터의 피드백 신호(FBp)가 고"이며, 그것에 의해 PMOS 트랜지스터(415)가 턴 오프된다. PMOS 트랜지스터(411)가 누설하는 동안, (PMOS 트랜지스터(411)의 소스와 PMOS 트랜지스터(415)의 드레인의 접속되는) 중간 노드(VP)는 전원 레벨(VDD)로부터 크기 ΔVL 만큼 미세하게 상승한다. 중간 노드(VP)에서의 이 전압 상승은 PMOS 트랜지스터(415)로부터 공급되는 전류가 PMOS 트랜지스터(411)에 흐르는 전류와 균형을 이룰 때까지 계속된다. 따 라서, PMOS 트랜지스터(411)에서의 원래의 누설 전류가 아무리 크다 할지라도, 아래의 식으로 주어지는 오프셋 전압 ΔVL의 자동 조정에 의해 PMOS 트랜지스터(415)의 정전류로 결국 정의된다.
Figure 112008029803712-PCT00003
(2)
여기에서, VTP0은 PMOS 트랜지스터(415)의 임계 전압이고;
VTP1은 PMOS 트랜지스터(411)의 임계 전압이며;
WP0은 PMOS 트랜지스터(415)의 채널 폭이고;
WP1은 PMOS 트랜지스터(411)의 채널 폭이며;
S는 부임계 스윙(swing)이다.
누설 전류 감소는 오프셋 전압(ΔVL)에 의해 조정 가능함에 유의하라.
Figure 112008029803712-PCT00004
이 충분히 크거나 WP0이 충분히 작은 경우에는, 오프셋 전압(ΔVL)은 크다. 그 결과는 누설 전류가 완전히 차단되는 것이며, 따라서 완전한 스위치 오프를 생성한다.
도 4B는 도 4A에 도시된 반도체 IC의 신호들에 대한 상대적인 타이밍 시퀀스를 도시한다. 입력 논리 신호(IN)와 상보형 입력 논리 신호(IN_b) 사이의 타이밍 관계가 도 4B에 도시되어 있다. 인버터의 고속 동작을 유지하기 위해, 입력 논리 신호(IN)가 "고" 논리 상태에서 "저" 논리 상태로 전이하기 전에, 전력 게이팅을 위해 PMOS 트랜지스터(415)를 턴 온하는 것이 바람직하다. 이러한 프리셋 동작은 출력 논리 신호(OUT)와 상보형 입력 논리 신호(IN_b)를 논리적으로 결합하는 NOR 게이트(421)에 의해 달성된다.
도 4A 및 도 4B를 참조하면, 상보형 입력 논리 신호(IN_b)는 입력 논리 신호(IN)보다 시간 간격 TS 만큼 더 빨리 전이한다. 따라서, 시간 t21에서 상보형 입력 논리 신호(IN_b)의 더 빠른 "저"-"고" 전이로 인해, 시간 t22에서 피드백 신호(FBp)가 "저"로 되고 PMOS 트랜지스터가 턴 온된다. 그 후, 시간 t23에서 입력 논리 신호(IN)은 "고"에서 "저"로 전이하며, 그 결과, 출력 논리 신호(OUT)가 2개의 직렬로 접속된 PMOS 트랜지스터(411 및 415)를 통해 빠르게 "고"로 된다. 인버터의 이러한 활성 상태 후에, 입력 논리 신호(IN)는 시간 t24에서 다시 "고"로 되는 한편, 출력 논리 신호(OUT)가 "저"로 되고 피드백 신호(FBp)가 "고"(시간 t25에서)로 되는 결과로, 상보형 입력 논리 신호(IN_b)는 이미 "저"이다. 피드백 신호(FBp)의 이러한 대기 "고" 상태는, 노드(VP)가 미세하게 하강하고 도 4A를 참조하여 상술한 바와 같이, 시간 t26에서 오프셋 전압(ΔVL)의 레벨로 정해지기 때문에, PMOS 트랜지스터(415)를 자동으로 차단한다. 이러한 자동 누설 감소는 NOR 게이트(421)를 포함하는 피드백 경로에 의해 달성된다.
도 5A는 본 발명의 또 다른 실시예에 따르는 반도체 집적 회로(IC)를 도시한다. 반도체 IC는 PMOS 전력 게이팅 트랜지스터 및 PMOS 전력 게이팅 트랜지스터를 제어하는 NOR 피드백 논리를 갖고, NMOS 전력 게이팅 트랜지스터 및 NMOS 전력 게이팅 트랜지스터를 제어하는 NAND 피드백 논리를 갖는 제어된 인버터이다. 도 5A에 도시된 반도체 IC는 입력 신호 논리 신호(IN)의 어떠한 대기 상태에 대해서 사용될 수 있는 도 3A 및 도 4A에 도시된 반도체 IC의 조합이다. 따라서, 활성 및 대기 모드의 양자에서 누설 전류 감소에 효과적이다. 또한, 이 실시예 IC는 입력 신호가 예측 불가능한 경우에 유용하다.
도 5A를 참조하면, 제어된 인버터 논리 회로(510)는 직렬로 접속된 PMOS 트랜지스터(511) 및 NMOS 트랜지스터(513)와 부가적인 PMOS 트랜지스터(515) 및 NMOS 트랜지스터(517)를 포함한다. PMOS 트랜지스터(515)는 PMOS 트랜지스터(511)의 소스와 전원 전압(VDD)의 전력선 사이에 삽입된다. NMOS 트랜지스터(517)는 NMOS 트랜지스터(513)의 소스와 접지 레벨 전압(VSS)의 전력선 사이에 삽입된다. PMOS 및 NMOS 트랜지스터(515 및 513)의 접속된 드레인들의 노드(519)는 NOR 게이트(521) 및 NAND 게이트(523)의 제1 입력에 접속된다. NOR 게이트(521) 및 NAND 게이트(523)의 출력은 PMOS 트랜지스터(515) 및 NMOS 트랜지스터(517)의 게이트에 각각 접속된다. PMOS 및 NMOS 트랜지스터(515 및 513)의 게이트에 입력 논리 신호(IN)가 공급된다. 다른 입력 논리 신호(IN_b)가 NOR 게이트(521) 및 NAND 게이트(523)의 제2 입력에 공급된다.
노드(519)로부터 제공되는 출력 논리 신호(OUT)는 입력 논리 신호(IN)의 반전되거나 상보형 버전이다. NOR 게이트(521)는 출력 논리 신호(OUT)와 상보형 입력 논리 신호(IN_b)를 논리적으로 결합하고, NOR 출력 신호가 PMOS 트랜지스 터(515)의 게이트에 피드백 신호(FBp)로서 제공된다. NAND 게이트(523)는 출력 논리 신호(OUT)와 상보형 입력 논리 신호(IN_b)를 논리적으로 결합하고, NAND 출력 신호가 NMOS 트랜지스터(517)의 게이트에 피드백 신호(FBn)로서 제공된다.
제어된 인버터 논리 회로(510)는 저 및 고전력 게이팅 CMOS 인버터이고, 예를 들기 위해 참조 번호 505로 도시되는 관련 기호를 갖는다. 제어된 인버터 논리 회로(510)는 고 또는 저 입력 대기 상태의 어느 경우에 사용된다.
도 5B는 도 5A에 도시된 반도체 IC의 신호에 대한 상대적인 타이밍 시퀀스를 도시한다. 상보형 입력 논리 신호(IN_b)는 도 5B에 도시된 바와 같이, 입력 논리 신호(IN)보다 더 빨리 전이한다. 도 5B에 도시된 신호들은 도 3B 및 도 4B에도시된 신호들의 조합임에 유의하라.
도 5A 및 도 5B를 참조하면, 입력 논리 신호(IN)가 (시간 t33에서) "고" 상태에서 "저" 상태로 전이하는 경우에, PMOS 트랜지스터(511)는 턴 온되고 NMOS 트랜지스터(513)는 턴 오프된다. 출력 논리 신호(OUT)는 "고"로 된다. 상보형 입력 논리 신호(IN_b)는 시간 t33 보다 시간 간격 TS 만큼 더 빠른 시간 t31에서 "고"로 된다. 상보형 입력 논리 신호(IN_b)의 "저"에서 "고"로의 전이에 응답하여, NOR 게이트(521)로부터의 피드백 신호(FBp)가 (시간 t32에서) "고"에서 "저" 상태로 전이한다.
"고"인 출력 논리 신호(OUT)에 응답하여, NAND 게이트(523)로부터의 피드백 신호(FBn)는, NMOS 트랜지스터(517)이 턴 오프되는 결과로, (시간 t34에서) "저"로 된다. NMOS 트랜지스터(513)이 누설되는 동안, (NMOS 트랜지스터(513)의 소스 및 NMOS 트랜지스터(517)의 드레인에 접속되는) 중간 노드(VN)는 접지 레벨(VSS)로부터 크기 ΔVL 만큼 미세하게 상승한다. 중간 노드(VN)에서의 이러한 전압 상승은, NMOS 트랜지스터(517)로부터 공급되는 전류가 NMOS 트랜지스터(513)에 흐르는 전류와 균형을 이룰 때까지 계속된다.
입력 논리 신호(IN)는 (시간 t37에서) "저"에서 "고" 논리 상태로 전이한다. 시간 t37 보다 시간 간격 TS 만큼 더 빠른 시간 t35에서, 상보형 입력 논리 신호(IN_b)는, NAND 게이트(523)로부터의 피드백 신호(FBn)가 "고"로 되는 결과로, "저"로 된다. 중간 노드(VN)는 (시간 t36에서) 저 레벨 전압(VSS)로 강하된다. 그 후에, 입력 논리 신호(IN)의 "저"에서 "고"로의 전이에 의해, PMOS 트랜지스터(511) 및 NMOS 트랜지스터(513)가 각각 턴 오프 및 턴 온되어, 출력 논리 신호(OUT)가 "저"로 된다. 피드백 신호(FBp)는, 전력 게이트를 위한 PMOS 트랜지스터(515)가 턴 오프되는 결과로, (시간 t38에서) "고"로 된다. PMOS 트랜지스터(511)이 누설되는 동안, (PMOS 트랜지스터(511)의 소스 및 PMOS 트랜지스터(515)의 드레인에 접속되는) 중간 노드(VP)는 VDD의 전원 레벨로부터 크기 ΔVL 만큼 미세하게 하강한다. 중간 노드(VP)에서의 이러한 전압 하강은, PMOS 트랜지스터(515)로부터 공급되는 전류가 PMOS 트랜지스터(511)에 흐르는 전류와 균형을 이룰 때까지 계속된다.
도 6A는 본 발명의 또 다른 실시예에 따르는 반도체 IC를 도시한다. 도 6A는 도 3A 및 도 4A에 도시된 반도체 IC의 논리 인버터를 실행하는 실제 애플리케이션의 일례이다. 인버터 체인은 버퍼로서 기능하며, 전원 전압(VDD)와 접지 레벨 전압(VSS)으로 동작한다. 복수의 인버터를 포함하는 체인은 입력 논리 신호(IN)를 수신하고, 입력 논리 신호(IN)의 논리 상태에 의존하는 논리 상태를 갖는 출력 논리 신호(OUT)를 제공한다.
도 6A를 참조하면, 반도체 IC는 6개의 인버터(611∼616)의 체인을 포함한다. 제1 및 제2 인버터(611 및 612)는 각각, 도 1A에 도시된 인버터 논리 회로(110)와 동일하다. 제3 및 제5 인버터(613 및 615)는 각각, 도 3A에 도시된 저전력 게이팅 CMOS 인버터(305)와 동일하다. 제4 및 제6 인버터(614 및 616)는 각각, 도 4A에 도시된 고전력 게이팅 CMOS 인버터(405)와 동일하다. 6개의 인버터(611∼616)는 중간 노드(N1∼N5)를 통해 접속되어 있다. 중간 노드에서의 각 인버터로부터의 출력은 중간 입력 신호로서 아래쪽의 인버터에 공급된다.
제1 및 제5 인버터(611 및 615)의 출력은 NAND 게이트(621)에 공급된다. 입력 논리 신호(IN) 및 출력 논리 신호(OUT)(제6 인버터(616)의 출력)은 NOR 게이트(623)에 공급된다. NAND 게이트(621)는 도 3A에 도시된 NAND 게이트(321)에 대응한다. NOR 게이트(623)는 도 4A에 도시된 NOR 게이트(421)에 대응한다. NAND 게이트(621)로부터의 출력은 제3 및 제5 인버터(613 및 615)를 형성하는 NMOS 트랜지스터(315)(도 3A 참조)의 게이트에 제공되는 피드백 신호(FBn)이다. NOR 게이트(623)로부터의 출력은 제4 및 제6 인버터(614 및 616)를 형성하는 PMOS 트랜지스 터(415)(도 4A 참조)의 게이트에 제공되는 피드백 신호(FBp)이다.
도 6B는 도 6A에 도시된 반도체 IC의 신호에 대한 상대적인 타이밍 시퀀스를 도시한다. 신호들의 상승 및 하강 전이 타이밍은 신호들 사이의 타이밍 관계를 도시할 목적으로 무시되는 점에 유의하라.
도 6A 및 도 6B를 참조하면, 각각의 인버터(611∼616)는 시간 지연을 갖고, 따라서 그 중간 출력 신호가 그 중간 입력 신호로부터 지연된다. 반도체 IC에서는, (노드 N4에서의) 제5 중간 입력 신호, (노드 N1에서의) 인버터(611)의 제1 중간 출력 신호, 및 (노드 N5에서의) 제5 중간 출력 신호는 각각, 도 3A에 도시된 입력 논리 신호(IN), 상보형 입력 논리 신호(IN_b) 및 출력 논리 신호(OUT)에 대응한다. 유사하게, (노드 N5에서의) 제6 중간 입력 신호, 입력 논리 신호(IN) 및 출력 신호(OUT)는 각각, 도 4A에 도시된 입력 논리 신호(IN), 상보형 입력 논리 신호(IN_b) 및 출력 논리 신호(OUT)에 대응한다. 또한, NAND 게이트(621)로부터의 피드백 신호(FBn)는 도 3A에 도시된 피드백 신호(FBn)에 대응하고, NOR 게이트(623)로부터의 피드백 신호(FBp)는 도 4A에 도시된 피드백 신호(FBp)에 대응한다. TS61은 도 3B에 도시된 시간 간격 TS에 대응한다. TS62는 도 4B에 도시된 시간 간격 TS에 대응한다.
도 7A는 본 발명의 또 다른 실시예에 따르는 반도체 IC를 도시한다. 도 7A는 도 5A에 도시된 반도체 IC의 논리 인버터를 실행하는 실제 애플리케이션의 일례이다. 인버터 체인은 버퍼로서 동작한다. 도 7A를 참조하면, 반도체 IC는 중간 노드(N1∼N5)를 통한 6개의 인버터(711∼716)의 체인을 포함한다. 제1 인버터(711)는 도 1A에 도시된 인버터 논리 회로(110)와 동일하다. 제2 내지 제6 인버터(712 및 716)는 도 5A에 도시된 저 및 고전력 CMOS 인버터(505)와 동일하다. 제1 및 제5 인버터(711 및 715)의 출력은 각각, 도 5A에 도시된 NAND 게이트(523) 및 NOR 게이트(521)에 대응하는 NAND 게이트(721) 및 NOR 게이트(723)에 공급된다. 유사하게, 입력 논리 신호(IN) 및 출력 논리 신호(OUT)(제6 인버터(716)의 출력)은 각각, 도 5A에 도시된 NAND 게이트(523) 및 NOR 게이트(521)에 대응하는 NAND 게이트(731) 및 NOR 게이트(733)에 공급된다. NAND 게이트(721)로부터의 피드백 신호(FBn1)는 NMOS 트랜지스터(517)의 게이트에 제공되고, NOR 게이트(723)로부터의 피드백 신호(FBp1)는 제3 및 제5 인버터(713 및 715)를 형성하는 PMOS 트랜지스터(515)(도 5A 참조)의 게이트에 제공된다. NAND 게이트(731)로부터의 피드백 신호(FBn2)는 NMOS 트랜지스터(517)의 게이트에 제공되고, NOR 게이트(733)로부터의 피드백 신호(FBp2)는 제2 및 제6 인버터(712 및 716)를 형성하는 PMOS 트랜지스터(515)(도 5A 참조)의 게이트에 제공된다.
도 6A에 도시된 인버터(611∼616)과 유사하게, 도 7A에 도시된 인버터(711∼716)는 시간 지연을 갖는다. 도 7B는 도 7A에 도시된 반도체 IC의 상대적인 타이밍 시간을 도시한다. 도 7B에서, 시간 TS71 및 TS72는 각각, 도 5B에 도시된 시간 TS51 및 TS52에 대응한다.
본 발명에 따르는 실시예들로서 상술한 반도체 IC는 여러 가지 변형을 갖는 다. 전력 게이팅을 위한 NMOS 트랜지스터(315, 517) 및 PMOS 트랜지스터(415, 515)의 임계값은 고정적으로 유지되거나 동적으로 변화될 수 있다. 또한, 전력 게이팅 트랜지스터에 피드백 신호를 제공하는 NAND 및 NOR 게이트는, 반도체 IC 장치가 매우 장시간 동안 유휴일 수 있으면, 최대 전력 절감을 위해 다른 딥(deep) 전력 강하 스테이지에 의해 제어될 수 있다.
도 6A 및 도 7A에 도시된 인버터의 체인은 상이하게 구성될 수 있다. 예를 들면, 체인으로 된 인버터의 수는 반드시 6은 아니다. 피드백 신호를 생성하는 NAND 게이트 및 NOR 게이트로의 입력은 위쪽에 있는 인버터로부터 도출되는 더 빠른 페이즈 신호이어야 한다.
입력 논리 신호(IN)와 상보형 입력 논리 신호(IN_b) 사이의 시간 간격 TS는 별개의 지연 제어 논리 회로를 사용하여 조정 가능할 수 있다. 본 발명의 또 다른 실시예에 따르는 반도체 집적 회로(IC)를 도시하는 도 8을 참조하면, 반도체 IC는 직렬로 접속된 PMOS 및 NMOS 트랜지스터를 갖는 인버터 블록(850), MOS 트랜지스터를 갖는 전력 게이팅 회로(860), 및 논리 게이트를 갖는 피드백 제어기(870)를 포함한다. 인버터 블록(850)은 입력 논리 신호(IN)를 제공받고 출력 논리 신호(OUT)를 제공한다. 반도체 IC는 지연 제어기(도시 생략)에 의해 제공되는 지연 제어 신호(891) 및 상보형 입력 논리 신호(IN_bi)를 수신하는 조정 가능한 지연 블록(890)을 더 포함한다. 상보형 입력 논리 신호(IN_bi)는, 입력 논리 신호(IN)로부터의 시간 지연이 있거나 없이, 입력 논리 신호(IN)와 반대의 논리 상태를 갖는다. 조 정 가능한 지연 블록(890)은 지연 제어 신호(891)에 응답하여 상보형 입력 논리 신호(IN_bi)를 지연시키고, 시간 지연된 상보형 입력 논리 신호(IN_b)를 피드백 제어기(870)에 제공한다. 입력 논리 신호(IN)와 상보형 입력 논리 신호(IN_b) 사이의 지연된 시간 간격 TS는 조정 가능하다.
도 8에 도시된 조정 가능한 시간 지연은 또한 도 4A에 도시된 바와 같이, 고전력 게이팅 트랜지스터를 갖는 CMOS 인버터에도 적용될 수 있다. 더욱이, 그 시간 지연은 도 5A에 도시된 인버터에도 적용 가능하다.
인버터가 본 발명에 따르는 실시예로서 설명되어 왔지만, 다른 타입의 논리 게이트(예컨대, NAND, NOR, 배타적-OR, AND, OR)가 본 발명을 채택할 수 있어, 논리 게이트가 복수의 입력 논리 신호에 기초하여 논리 출력을 제공한다.
도 9A는 본 발명의 또 다른 예를 도시한다. 도 9A를 참조하면, 반도체 집적 회로는 병렬로 접속된 PMOS 트랜지스터(911 및 913)와 직렬로 접속된 NMOS 트랜지스터(915 및 917)를 갖는 NAND 블록(910)을 포함한다. 2개의 입력 논리 신호 A 및 B가 NAND 블록(910)에 공급되어, 차례로 접속된 노드(919)로부터 출력 논리 신호 Z를 제공하며, 신호 Z는 입력 A 및 B의 NAND 논리 출력이다. 전력 게이팅을 위한 부가적인 NMOS 트랜지스터(921)가 NMOS 트랜지스터(917)와 접지 레벨 전압(VSS)의 전원선 사이에 삽입된다. 논리 회로를 갖는 피드백 제어 회로(930)는 2개의 입력 논리 신호 A 및 B 중 하나에 관련하는 출력 논리 신호 Z뿐만 아니라 부가적인 입력 논리 신호 X 예를 들면, 상이한 전이 타이밍을 갖는 입력 논리 신호 A 또는 B의 상 보형 버전을 수신한다.
출력 논리 신호 Z 및 부가적인 입력 논리 신호 X에 응답하여, 피드백 제어 회로(930)는 전력 게이팅 NMOS 트랜지스터(921)의 게이트에 피드백 신호(FBn)를 제공한다. NMOS 트랜지스터가 출력 논리 신호 Z에 응답하는 상태로, 반도체 IC는 셀프 누설 감소를 실행할 수 있다. 따라서, 논리 게이트(910)에 의한 전력 소비가 감소되는 결과로, 전류 누설이 대기 또는 슬립 모드에서 감소될 수 있다.
도 9B는 본 발명의 다른 예를 도시한다. 도 9B를 참조하면, 반도체 집적 회로는 직렬로 접속된 PMOS 트랜지스터(941 및 943)와 병렬로 접속된 NMOS 트랜지스터(945 및 947)를 갖는 NOR 블록(940)을 포함한다. 2개의 입력 논리 신호 A 및 B가 NOR 블록(940)에 공급되어, 차례로 접속된 노드(949)로부터 출력 논리 신호 Z를 제공하며, 신호 Z는 입력 A 및 B의 NOR 논리 출력이다. 전력 게이팅을 위한 부가적인 PMOS 트랜지스터(941)가 PMOS 트랜지스터(941)와 고 레벨 전압(VDD)의 전원선 사이에 삽입된다. 논리 회로를 갖는 피드백 제어 회로(960)는 2개의 입력 논리 신호 A 및 B 중 하나에 관련하는 출력 논리 신호 Z뿐만 아니라 부가적인 입력 논리 신호 Y 예를 들면, 상이한 전이 타이밍을 갖는 입력 논리 신호 A 또는 B의 상보형 버전을 수신한다.
출력 논리 신호 Z 및 부가적인 입력 논리 신호 Y에 응답하여, 피드백 제어 회로(960)는 전력 게이팅 NMOS 트랜지스터(921)의 게이트에 피드백 신호(FBp)를 제공한다. PMOS 트랜지스터가 출력 논리 신호 Z에 응답하는 상태로, 반도체 IC는 셀프 누설 감소를 실행할 수 있다. 따라서, 논리 게이트(940)에 의한 전력 소비가 감소되는 결과로, 전류 누설이 대기 또는 슬립 모드에서 감소될 수 있다.
도 9A에 도시된 NAND 게이트는, 피드백 신호(FBn)를 전력 게이팅을 위한 NMOS 트랜지스터에 제공하는 도 3A 및 도 5A에 도시된 NAND 게이트(321 및 523)에 적용될 수 있다. 유사하게, 도 9B에 도시된 NOR 게이트는, 피드백 신호(FBp)를 전력 게이팅을 위한 PMOS 트랜지스터에 제공하는 도 4A 및 도 5A에 도시된 NOR 게이트(421 및 521)에 적용될 수 있다. NAND 및 NOR 게이트는 도 3A, 도 4A 및 도 5A에 도시된 CMOS 인버터를 갖는 반도체 IC의 총 전력 소비의 감소에 기여할 수 있다.
100㎚ 이상용의 기술에 따르는 반도체 IC에서는, 활성 누설이, 90㎚, 65㎚ 또는 30㎚ 기술에 따르는 반도체 IC의 누설보다 비교적 작기 때문에, 그렇게 중요하지 않게 된다. 사용 가능한 90㎚ 모델 시뮬레이션에서, 실시예들에 따르는 반도체 IC에서의 대기 전류는 종래의 반도체 IC의 것과 비교하여 대략 30배 미만이다.
상술한 실시예들에서는, 장치 요소들 및 회로들이 간략화를 위해 도면에 도시된 바와 같이 서로에 접속되어 있다. 본 발명의 반도체 IC로의 실제의 애플리케이션에서는, 장치들, 요소들, 회로들 등이 서로에 직접적으로 접속될 수도 있다. 또한, 장치들, 요소들, 회로들 등은 반도체 IC의 동작에 필요한 다른 장치들, 요소들, 회로들 등을 통해 서로에 간접적으로 접속될 수도 있다. 따라서, 반도체 IC의 실제 구성에서는, 회로 요소들 및 장치들이 서로와 연결된다(에 직접적으로 또는 간접적으로 접속되어 있다).
본 발명의 특정 실시예들이 상세히 설명되어 있지만, 다수의 변형이 존재한 다. 다수의 변형, 수정 및 개조가 청구의 범위에서 정의되는 바와 같은 본 발명의 범위를 벗어남 없이 이루어질 수 있음을 이해해야 한다.

Claims (21)

  1. "고" 및 "저" 레벨 전원 전압으로 동작하는 반도체 집적 회로(IC)로서,
    적어도 하나의 입력 논리 신호에 응답하여 출력 논리 신호를 제공하는 논리 게이트;
    상기 출력 논리 신호에 응답하여 피드백 제어 신호를 제공하는 제어 회로; 및
    상기 피드백 제어 신호에 응답하여 상기 논리 게이트에 전력을 선택적으로 게이팅하는 전력 게이트를 포함하는, 반도체 IC.
  2. 청구항 1에 있어서, 상기 제어 회로는, 상이한 논리 전이 타이밍을 갖는 상기 입력 논리 신호로부터 도출되는 부가적인 입력 논리 신호 및 상기 출력 논리 신호에 응답하여, 상기 피드백 제어 신호를 제공하는, 반도체 IC.
  3. 청구항 2에 있어서, 상기 논리 게이트 회로는 역 함수를 실행하는 논리 회로를 포함하고, 상기 입력 논리 신호는 하나의 입력 논리 신호를 포함하며, 상기 출력 논리 신호는 상기 입력 논리 신호의 반전된 신호인, 반도체 IC.
  4. 청구항 2에 있어서, 상기 논리 게이트 회로는 복수의 논리 신호를 논리적으로 결합하도록 논리 함수를 실행하는 논리 회로를 포함하고, 상기 입력 논리 신호 는 적어도 2개의 입력 논리 신호를 포함하며, 상기 출력 논리 신호는 논리적으로 결합된 입력 신호들의 출력인, 반도체 IC.
  5. 청구항 3에 있어서, 상기 논리 게이트 회로는,
    직렬로 연결되는 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터를 포함하는 CMOS 인버터를 포함하고, 상기 직렬로 연결된 제1 PMOS 및 NMOS 트랜지스터의 게이트에 제1 입력 논리 신호가 제공되며, 그 연결된 노드가 상기 입력 논리 신호의 상보형 버전인 출력 논리 신호를 제공하고, 상기 출력 논리 신호로부터 도출되는 피드백 신호가 상기 논리 게이트 회로에 제공되어 그 동작을 제어하는, 반도체 IC.
  6. 청구항 5에 있어서, 상기 전력 게이팅 회로는,
    드레인이 상기 제1 NMOS 트랜지스터의 소스에 연결되는 제2 NMOS 트랜지스터를 포함하며, 상기 제2 NMOS 트랜지스터의 소스에 저전력 레벨 전압이 제공되고, 상기 제1 PMOS 트랜지스터의 소스에 고전력 레벨 전압이 제공되며, 상기 제2 NMOS 트랜지스터의 게이트는 상기 피드백 신호에 응답하는, 반도체 IC.
  7. 청구항 6에 있어서, 상기 제어 회로는 상기 출력 논리 신호 및 제2 입력 논리 신호에 응답하여 상기 피드백 신호를 제공하는 논리 게이트를 포함하는, 반도체 IC.
  8. 청구항 7에 있어서, 상기 제2 입력 논리 신호는 상기 제1 입력 논리 신호의 상보형 버전이고, 상기 제1 및 제2 논리의 논리 레벨 전이 타이밍은 상이하며, 상기 제1 및 제2 입력 논리 신호는 각각 제1 및 제2 방향 전이를 갖고, 상기 제2 방향 전이는 상기 제1 방향 전이와 반대인, 반도체 IC.
  9. 청구항 8에 있어서, 상기 제1 및 제2 방향 전이는 각각 상승 및 하강 전이이고, 상기 제1 입력 논리 신호의 상승 전이는 상기 제2 입력 신호의 하강 전이보다 임의의 시간 간격만큼 더 늦은, 반도체 IC.
  10. 청구항 9에 있어서, 상기 논리 게이트는 상기 출력 논리 신호 및 상기 제2 입력 논리 신호에 응답하여 상기 피드백 신호를 제공하는 NAND 게이트를 포함하는, 반도체 IC.
  11. 청구항 5에 있어서, 상기 전력 게이팅은,
    드레인이 상기 제1 PMOS 트랜지스터의 소스에 연결되는 제2 PMOS 트랜지스터를 포함하며, 상기 제2 PMOS 트랜지스터의 소스에 고전력 레벨 전압이 제공되고, 상기 제2 PMOS 트랜지스터의 게이트는 상기 피드백 신호에 응답하는, 반도체 IC.
  12. 청구항 11에 있어서, 상기 제어 회로는 상기 출력 논리 신호 및 제2 입력 논리 신호에 응답하여 상기 피드백 신호를 제공하는 논리 게이트를 포함하는, 반도체 IC.
  13. 고 및 저전력 전압으로 동작하고, 중간 노드들을 통해 연결되는 복수의 CMOS 인버터의 체인을 포함하며, 입력 논리 신호에 응답하여 출력 논리 신호를 제공하는 반도체 집적 회로(IC)로서,
    상기 복수의 CMOS 인버터의 체인은 적어도 제1 및 제2 CMOS 인버터를 포함하고, 상기 제1 및 제2 CMOS 인버터는 각각, 직렬로 연결되는 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 가지며,
    상기 입력 논리 신호에 대응하는 제1 중간 입력 논리 신호가 상기 제1 CMOS 인버터의 직렬로 연결된 제1 PMOS 및 NMOS 트랜지스터의 게이트에 제공되고, 그 연결된 노드가 상기 제1 중간 입력 논리 신호의 상보형 버전인 제1 중간 출력 논리 신호를 제공하고, 상기 제1 중간 출력 논리 신호로부터 도출되는 제1 피드백 신호가 상기 제1 CMOS 인버터에 제공되어 그 동작을 제어하며,
    상기 제1 중간 출력 논리 신호는 상기 제2 CMOS 인버터의 상기 직렬로 연결된 제1 PMOS 및 NMOS 트랜지스터의 게이트에 제공되고, 그 연결된 노드가 상기 제1 중간 출력 논리 신호의 상보형 버전인 제2 중간 출력 논리 신호를 제공하며, 상기 제2 중간 출력 논리 신호로부터 도출되는 제2 피드백 신호가 상기 제2 CMOS 인버터에 제공되어 그 동작을 제어하는, 반도체 IC.
  14. 청구항 13에 있어서, 상기 CMOS 인버터의 각각은,
    드레인이 상기 제1 NMOS 트랜지스터의 소스에 연결되는 제2 NMOS 트랜지스터를 더 포함하며, 상기 제2 NMOS 트랜지스터의 소스에 저전력 레벨 전압이 제공되고, 상기 제1 PMOS 트랜지스터의 소스에 고전력 레벨 전압이 제공되며, 상기 제2 NMOS 트랜지스터의 게이트는 상기 제1 피드백 신호에 응답하는, 반도체 IC.
  15. 청구항 14에 있어서, 상기 입력 논리 신호로부터 도출되는 제2 입력 논리 신호 및 상기 제1 중간 출력 논리 신호에 응답하여 상기 제1 피드백 신호를 제공하는 제1 논리 게이트를 더 포함하는, 반도체 IC.
  16. 청구항 15에 있어서, 상기 제1 논리 게이트는 상기 제1 중간 출력 논리 신호 및 상기 제2 입력 논리 신호에 응답하여 상기 제1 피드백 신호를 제공하는 NAND 게이트를 포함하는, 반도체 IC.
  17. 청구항 13에 있어서, 상기 제2 CMOS 인버터는,
    드레인이 상기 제1 PMOS 트랜지스터의 소스에 연결되는 제2 PMOS 트랜지스터를 더 포함하며, 상기 제2 PMOS 트랜지스터의 소스에 고전력 레벨 전압이 제공되고, 상기 제2 PMOS 트랜지스터의 게이트는 상기 제2 피드백 신호에 응답하는, 반도체 IC.
  18. 청구항 17에 있어서, 상기 입력 논리 신호로부터 도출되는 제3 입력 논리 신 호 및 상기 제2 중간 출력 논리 신호에 응답하여 상기 제2 피드백 신호를 제공하는 제2 논리 게이트를 더 포함하는, 반도체 IC.
  19. 청구항 18에 있어서, 상기 제2 논리 게이트는 상기 제2 중간 출력 논리 신호 및 상기 제3 입력 논리 신호에 응답하여 상기 제2 피드백 신호를 제공하는 NOR 게이트를 포함하는, 반도체 IC.
  20. "고" 및 "저" 레벨 전원 전압으로 동작하는 반도체 집적 회로(IC)로서, 상기 반도체 IC는 중간 노드들을 통해 연결된 복수의 CMOS 인버터의 체인을 포함하고, 상기 체인은 제1 및 제2 CMOS 인버터를 포함하며, 상기 반도체 IC는 입력 논리 신호에 응답하여 출력 논리 신호를 제공하고, 상기 제1 및 제2 CMOS 인버터의 각각은,
    직렬로 연결되는 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터;
    드레인이 상기 제1 NMOS 트랜지스터의 소스에 연결되는 제2 NMOS 트랜지스터; 및
    드레인이 상기 제1 PMOS 트랜지스터의 소스에 연결되는 제2 PMOS 트랜지스터를 포함하며,
    상기 제2 NMOS 트랜지스터의 드레인은 상기 제1 NMOS 트랜지스터의 소스에 연결되고, 상기 제2 PMOS 트랜지스터의 드레인은 상기 제1 PMOS 트랜지스터의 소스에 연결되며, 상기 제2 NMOS 트랜지스터의 소스에 저전력 레벨 전압이 제공되고, 상기 제2 PMOS 트랜지스터의 소스에 고전력 레벨 전압이 제공되며,
    상기 입력 논리 신호에 대응하는 제1 중간 입력 논리 신호가 상기 제1 CMOS 인버터의 상기 직렬로 연결된 제1 PMOS 및 NMOS 트랜지스터의 게이트에 제공되고, 그 연결된 노드가 상기 제1 중간 입력 논리 신호의 상보형 버전인 제1 중간 출력 논리 신호를 제공하며, 상기 제1 중간 출력 논리 신호로부터 도출되는 제1 및 제2 피드백 신호가 상기 제1 CMOS 인버터에 제공되어 그 동작을 제어하고,
    상기 제1 중간 출력 논리 신호는 상기 제2 CMOS 인버터의 상기 직렬로 연결된 제1 PMOS 및 NMOS 트랜지스터의 게이트에 제2 중간 입력 논리 신호로서 제공되며, 그 연결된 노드가 상기 제1 중간 출력 논리 신호의 상보형 버전인 제2 중간 출력 논리 신호를 제공하고, 상기 제2 중간 입력 논리 신호로부터 도출되는 제3 및 제4 피드백 신호가 상기 제2 CMOS 인버터에 제공되어 그 동작을 제어하는, 반도체 IC.
  21. 적어도 하나의 입력 노드 및 출력 노드를 갖는 제1 회로;
    적어도 하나의 입력 노드를 갖는 제2 회로로서, 상기 제1 및 제2 회로는 제1 및 제2 전원 사이에 직렬로 함께 연결되는, 제2 회로;
    상기 제2 회로 입력 노드에 연결되는 출력을 갖는 제어 회로를 포함하며, 상기 제어 회로는 상기 제1 회로 출력 노드에만 응답하여 상기 제2 회로를 선택적으로 디스에이블시키는, 반도체 집적 회로.
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