CN104678272B - Pmos薄膜晶体管的电学老化方法 - Google Patents

Pmos薄膜晶体管的电学老化方法 Download PDF

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Abstract

本发明涉及一种用于对PMOS薄膜晶体管进行电学老化的方法，包括：在所述PMOS薄膜晶体管的栅极施加幅值为A伏的第一电压Vg；在所述PMOS薄膜晶体管的源极施加幅值为A‑40伏到A‑8伏的第二电压Vs；以及在所述PMOS薄膜晶体管的漏极施加幅值为A‑80伏到A‑16伏的第三电压Vd，其中，保持施加所述第一电压Vg、第二电压Vs和第三电压Vd一预定时间，并且Vd‑Vs<0。由此，在不改变薄膜晶体管的结构设计的情况下降低PMOS薄膜晶体管的漏电流。

Description

PMOS薄膜晶体管的电学老化方法
技术领域
本发明涉及显示技术领域，具体来说涉及一种用于对PMOS薄膜晶体管（TFT）进行电学老化的方法，进一步地，涉及一种用于对应用电路中的至少一个PMOS薄膜晶体管进行电学老化的方法。
背景技术
显示面板（例如，液晶显示器和AMOLED显示器）广泛应用于电子设备中。在这样的显示面板的背板（backplane）中存在大量PMOS薄膜晶体管，其中低温多晶硅（LTPS）技术由于所得到的薄膜电路更薄、面积更小、功耗更低等优点而更受欢迎。然而，固有地，PMOS薄膜晶体管的漏电流通常较大，这对于提升LCD或AMOLED显示器的性能不利。具体地，由于AMOLED显示面板的像素电路中的薄膜晶体管通常为PMOS TFT，所以PMOS TFT的漏电流对AMOLED显示面板的性能有较大影响。举例来说，当漏电流超过一定值时，会引起亮点发生和漏光现象。
目前，为了降低PMOS薄膜晶体管的漏电流，一般考虑对薄膜晶体管的结构进行改进，例如，采用双栅极TFT、减小TFT的沟道宽度或者增加TFT的沟道长度。然而，采用双栅极TFT和增加TFT沟道长度会增加TFT的尺寸，而减小TFT沟道宽度，由于硅结晶（特别是LTPS多晶硅）尺寸的限制，只能进行较小幅度的调整。总之，这些方法不利于薄膜晶体管设计的灵活性和集成度，特别是，难以适用于AMOLED显示面板中复杂的像素电路。
因此，需要一种改进的降低PMOS TFT的漏电流的方法和用于降低应用电路，特别是AMOLED像素电路中的至少一个PMOS薄膜晶体管的漏电流的方法。
发明内容
有利的是，获得一种在不改变薄膜晶体管的结构设计的情况下降低PMOS TFT的漏电流的方法。同样，合期望的是，提供一种在不改变应用电路的结构设计的情况下降低应用电路中的至少一个PMOS薄膜晶体管的漏电流的方法。
需要指出，通过大量试验，发明人具有以下洞见：通过对PMOS薄膜晶体管进行电学老化可以有效地降低该薄膜晶体管的漏电流。由此，为了更好地解决这些所关心的问题中的一个或多个，在本发明的第一方面中，提供了一种用于对PMOS薄膜晶体管进行电学老化的方法，包括：在所述PMOS薄膜晶体管的栅极施加幅值为A伏的第一电压Vg；在所述PMOS薄膜晶体管的源极施加幅值为A-40伏到A-8伏的第二电压Vs；以及在所述PMOS薄膜晶体管的漏极施加幅值为A-80伏到A-16伏的第三电压Vd，其中，保持施加所述第一电压Vg、第二电压Vs和第三电压Vd一预定时间，并且Vd-Vs < 0。由于仅对薄膜晶体管施加特定的电压信号，所以实现了在不改变PMOS TFT的设计的情况下降低漏电流。
可选地，所述预定时间大于等于1秒。
可选地，所述预定时间小于等于300秒。
可选地，其中Vd-Vs = Vds取-25伏到-12伏，Vg-Vs = Vgs取12伏到25伏。
可选地，所述第一电压Vg、第二电压Vs和第三电压Vd为恒定电压或者具有预定占空比的脉冲电压序列。
可选地，当所述第一电压Vg、第二电压Vs和第三电压Vd为所述具有预定占空比的脉冲电压序列时，所述预定时间是指该脉冲电压序列的脉冲宽度之和。
可选地，所述PMOS薄膜晶体管为低温多晶硅（LTPS）PMOS薄膜晶体管。
根据本发明的第二方面，提供了一种用于对应用电路中的至少一个PMOS薄膜晶体管进行电学老化的方法，包括：根据如第一方面所述的方法，基于用于对PMOS薄膜晶体管进行电学老化的电压幅值，为所述至少一个PMOS薄膜晶体管中的每一个分别确定当满足所述电压幅值时所述应用电路要求的一组操作信号的幅值；分别生成与所述至少一个PMOS薄膜晶体管中的每一个相应的、满足所确定的幅值的操作信号组；以及将生成的每一组操作信号分别施加到所述应用电路，以对所述至少一个PMOS薄膜晶体管单独地进行电学老化，其中，将所述每一组操作信号施加到所述应用电路，使得对相应的PMOS薄膜晶体管施加所述第一电压Vg、第二电压Vs和第三电压Vd的时间保持所述预定时间。由于仅对应用电路施加特定的操作信号，所以实现了在不改变应用电路的结构设计的情况下降低应用电路中的至少一个PMOS薄膜晶体管的漏电流。
可选地，串行地将与每一个PMOS薄膜晶体管相应的操作信号组依次施加到所述应用电路。
可选地，两组操作信号之间可以是时间分隔的。
可选地，以时分复用的方式将与每一个PMOS薄膜晶体管相应的操作信号组施加到所述应用电路。
可选地，所述方法还包括：预先确定所述应用电路中的所述至少一个PMOS薄膜晶体管中的每一个是否需要进行电学老化，从而仅对所述应用电路中需要老化的PMOS薄膜晶体管进行电学老化。
可选地，根据所述PMOS薄膜晶体管在所述应用电路处于正常工作时的导通-截止时间比来确定该PMOS薄膜晶体管是否需要老化。由于漏电流在晶体管处于截止状态时生成，所以，对于长时间导通的那些晶体管而言，其漏电流的影响可以忽略不计，并且因此无需进行电学老化。
可选地，当所述PMOS薄膜晶体管的导通-截止时间比大于预定阈值时，确定该PMOS薄膜晶体管不需要老化。
可选地，所述应用电路为AMOLED像素电路。
可选地，所生成的操作信号与使所述AMOLED像素电路正常工作的信号具有相同的时序。
根据在下文中所描述的实施例，本发明的这些和其它方面将是显而易见的，并且将参考在下文中所描述的实施例而被阐明。
附图说明
图1示意性地示出了PMOS薄膜晶体管的电路符号；
图2（a）示出了根据本发明实施例对多个PMOS薄膜晶体管分别进行电学老化的情况下，这些PMOS薄膜晶体管在电学老化前后的漏电流的对比；图2（b）示出了图2（a）中所使用的一个PMOS薄膜晶体管在电学老化前后的漏电流的对比；
图3示意性地示出了测试环境下的AMOLED显示面板的系统框图。
图4示意性地示出了一款AMOLED显示面板中的像素电路的电路图；
图5示意性地示出了图4中的AMOLED像素电路在正常工作时的GOA（Gate Driveron Array，阵列基板行驱动）输出信号；以及
图6示出了图4中的AMOLED像素电路进行电学老化前后显示面板的显示效果的对比。
具体实施方式
以下结合附图对本发明的各实施例进行详细描述。
图1示意性的示出了PMOS薄膜晶体管的电路符号。如图所示，PMOS薄膜晶体管是三端器件，其中G为栅极，S为源极以及D为漏极。当栅源电压Vgs（即，Vg-Vs）的值大于阈值电压时PMOS薄膜晶体管截止，此时在漏源之间存在漏电流Ioff。当栅源电压Vgs低于阈值电压时，PMOS薄膜晶体管工作，源极电压高于漏极电压，空穴作为载流子从源极通过沟道区域流向漏极。
根据本发明的一个实施例，用于对PMOS薄膜晶体管进行电学老化的方法可以包括：在PMOS薄膜晶体管的栅极施加幅值为A伏的第一电压Vg；在PMOS薄膜晶体管的源极施加幅值为（A-40）伏到（A-8）伏的第二电压Vs；以及在PMOS薄膜晶体管的漏极施加幅值为（A-80）伏到（A-16）伏的第三电压Vd，其中，保持施加第一电压Vg、第二电压Vs和第三电压Vd一预定时间，并且Vd-Vs < 0。
在本实施例中，可通过使用探针台（Probe Station）设备对例如显示面板的测试器件群（Test Element Group, TEG）区中单独的PMOS薄膜晶体管进行电学老化模拟试验。大量试验的结果表明，在上述电压幅值条件下可达到降低漏电流Ioff的效果。在一个示例中，该预定时间可以例如小于等于300秒。还应当理解，栅极电压Vg的幅值A、源极电压Vs和漏极电压Vd的取值范围以及施加Vg、Vs和Vd的预定时间与PMOS薄膜晶体管本身的特性（例如，承压能力）和期望的漏电流大小等因素有关。例如，在试验环境下，虽然在上述电压取值范围之外的电压值也可能达到电学老化效果，但是可能对PMOS薄膜晶体管造成不可逆的损坏（例如，击穿）。考虑到PMOS薄膜晶体管的特性存在个体差异（例如，由于制造工艺的原因），上述电压取值范围应当是比较安全的。对于可能需要对上百万个PMOS薄膜晶体管进行电学老化的应用场合而言，这样的考虑尤为必要。
图2（a）示出了根据本发明实施例对多个PMOS薄膜晶体管分别进行电学老化的情况下，这些PMOS薄膜晶体管在电学老化前后的漏电流的对比。图中横轴为Vg（单位：伏），纵轴为漏源极间的电流Ids（单位：安）。该图中所示的数据是在Vs = 0伏，Vd = -10伏的条件下测得的。为了清楚起见，图2（b）示出了图2（a）中所使用的一个PMOS薄膜晶体管在电学老化前后的漏电流的对比。可以看到，在该示例中，与电学老化前相比，通过采用本发明实施例的电学老化方法，PMOS薄膜晶体管的漏电流被显著地降低。
特别地，经试验确定，当Vds（即，Vd-Vs）取-25伏到-12伏，Vgs（即，Vg-Vs）取12伏到25伏，并且该预定时间大于等于1秒时，可以实现对漏电流的良好抑制，同时，PMOS薄膜晶体管本身也具有较高的安全裕度。
注意，除了为恒定电压以外，第一电压Vg、第二电压Vs和第三电压Vd也可以是具有预定占空比的脉冲电压序列。在这种情况下，施加电压的预定时间是指该脉冲电压序列的脉冲宽度之和。此外，在一个示例中，PMOS薄膜晶体管可以为低温多晶硅（LTPS）PMOS薄膜晶体管。
以上实施例致力于对单独的PMOS薄膜晶体管进行老化，而在实践中，特别是在显示面板中，PMOS薄膜晶体管通常并非以单个分立元件的形式出现，而是存在于复杂的应用电路中，例如像素电路。
根据本发明的另一个实施例，提出用于对应用电路中的至少一个PMOS薄膜晶体管进行电学老化的方法。该方法的基本原理是使得应用电路中的特定PMOS薄膜晶体管能够满足如前所述的针对单独的PMOS薄膜晶体管的老化电压幅值条件，以对该应用电路中的特定PMOS薄膜晶体管进行老化。
具体地，该方法可以包括：基于如前面实施例所述的用于对PMOS薄膜晶体管进行电学老化的电压幅值，为所述至少一个PMOS薄膜晶体管中的每一个分别确定当满足所述电压幅值时所述应用电路要求的一组操作信号的幅值；分别生成与所述至少一个PMOS薄膜晶体管中的每一个相应的、满足所确定的幅值的操作信号组；以及将生成的每一组操作信号分别施加到所述应用电路，以对所述至少一个PMOS薄膜晶体管单独地进行电学老化，其中，将所述每一组操作信号施加到所述应用电路，使得对相应的PMOS薄膜晶体管施加所述第一电压Vg、第二电压Vs和第三电压Vd的时间保持所述预定时间。
需要指出，如前面的实施例所述，电学老化条件主要地牵涉电压的幅值，因此，此处“操作信号”并不意图指代任何特定的信号，其可以是使该应用电路正常工作的信号，也可以是专为老化处理而设计的信号，只要使该应用电路中的PMOS薄膜晶体管能够满足上述老化电压幅值条件即可。
下面结合图3、图4、图5和图6以AMOLED像素电路为例详细描述本实施例。
图3示意性地描绘了测试环境下的AMOLED显示面板的框图。信号发生器（PatternGenerator）310可以向AMOLED显示面板320提供包括可变的电压电平和时序信号在内的PG信号以便例如对面板进行测试。AMOLED显示面板320包括GOA电路321和像素电路322。信号发生器310提供的部分PG信号经由GOA电路321转换成GOA输出信号，该GOA输出信号可施加到像素电路322中各PMOS薄膜晶体管的栅极以提供栅极驱动。在GOA输出信号和信号发生器310提供的其他操作信号的共同作用下，像素电路322可正常进行工作。
图4示意性地示出了一款AMOLED显示面板（来自京东方5英寸AMOLED CV 6T1C）中的像素电路的电路图。在该图中，M1~M6为PMOS薄膜晶体管。图5示意性地示出了图4中的AMOLED像素电路在正常工作时的GOA输出信号。如图所示，E1是M6的栅极信号，E2是M5的栅极信号，Re是M1的栅极信号，并且G是M2和M4的栅极信号。M3的栅极信号为该像素电路内部产生的中间信号，与N1处的电势相同。还应当理解，图5中所示的波形仅仅是一帧时间内一个短时间段的信号示例。
为了便于说明，假定如前面所述对单独的PMOS薄膜晶体管进行电学老化时的电压幅值满足：Vds = -15v，Vgs = 15v，其中第一电压Vg = 15v，第二电压Vs = 0v，Vd = -15v，并且采用允许该像素电路正常工作的操作信号波形（例如，由图3中的信号发生器310提供）进行老化，只不过对其幅值进行必要的修改（即，时序相同而幅值不同）。相应地，在图5中所示的GOA输出信号中，将所有相关信号的高电势Vh设定为15v，从而保证GOA 输出信号的高电平Vh=15v。下面结合这样的GOA输出信号，分析该像素电路中的PMOS薄膜晶体管M1~M6为了进行电学老化所需满足的电压条件。
M1：Vd = Vinit = -15v，Vg = Vh = 15v，此时，要求Vdd = Vss = Vdata = 0v，Vdd向N1处充电电势为0，而其他信号可为正常信号值不变。由此，得到用于对M1进行老化的一组操作信号，作为pattern 1。
M2：Vg = Vh = 15v，Vs = Vdd = Vdata = 0v，且Vd = Vinit = -15v，为保证M1导通，要求低电平Vl = -20v。为了防止Vdata 和 Vss影响M2的源极和漏极的电势，要求Vss =Vdata = 0v。由此，得到用于对M2进行老化的一组操作信号，作为pattern 2。
M3：Vg = Vinit = 15v，Vs = Vdd = Vdata = 0v，且Vd = Vss = -15v，要保证M6导通，Vl = -20v，其他信号可为正常信号值不变。由此，得到用于对M3进行老化的一组操作信号，作为pattern 3。
M4：Vs = Vdata = Vss = Vint = 0v，Vg = Vh = 15v，Vd = Vdd = -15v，要保证M2导通需Vl = -20v，其他信号可为正常信号值不变。由此，得到用于对M4进行老化的一组操作信号，作为pattern 4。
M5：在工作时，M5的栅极电压E2在一帧时间内99%以上的时间为低电平，因此M5几乎完全保持导通，故M5的 Ioff对亮点或漏光基本无影响；
M6：在工作时，M6的栅极电压E1在一帧时间内99%以上的时间为低电平，因此M6几乎完全保持导通，故M6的 Ioff对亮点或漏光基本无影响。
在本示例中，由于M5和M6在大部分时间内导通，所以其漏电流Ioff所引起的亮点或漏光可忽略不计。因此，根据本实施例的方法可以包括预先确定应用电路中的至少一个PMOS薄膜晶体管中的每一个是否需要进行电学老化的步骤，由此通过只对需要进行老化的PMOS薄膜晶体管进行老化而减少不必要的处理。具体地，考虑到漏电流Ioff存在于PMOS薄膜晶体管处于截止状态时，所以可根据PMOS薄膜晶体管在应用电路处于正常工作时的导通-截止时间比来进行此确定。当一PMOS薄膜晶体管的导通-截止时间比大于预定阈值时，可以确定该PMOS薄膜晶体管无需进行老化。在本示例中，M5和M6的导通时间超过99%，因此，导通-截止时间比的预定阈值可取为99。
将与PMOS薄膜晶体管M1~M4相应的pattern 1、pattern 2、pattern 3和pattern4编辑到信号发生器的PG信号中。在信号生成器中，可通过使用信号生成器的软件来设定各个pattern的电压幅值（例如图4中的Vinit、Vdd、Vss等），从而生成相应的PG信号，并分别施加到图4的AMOLED像素电路。
在满足对（需要老化的）每一PMOS薄膜晶体管进行老化的时间满足预定时间的前提下，在一个实现中，可以串行地将各组操作信号依次施加到所述应用电路。作为举例而非限制，两组操作信号之间可以是时间分隔的，即在第一组操作信号结束之后，可间隔某一时间段再施加第二组操作信号。在另一实现中，可以以时分复用的方式将各组操作信号施加到应用电路。应当理解，所谓时分复用是以时间作为信号分割的参量，故各组操作信号在时间轴上互不重叠。此外，本实施例不意图对各组操作信号被施加的时间顺序进行限定。
在本示例中，与M1、M2、M3和M4相应的四组PG信号被分别施加到图4的AMOLED像素电路，由此可以对M1、M2、M3和M4单独进行电学老化而不影响其他PMOS薄膜晶体管。
图6示出了对图4中的AMOLED像素电路进行电学老化前后显示面板的显示效果的对比。如该图所示，经过电学老化后，该AMOLED显示面板的亮点和漏光得到了较好的抑制。因此，根据本发明实施例的电学老化方法的有效性得到了验证。
虽然前面的讨论包含若干特定的实现细节，但是这些不应解释为对任何发明或者可能要求保护的范围的限制，而应解释为对可能仅限于特定发明的特定实施例的特征的描述。在本说明书中不同的实施例中描述的特定特征也可以在单个实施例中以组合形式实现。与此相反，在单个实施例中描述的不同特征也可以在多个实施例中分别地或者以任何适当的子组合形式实现。此外，尽管前面可能将特征描述为以特定组合起作用，甚至最初也被如此要求保护，但是来自所要求保护的组合中的一个或多个特征在某些情况下也可以从该组合中排除，并且该要求保护的组合可以被导向子组合或子组合的变型。
类似地，虽然各个操作在附图中被描绘为按照特定的顺序，但是这不应理解为要求这些操作必须以所示的特定顺序或者按顺行次序执行，也不应理解为要求必须执行所有示出的操作以获得期望的结果。
鉴于前面的描述并结合阅读附图，对前述本发明的示例性实施例的各种修改和改动对于相关领域的技术人员可以变得显而易见。任何和所有修改仍将落入本发明的非限制性和示例性实施例的范围内。此外，属于本发明的这些实施例所属领域的技术人员，在得益于前面的描述和相关附图所给出的教导后，将会想到在此描述的本发明的其他实施例。
因此，应当理解，本发明的实施例并不限于所公开的特定实施例，并且修改和其他的实施例也意图被包含在所附权利要求书的范围内。尽管此处使用了特定术语，但是它们仅在通用和描述性意义上使用，而非为了限制的目的。

Claims (14)

1.一种用于对AMOLED像素电路中的多个PMOS薄膜晶体管进行电学老化的方法，包括：
为所述多个PMOS薄膜晶体管中的每一个分别确定当满足老化电压幅值条件时所述AMOLED像素电路所要求的一组操作信号的幅值；
分别生成与所述多个PMOS薄膜晶体管中的每一个相应的、具有所确定的幅值的操作信号组；以及
将生成的每一组操作信号分别施加到所述AMOLED像素电路以使得所述多个PMOS薄膜晶体管被单独地电学老化，
其中，所述老化电压幅值条件包括：施加到PMOS薄膜晶体管的栅极的第一电压Vg具有A伏的幅值，施加到PMOS薄膜晶体管的源极的第二电压Vs具有为A-40伏到A-8伏的幅值，以及施加到PMOS薄膜晶体管的漏极的第三电压Vd具有为A-80伏到A-16伏的幅值，其中Vd-Vs <0，并且，
其中，将所述每一组操作信号施加到所述AMOLED像素电路以使得所述多个PMOS薄膜晶体管中的相应PMOS薄膜晶体管被施加所述第一电压Vg、第二电压Vs和第三电压Vd保持预定时间。
2.如权利要求1所述的方法，其中，串行地将与每一个PMOS薄膜晶体管相应的操作信号组依次施加到所述AMOLED像素电路。
3.如权利要求2所述的方法，其中，两组操作信号之间是时间分隔的。
4.如权利要求1所述的方法，其中，以时分复用的方式将与每一个PMOS薄膜晶体管相应的操作信号组施加到所述AMOLED像素电路。
5.如权利要求1所述的方法，还包括：预先确定所述多个PMOS薄膜晶体管中的每一个是否需要进行电学老化，从而仅对需要老化的PMOS薄膜晶体管进行电学老化。
6.如权利要求5所述的方法，其中，根据所述PMOS薄膜晶体管在所述AMOLED像素电路处于正常工作时的导通-截止时间比来确定该PMOS薄膜晶体管是否需要老化。
7.如权利要求6所述的方法，其中，当所述PMOS薄膜晶体管的导通-截止时间比大于预定阈值时，确定该PMOS薄膜晶体管不需要老化。
8.如权利要求1所述的方法，其中，所生成的操作信号与使所述AMOLED像素电路正常工作的信号具有相同的时序。
9.如权利要求1所述的方法，其中所述预定时间大于等于1秒。
10.如权利要求9所述的方法，其中所述预定时间小于等于300秒。
11.如权利要求1所述的方法，其中Vd-Vs 介于-25伏到-12伏的值，并且Vg-Vs具有介于12伏到25伏的值。
12.如权利要求1所述的方法，其中所述第一电压Vg、第二电压Vs和第三电压Vd为恒定电压或者具有预定占空比的脉冲电压序列。
13.如权利要求12所述的方法，其中当所述第一电压Vg、第二电压Vs和第三电压Vd为所述具有预定占空比的脉冲电压序列时，所述预定时间是指该脉冲电压序列的脉冲宽度之和。
14.如权利要求1所述的方法，其中所述多个PMOS薄膜晶体管为低温多晶硅（LTPS）PMOS薄膜晶体管。
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