(参考例1)
本例のアクティブマトリクス基板の構成を説明する前に、液晶表示パネルに用いる駆動回路内蔵型のアクティブマトリクス基板の基本的な構成を説明しておく。
図1は、駆動回路内蔵型のアクティブマトリクス基板の概略ブロック図、図2は、アクティブマトリクス基板の画素部の構成を模式的に示す概略ブロック図、図3は、液晶表示パネルの基本的な構成を模式的に示す断面図である。
図1において、アクティブマトリクス基板10は、画素部10aと駆動回路部10b、10c(周辺回路部)とに区分されている。画素部10aでは、図2に示すように、駆動回路部10b(走査線駆動回路)に接続された走査線(ゲート線)11a、11b・・・(11)と、駆動回路部10c(データ線駆動回路)に接続されたデータ線12a、12b・・・(12)とによって、画素領域13が区画形成されている。画素領域13には、走査線11からの走査信号に基づいて、データ線12の側と、画素電極の側とを接続した状態および遮断した状態に切り換える薄膜トランジスタ10dが形成されている。また、駆動回路部10b、10cでは、導電型の異なる薄膜トランジスタによってCMOS回路が構成されている。
これらの薄膜トランジスタのうち、画素部10aの薄膜トランジスタ10dには、液晶容量10fに電荷を充分に保持できるように、オフ電流が小さいという特性が要求される。これに対して、駆動回路部10b、10cの薄膜卜ランジスタには、表示動作の高品質化に対応できるように、動作が高速であることが要求されるので、駆動回路部10b、10cには、セルフアライン構造の薄膜トランジスタを使用するのが一般的である。
なお、図2において、画素領域13に補助容量10eを形成する場合があり、この補助容量10eは、たとえば前段の走査線11の一部を上部電極とし、薄膜トランジスタ10dのドレイン電極の一部を下部電極として重ね合わせて構成する場合がある。従って、画素部10aの薄膜トランジスタ10dのオフ電流が大きいと、補助容量10eを大きくする必要があり、画素領域13の開口率が小さくなってしまう。なお、液晶容量10fは、図3に示すように、アクティブマトリクス基板10と対向電極15が形成された対向基板16とを液晶17を挟んで対向させたときの容量である。
このように、駆動回路内蔵型のアクティブマトリクス基坂10では、薄膜トランジスタに要求される特性が異なることから、駆動回路部の逆導電型の1対の薄膜トランジスタ、および画素部の薄膜トランジスタからなる3つのタイブの薄膜トランジスタを形成することになる。
そこで、本例では、以下に説明するように、異なるタイプの薄膜トランジスタを効率よく製造できるように、以下の構造および製造方法を採用している。
図4は、本例のアクティブマトリクス基板に形成されている薄膜トランジスタ(以下、TFTと称す。)のうち、画素部に形成されているTFTと、駆動回路部に形成されているnチャネル型のTFTおよびpチャネル型のTFTの構造を模式的に示す断面図である。
図4において、本例のアクティブマトリクス基板100には、透明な絶縁基板101の上に、図面に向かって左側から順に駆動回路部のnチャネル型のTFT−A、駆動回路部のpチャネル型のTFT−B、および画素部のnチャネル型のTFT−Cが形成されている。駆動回路部では、TFT−AとTFT−BとによってCMOS回路が構成されている。
TFT−Aでは、チャネル形成領域111およびソース・ドレイン領域112、113の表面側にゲート絶縁膜114が形成されており、このゲート絶縁膜114の表層側には、ゲート電極115が形成されている。ソース・ドレイン領域112、113は、不純物濃度が1×1019/cm3以上、たとえば、1×1020/cm3のn+ 濃度領域であり、ゲート電極115に対してセルフアライン的に形成されている。
TFT−Bでは、チャネル形成領域121およびソース・ドレイン領域122、123の表面側にゲート絶縁膜124が形成されており、このゲート絶縁膜124の表面側には、ゲート電極125が形成されている。ソース・ドレイン領域122、123は、不純物濃度が1×1019/cm3以上、たとえば、1×1020/cm3のp+ 高濃度領域であり、ゲート電極125に対してセルフアライン的に形成されている。
TFT−Cでは、チャネル形成領域131およびソース・ドレイン領域132、133の表面側にゲート絶縁膜134が形成されており、このゲー卜絶縁膜134の表面側には、ゲート電極135が形成されている。ソース・ドレイン領域132、133は、不純物濃度が1×1019/cm3以下、たとえば、5×1018/cm3のn- 低濃度領域として形成され、ゲート電極135に対してセルフアライン的に形成されている。
従って、駆動回路部のTFT−AおよびTFT−Bでは、大きなオン電流を得ることができる。また、画素部のTFT−Cでは、ソース・ドレイン領域132、133が低濃度領域であるので、オフ電流が小さい。それ故、駆動回路部では、高速動作が可能であるとともに、画素部では、書き込まれた電荷を十分に保持できるので、本例のアクティブマトリクス基板100を用いた液晶表示パネルでは、高精細で高品質の表示を行なうことができる。
このような構成のアクティブマトリクス草坂100の製造方法を図5を参照して説明する。
図5は、本例のアクティブマトリクス基板の製造方法を示す工程断面図である。
まず、図5(a)に示すように、絶縁基板101の表面側に多結晶シリコン膜を形成した後に、それをパタンニングして、シリコン膜110、120、130を形成する。シリコン膜110は、駆動回路部にTFT−Aを形成するための第1のシリコン膜であり、シリコン膜120は、駆動回路部にTFT−Bを形成するための第2のシリコン腰である。シリコン膜130は、画素部にTFT−Cを形成するための第3のシリコン膜である(第1の工程)。
次に、各シリコン膜110、120、130の表面側にゲート絶縁膜114、124、134を形成する(第2の工程)。
次にゲート絶縁膜114、124・134の表面(絶縁基板101の表面全体)に多結晶シリコン膜を形成した後に、それに高濃度の不純物を導入する。そして、不純物を導入した多結晶シリコン膜をフォトエッチング技術を用いてパタンニングしてゲート電極115、125、135を形成する。ゲート電極115、125、135を形成するときには、同じ材料でゲート線も同時に形成する(第3の工程)。
なお、多結晶シリコン膜をパタンニングするにあたって、本例では、CF4プラズマを利用したドライエッチングを用いたため、エッチング終点を確実に確認できるので、パタンニング後のシリコン膜の寸法を精度よく制御できる。
次に、矢印P+ で示すように、ゲート電極115、125、135をマスクとして、シリコン膜110、120、130に対して5×1013/cm2のドーズ量で低濃度のリンイオンを打ち込む(低濃度領域形成工程)。
その結果、シリコン膜110、120、130には、ゲート電極115、125、135に対してセルフアライン的に不純物濃度が5×1018/cm3の低濃度領域110a、120a、130aが形成される。ここで、低濃度領域130aは、以降の工程において、イオンが打ち込まれず、そのまま、TFT−Cのソース・ドレイン領域132、133となる。また、シリコン膜130のうち、ゲート電極135の直下に位置する部分がチャネル形成領域131となる。
次に、図5(b)に示すように、シリコン膜120、130の膜をレジスト140でマスクした後に、矢印P+ で示すように、シリコン膜110(低濃度領域110a)に対して、1×1015/cm2のドーズ量で高濃度のリンイオンを打ち込む(第4の工程)。
その結果、低濃度領域110aは、ゲート電極115に対してセルフアライン的に形成された不純物濃度が1×1020/cm3のソース・ドレイン領域112、133(n+ 高濃度領域)となる。また、シリコン膜110のうち、ゲート電極115の直下に位置する部分がチャネル形成領域111となる。
次に、図5(c)に示すように、シリコン膜110、130の側をレジスト150でマスクした後に、矢印B+ で示すように、シリコン膜120(低濃度領域120a)に対して、1×1015/cm2 のドーズ量で高濃度のボロンイオンを打ち込む(第4の工程)。
その結果、低濃度領域120aは、ゲート電極125に対してセルフアライン的に形成された不純物濃度が1×1020/cm3の、ソース・ドレイン領域122、123(p+ 高濃度領域)となる。また、シリコン膜120のうち、ゲート電極125の直下に位置する部分がチャネル形成領域121となる。
このように、1つのアクティブマトリクス基板100に3つのタイプのTFTを形成する場合でも、画素部の側に低濃度領域を形成する工程では、低濃度の不純物を駆動回路部側にも打ち込み、駆動回路部側に打ち込んだ高濃度の不純物によって、そこに高濃度領域を形成する。従って、マスキング回数を最小限に抑えながら、各領域の不純物濃度を独立して制御できる。従って、本例の製造方法によれば、ゲ−卜電極に対するサイドエッチングを行なわず、最適な構造を有するTFTを製造できる。それ故、駆動回路部のTFTのオン電流特性、および画素部のTFTのオフ電流特性を向上でき、かつ、電気特性が安定するので、液晶表示パネルの表示の品位が向上する。
このようにして形成したTFT−AおよびTFT−Cの電気的特性を図6を参照して説明する。
図6は、nチャネル型のTFTにおいて、ソース・ドレイン領域の不純物濃度を変えたときのゲート電圧Vgとドレイン電流Idとの関係を示すグラフ図である。
図6において、実線5E13は、ソース・ドレイン領域に対して、リンを5×1013/cm2 のドーズ量で打ち込んだTFTの特性を示す。実線1E14は、ソース・ドレイン領域に対して、リンを1×1014/cm2のドーズ量で打ち込んだTFTの特性を示す。実線5E14は、ソース・ドレイン領域に対して、リンを5×1014/cm2 のドーズ量で打ち込んだTFTの特性を示す。
これらの特性を比較してわかるように、ドーズ量を低下させるに伴って、ソース・ドレイン領域の電気的抵抗が増大するので、オン電流が低下する。また、ドーズ量を低下させるに伴って、ソース・ドレイン領域の電気的抵抗が増大するのに加えて、ドレイン領域-ゲート電極間での電界集中が緩和されるので、オフ電流が低下する。従って、オフ電流が小さいことが要求される画素部のTFTでは、ソース・ドレイン領域を低濃度領域として形成すればよい。これに対して、オン電流が高いことが要求される駆動画路部のTFTでは、ソース・ドレイン領域を高濃度領域として形成すればよい。
ここで、画素部のTFT−Cのオフ電流は、ゲート電極Vgが0Vから約−10Vの範囲で低いことが要求されることから、ソース・ドレイン領域132・133への不純物のドーズ量は、1×1014/cm2以下、好ましくは5×1014/cm2 以下であることが好ましい。但し、TFT−Cのオフ電流のレベルは、アクティブマトリクス基板100を搭載する液晶表示パネルの仕様や設計条件によって異なるため、ソース・ドレイン領域132、133の不純物濃度は、仕様や設計条件に応じて最適なレベルに設定される。
これに対して、駆動回路部のTFT−AおよびTFT−Bのオン電流は、一般的にはより大きい方が望ましく、ゲート電極Vgが10Vのとき、ドレイン電流Idは、10μA以上必要である。従って、TFT−AおよびTFT−Bのソース・ドレイン領域への不純物のドーズ量は、1×1014/cm2 以上が必要である。
なお、TFTのオン電流やオフ電流は、ソース・ドレイン領域の不純物濃度に加えて、チャネル形成領域の多結晶シリコンの膜厚やゲート絶縁膜の膜厚にも依存する。また、オン電流およびオフ電流に影響を及ぼすソース・ドレイン領域の電気的抵抗は、ソース・ドレイン領域の膜厚や結晶性にも依存する。さらに、ソース・ドレイン領域の不純物濃度は、ドーズ量の大小に加えて、打ち込み時のイオンのエネルギー、ゲート絶縁膜の膜厚にも影響を受ける。従って、ドーズ量は、必要に応じて、イオンのエネルギーやゲート絶縁膜の膜厚をも考慮して設定する。
(参考例2)
本例のアクティブマトリクス基板の構成は、基本的には、第1の実施例のアクティブマトリクス基板の構成と同様であり、ソース・ドレイン領域に高濃度領域であるパッド領域を形成してある点のみが相違する。従って、第1の実施例と共通する機能を有する部分には、同符号を付して、それらの図示およびそれらの詳細な説明を省略する。
図7は、本例のアクティブマトリクス基板に形成した画素部のTFTの構成を模式的に示す断面図である。
本例のアクティブマトリクス基板100aにおいて、TFT−Aのソース・ドレイン領域112、113は、不純物濃度が1×1019/cm3 以上、たとえば、1×1020/cm3のn+ 高濃度領域であり、ゲート電極115に対してセルフアライン的に形成されている。ソース・ドレイン領域112、113は、チャネル形成領域111と同じ多結晶シリコン膜から形成された上層側の薄いソース・ドレイン領域112a、113aと、その下層側の厚いソース・ドレイン領域112b、113bとから構成されている。
TFT−Bのソース・ドレイン領域122、123は、不純物濃度が1×1019/cm3以上、たとえば、1×1020/cm3のp+ 高濃度領域であり、ゲート電極125に対してセルフアライン的に形成されている。ソース・ドレイン領域122、123は、チャネル形成領域121と同じ多結晶シリコン膜から形成された上層の薄いソース・ドレイン領域122a、123aと、その下層の厚いソース・ドレイン領域122b、123bとから構成されている。
TFT−Cのソース・ドレイン領域132、133は、ゲート電極115に対してセルフアライン的に形成され、チャネル形成領域131と同じ多結晶シリコン膜から形成された上層側の薄いソース・ドレイン領域132a、133aと、下層側の厚いソース・ドレイン領域132b、133bとから構成されている。そのうち、上層例のソース・ドレイン領域132a、133aは、不純物濃度が5×1019/cm3以下、たとえば、5×1018/cm3 n- 低濃度領域である。これに対して、下層のソース・ドレイン領域132b、133bは、不純物濃度が1×1019/cm3 以上、たとえば、1×1020/cm3 のn+高濃度領域である。
このように構成した駆動回路部のTFT−AおよびTFT−Bでは、ソース・ドレイン領域112、113、122、123がゲート電極115、125に対してセルフアライン的に形成され、しかも、電気的抵抗が小さい高濃度領域として形成されている。また、ソース・ドレイン領域112、113、122、123は、二層に形成されて、膜厚が厚いので、電気的抵抗が小さい。従って、駆動回路部のTFT−AおよびTFT−Bでは、大きなオン電流を得ることができる。また、画素部のTFT−Cのソース・ドレイン領域132、133では、膜厚が厚くて、高濃度領域であるソース・ドレイン領域132b、133bが形成されているため、その電気的抵抗が小さいので、オン電流か大きい。それにもかかわらず、画素部のTFT−Cでは、ソース・ドレイン領域132、133のうち、ゲート電極135の端部近くに位置する部分は、膜厚が薄くて低濃度領域のソース・ドレイン領域132a、133aであるので、十分に低いオフ電流を得ることかできる。それ故、駆動回路部では、高速動作が可能であるとともに、画素部では、書き込まれた電荷を十分に保持できる。
このような構成のアクティブマトリクス基板100aの製造方法においては、まず、図8(a)に示すように、絶縁基板101の表面側に膜厚の厚いシリコン膜を形成した後に、それにバタンニングを施して、下層側のソース・ドレイン領域112b、113b、122b、123b、132b、133bを形成するためのシリコン膜161、162、163を形成する。
次に、図8(b)に示すように、シリコン膜161、163をレジスト164でマスキングした状態で1×1015/cm2 のドーズ量で高漫度のポロンイオンをシリコン膜162に打ち込んで、下層側のソース・ドレイン領域122b、123bを形成する。
次に、図8(c)に示すように、シリコン膜162をレジスト165でマスキングした状態で1×1015/cm2のドーズ量で高濃度のリンイオンをシリコン膜161、163に打ち込んで、下層側のソース・ドレイン領域112b、113b・132b、133bを形成する。
しかる後に、打ち込んだ不純物を活性化するための熱処理を行なう。この活性化は、他の構成部分を形成した後に、そこを活性化するときの熱処理において行なってもよい。
次に、第1の実施例において、図5(a)を参照して説明した工程と同様に、絶縁基板101の表面全体に、薄い多結晶シリコン膜を形成した後に、それをパタンニングして、シリコン膜110、120、130を形成する。以降は、シリコン膜110、120、1130の表面側にゲート絶縁膜、ゲート電極を形成していくなど、第1の実施例において、図5(a)ないし図5(c)を参照して説明した工程と同様な工程を行なうので、説明を省略する。
なお、後の工程において、図5(c)に示すように、TFT−AおよびTFT−Cの形成領域を覆うレジスト150を用いてシリコン膜120に高濃度のポロンイオンを打ち込むので、図8(b)に示す工程を省略し、図5(c)に示す工程において、下層側のソース・ドレイン領域122b、123bを形成してもよい。この方法によれば、異なる導電型のパッド(下層側のソース・ドレイン領域112b、113b、122b、123b、132b、133b)を形成する場合でも、工程数の増加を最小限に止めることができる。
(参考例3)
本例のアクティブマトリクス基板、およびそれに続いて説明する第4、第5の実施例に係るアクティブマトリクス基板の構成は、基本的には、第1の実施例のアクティブマトリクス基板の構成と同様であり、画素部のTFTの構成のみか相違する。従って、以下の説明において、共通する機能を有する部分には、同符号を付して、それらの図示およびそれらの詳細な説明を省略する。
図9は、本例のアクティブマトリクス基板に形成した画素部のTFTの構成を模式的に示す断面図である。
図9において、本例のアクティブマトリクス基板200には、透明な絶縁基板101の上に、画素部のnチャネル型TFT−Cが形成されており、同じ絶縁基板101の上には、図4に示すように、駆動回路部のnチャネル型のTFT−A、およびpチャネル型のTFT−Bも形成されている。
第1の実施例の説明で述べたとおり、TFT−AおよびTFT−Bのソース・ドレイン領域112、113、122、123は、不純物濃度が1×1019/cm3 以上の高濃度領域であり、ゲート電極115、125に対してセルフアライン的に形成されている。
再び、図9において、TFT−Cでは、ソース・ドレイン領域232、233、およびチャネル形成領域231の表面側にゲート絶縁膜234が形成され、このゲート絶縁膜234の表面側には、ゲート電極235が形成されている。ゲート電極235の表面側には、層間絶縁膜260が形成されており、その第1のコンタクトホール261を介して、ソース電極271がソース・ドレイン領域232に接続し、第2のコンタクトホール262を介して、画素電極272がソース・ドレイン領域233に接続している。
本例において、ソース・ドレイン領域232、233のうち、第1のコンタクトホール261および第2のコンタクトホール262の開口位置に対応する領域は、不純物濃度が1×1019/cm 以上、たとえば、1×1020/cm3の高濃度コンタクト領域232a、233aであり、その他の領域は、不純物濃度が1×1019/cm3以下、たとえば、5×1018/cm3 低濃度ソース・ドレイン領域232b、233bである。従って、TFT−Cは、ゲー卜電極235の端部近くに位置する部分が低濃度ソース・ドレイン領項232b、233であるLDD構造を有する。それ故、TFT−Cのオフ電流は、図6に実線5E13で示したように小さい。
また、ソース・ドレイン領域232、233には、高濃度コンタクト領域232a、233aが形成されているので、TFT−Cのオン電流が大きい。すなわち、高濃度コンタクト領域232a、233aによって、ソース・ドレイン領域232、233全体としでの電気的抵抗が低下していることに加えて、ソース・ドレイン領域233(ドレイン領域)と、ITOからなる画素電極272とのコンタクト抵抗か小さいので、TFT−Cのオン電流は、図6に実線5E14で示す特性に相当するほど大きい。
図10は、ITOからなる画素電極272が接続する領域への不純物イオンのドーズ量と、そこでのコンタクト抵抗との関係を示すグラフである。図10に示すように、ソース・ドレイン領域233へのドーズ量を増大していくと、コンタクト抵抗が低下する傾向があり、特に、ドーズ量を1×1014/cm2以上にしたときに、コンタクト抵抗が著しく小さくなる。
なお、アルミニウム電極からなるソース電極271と、ソース・ドレイン領域232(ソース領域)との接続部分でも、ソース電極271が接続する領域の不純物濃度が高い方がコンタクト抵抗が小さくなる傾向がある。但し、アルミニウムと多結晶シリコンとのコンタクト抵抗は、基本的蔓に小さいため、画索電極272と、ソース・ドレイン領域233とのコンタクト抵抗を低減したときほど、オン電流特性の向上に寄与する度合いは小さい。
また、ソース・ドレイン領域232、233における低濃度ソース・ドレイン領域232b、233bの横方向の長さ寸法(高濃度コンタクト領域232a、233aの端部からゲート電極235の端部までの横方向の距離)を1μmから4μmまでの範囲で変えて、TFT−Cのオン電流特性およびオフ電流特性を検討したところ、この範囲では、オフ電流は変化せず、オン電流は、わずか10数%変化するだけであることが確認されている。従って、本例では、低濃度ソース・ドレイン領域232b、233bの長さ寸法を約2μmに設定することによって、その寸法に±1μmのばらつきが発生しても、オン電流のばらつきを10%以下におさえてある。
このような構成のアクティブマトリクス基板の製造方法を、図11を参照して説明する。
図11は、本例のアクティブマトリクス基板の製造方法を示す工程断面図である。
まず、図11(a)に示すように、絶縁基坂101の表面側に多結晶シリコン膜を形成した後に、それをパタンニングして、シリコン膜110、120、230を形成する。シリコン膜110は、TFT−Aを形成するための第1のシリコン膜であり、シリコン膜120は、TFT−Bを形成するための第2のシリコン膜である。シリコン膜230は、TFT−Cを形成するための第3のシリコン膜である(第1の工程)。
次に、各シリコン膜110、120、230の表面側にゲート絶縁膜114、124、234を形成する(第2の工程)。
次に、ゲート絶縁膜114、124、234の表面(絶縁基板201の表面全体)に多結晶シリコン膜を形成した後に、それに高濃度の不純物を導入する。そして、多結晶シリコン膜をフォトエッチング技術を用いてバタンニングしてゲート電極115、125、235を形成する。このゲート電極115、125、235を形成するときには、同じ材料でゲート線も同時に形成する(第3の工程)。
次に、矢印P+ で示すように、ゲート電極115、125、235をマスクとして、シリコン膜110、120、230に対して5×1013/cm2のドーズ量でリンイオンを打ち込む。その結果、シリコン膜110、120、230には、ゲート電極115、125、235に対してセルフアライン的に不純物濃度が5×1018/cm3の低濃度領域110a、120a、230aが形成される(低濃度領域形成工程)。
次に、図11(b)に示すように、シリコン膜120、230の側をレジスト240でマスクする。
ここで、レジスト240には、シリコン膜230の低濃度領域230aのうち、高濃度コンタクト領域232a、233aの形成予定領域に対応する領域に開口部241、242を形成しておく。この状態で、矢印P+で示すように、シリン膜110、230に対して、1×1015/cm2のドーズ量で高濃度のリンイオンを打ち込む(第4の工程)。
その結果、低濃度領域110aは、ゲート電極115に対してセルフアライン的に形成された不純物濃度が1×1020/cm3のソース・ドレイン領域112、133(n+ 高濃度領域)となる。
これに対して、シリコン膜230の低濃度領域230aにJは、不純物濃度が1×1020/cm3の高濃度コンタクト領域232a、233aが形成され、高濃度のイオンが打ち込まれなかった部分は、不純物濃度が5×1018/cm3の低濃度ソース・ドレイン領域232b、233bとなる。また、シリコン膜230のうち、ゲート電極235の直下に位置する部分は、チャネル形成領域231となる。
次に、図11(c)に示すように、シリコン膜110、230の側をレジスト250でマスクした後に、矢印B+ で示すように、シリコン膜120に対して、1×1015/cm2のドーズ量で高濃度のボロンイオンを打ち込む(第5の工程)。
その結果、低濃度領域120bは、ゲート電極125に対してセルフアライン的に形成された不純物濃度が1×1020/cm3のソース・ドレイン領域122、123(p+ 高濃度領域)となる。
以上のとおり、本例の製造方法によれば、駆動回路郡のnチャネル型のTFT−A、駆動回路郎のpチャネル型のTFT−B、および画素部のnチャネル型のTFT−Cのそれぞれに対して、ドーズ量を独立した条件に設定できるため、最適な電気特性を有するTFTを製造することができる。また、TFT−Cでは、ソース・ドレイン領域232、233にイオンを2回打ち込むことによって、LDD構造を形成しながら、高濃度コンタクト領域232a、233aを形成しているので、オフ電流を小さくしたまま、ソース・ドレイン領域232、233全体の電気的抵抗、およびコンタクト抵抗を小さくすることができる。
なお、第1ないし第3の実施例において、低濃度領域形成工程は、第3、第4、第5の工程のうちのいずれの工程の後に行なってもよい。
また、第4の工程と第5の工程の順序を入れ換えてもよい。
(参考例4)
図2は、本例のアクティブマトリクス基板に形成したTFTのうち、画素部のTFTの構成のみを模式的に示す断面図である。
図2において、本例のアクティブマトリクス基板300には、透明な絶縁基板101の上に、画素部のnチャネル型のTFT−Cが形成されており、同じ絶縁基板101の上には、図4に示すように、駆動回路部のnチャネル型のTFT−A、およびpチャネル型のTFT−Bも形成されている。
第1の実施例の説明で述べたとおり、TFT−AおよびTFT−BCのソース・ドレイン領域112、113、122、123は、不純物濃度が1×1019/cm3 以上、たとえば、1×1020/cm3 の高濃度領域であり、ゲート電極115、125に対してセルフアライン的に形成されている。
再び、図12において、TFT−Cでは、ソース・ドレイン領域332、333、およびチャネル形成領域331の表面側にゲート絶縁膜334が形成され、このゲート絶縁膜334の表面側には、ゲート電極335が形成されている。また、ゲート電極335の表面側には、層間絶縁膜360が形成されており、その第1のコンタクトホール361を介して、ソース電極371がソース・ドレイン領域332に接続し、第2のコンタクトホール362を介して、画素電極372がソース・ドレイン領域333に接続している。
TFT−Cは、ソース・ドレイン領域332、333が不純物濃度が1×1019/cm3 以上、たとえば、1×1020/cm3 の高濃度領域としてゲート電極335の端部から横方向に約2μm離れた位置に形成されたオフセットゲート構造を有する。従って、TFT−Cは、オフ電流が小さい。また、TFT−Cにおけるゲート電極335と、ソース・ドレイン領域との横方向の距離は、約2μmに設定してあるため、オフセット構造であることに起因するオン電流の低下を最小限に抑えてある。さらに、ITOからなるドレイン電極と、ソース・ドレイシ領域332、333とのコンタクト抵抗が低い。一万、TFT−AおよびTFT−Bは、セルフアライン構造になっているので、オン電流が大きい。
このような構成のアクティブマトリクス基板300の製造方法を、図13を参照して説明する。
図13は、本例のアクティブマトリクス基板の製造方法を示す工程断面図である。
本例の製造方法においては、第3の実施例に係る製造方法のうち、図11(a)に示す工程で行なったイオン打ち込みを行なわない。すなわち、図13(a)に示すように、絶縁基板101の上に形成した多結晶シリコン膜をバタンニングして、シリコン膜110、120、330を形成する。シリコン膜110は、TFT−Aを形成するための第1のシリコン膜であり、シリコン膜120は、TFT−Bを形成するための第2のシリコン膜である。シリコン膜330は、TFT−Cを形成するための第3のシリコン膜である(第1の工程)。
次に、各シリコン膜110、120、330の表面側にゲート絶縁膜114、124、334を形成する(第2の工程)。
次に、ゲート絶縁膜114、124、334の表面(絶縁基板20lの表面全体)に多結晶シリコン膜を形成した後に、それに高濃度の不純物を導入する。そして、多結晶シリコン膜をフォトエッチング技術を用いてバタンニングしてオート電極115、125、335を形成する(第3の工程)。
次に、図13(b)に示すように、シリコン膜120、330の側をレジスト340でマスクする。
ここで、レジスト340には、シリコン膜330のうち、ソース・ドレイン領域332、333の形成予定領域に対応する領域に開口部341、342を形成しておく。この状態で、矢印P+ で示すように、シリコン膜110、330に対して、1×1015/cm2のドーズ量で高濃度のリンイオンを打ち込む(第4の工程)。
その結果、シリコン膜110には、ゲート電極115に対してセルフアライン的に不純物濃度が1×1020/cm3 のソース・ドレイン領域112、133(n+ 高濃度領域)が形成される。
これに対して、シリコン膜330は、オフセットゲート構造のソース・ドレイン領域332、333が形成され、その不純物濃度は、1×1019/cm3 以上である。シリコン膜330のうち、イオンが打ち込まれなかった部分は、チャネル形成領域331となる。
次に、図13(c)に示すように、シリコン膜110、330の側をレジスト350でマスクした後に、矢印B+ で示すように、シリコン膜120に対して、1×1015/cm2のドーズ量で高濃度のポロンイオンを打ち込む(第5の工程)。
その結果、シリコン膜120は、ゲート電極125に対してセルフアライン的に形成された不純物濃度が1×1020/cm3のソース・ドレイン領域122・123(p+ 高濃度領域)となる。
なお、第4の工程と第5の工程との順序を逆にしてもよい。
以上のとおり、本例の製造方法によれば、TFT−A、TFT−B、およびTFT−Cのそれぞれに対して、ドーズ量を独立した条件に設定できるために、最適な条件で形成することができる。しかも、オフセットゲート構造のTFT−Cを形成する際に、ゲート電極335に対するオーバーエッチングを行なう必要がない。それ故、TFT−Cのゲ−ト長が安定し、信頼性の高いアクティブマトリスク基板300を製造できる。
(参考例5)
本例のアクティブマトリクス基板の構成は、基本的には、第4の実施例のアクティブマトリクス基板の構成と同様であり、nチャネル型のTFTのソース・ドレイン領域のみに高濃度領域であるパッド領域を形成してあることに特徴を有する。
図14は、本例のアクティブマトリクス基板に形成したTFTの構成を模式的に示す断面図である。
本例のアクティブマトリクス基板400において、TFT−Aでは、チャネル形成領域411およびソース・ドレイン領域412、413の表面側にゲート絶縁膜414が形成されており、このゲート絶縁膜414の表面側には、ゲート電極415が形成されている。
ソース・ドレイン領域412、413は、不純物濃度が1×1019/cm3以上、たとえば、1×1020/cm3 n+ 高濃度領域であり、ゲート電極415に対してセルフアライン的に形成されている。ソース・ドレイン領域412、413は、チャネル形成領域411と同じ多結晶シリコン膜から形成された上層の薄いソース・ドレイン領域412a、413aと、その下層の厚いソース・−ドレイン領域412b、412とから構成されている。
TFT−Bでは、チャネル形成領域121およびソース・ドレイン領域122、123の表面側にゲート絶縁膜124が形成されており、このゲート絶縁膜124の表面側には、ゲート電極125が形成されている。ソース・ドレイン領域122、123は、不純物濃度が1×1019/cm3以上、たとえば、1×1012/cm3のp+ 高濃度領域であり、ゲート電極125に対してセルフアライン的に形成されている。
TFT−Cでは、チャネル形成領域431およびソース・ドレイン領域432、433の表面側にゲート絶縁膜434が形成されており、このゲート絶縁膜434の表面側には、ゲート電極435が形成されている。
ソース・ドレイン領域432、433は、チャネル形成領域431と同じ多結晶シリコン膜から形成された上層の薄いソース・ドレイン領域432a、433aと、その下層の厚いソース・ドレイン領域432b、433bとから構成されている。そのうち、上層のソース・ドレイン領域432a、433aは、ノンドーブの領域である。これに対して、下層のソース・ドレイン領域432b、433bは、不純物濃度が1×1019/cm3以上、たとえば、1×1020/cm3 のn+ 高濃度領域である。従って、上層のソース・ドレイン領域432a、433aのうち、ゲート電極435の端部近くに位置する部分は、ノン・ドープのオフセット領域432c、433cになっている。
なお、図示を省略してあるが、TFT−AおよびTFT−Cに対するソース電極およびドレイン電極は、下層側のソース・ドレイン領域412b、413b、432b、433bに接続している。
このように構成した駆動回路部のTFT−AおよびTFT−Bでは、ソース・ドレイン領域412、413、122、123がゲート電極415、125に対してセルフアライン的に形成され、しかも、電気的抵抗が小さい高濃度領域として形成されている。また、ソース・ドレイン領域412、413は二層に形成されて、膜厚が厚いので、電気的抵抗が小さい。従って、駆動回路部のTFT−AおよびTFT−Bでは、大きなオン電流を得ることかできる。同様に、画素部のTFT−Cのソース・ドレイン領域432、433では、膜厚が厚くて、高濃度領域であるソース・ドレイン領域432b、433bが形成されているため、その電気的抵抗が小さいので、オン電流が大きい。それにもかかわらず画素部のTFT−Cは、オフセットゲート構造になっており、しかも、オフセット領域432c、433cの膜厚が薄いので、オフ電流が十分に低い。それ故、駆動回路部では、高速動作が可能であるとともに、画素部では、書き込まれた電荷を十分に保持できる。
このような構成のアクティブマトリクス基板400の製造方法においては、まず、図15(a)に示すように、絶縁基板101の表面側に膜厚の厚いノンドーブのシリコン膜を形成した後に、シリコン膜に バタンニングを施して、シリコン膜401、402、403を形成する。
次に、図15(b)に示すように、シリコン膜402をレジスト420でマスキングした状態で1×1015/cm2ドープ量で高濃度のリンイオン(矢印P+ で示す。)シリコン膜401、403に打ち込んで、下層側のソース・ドレイン領域412b、413b、432b、433bを形成する。
次に、図15(c)に示すように、絶縁基板101の表面全体に、薄い多結晶シリコン膜を形成した後に、それをバタンニングして、ノンドープのシリコン膜410、420、430を形成する。ここで、シリコン膜420は、シリコン膜402と一体となってシリコン膜l20を構成する。シリコン膜410は、TFT−Aを形成するための第1のシリコン膜であり、シリコン膜120は、TFT−Bを形成するための第2のシリコン膜である。シリコン膜420は、TFT−Cを形成するための第3のシリコン膜である。(第1の工程)
次に、各シリコン膜410、120、430の表面側にゲート絶縁膜414、124、434を形成し(第2の工程)、その後に、ゲート電極415、125、435を形成する(第3の工程)。
次に、図15(d)に示すように、シリコン膜120、430の側をレジス卜440でマスキングする。この状態で、矢印P+ で示すように、シリコン膜410、430に対して、1×1015/cm2のドーズ量で高濃度のリンイオンを打ち込む(第4の工程)。
その結果、シリコン膜410には、ゲート電極415に対してセルフアライン的に不純物濃度が1×1020/cm3のソース・ドレイン領域412、433が形成される。
ここで、レジスト440に対して、シリコン膜430のうち、下層側のソース・ドレイン領域432b、433bに対応する領域に開口部(点線440aで示す。)を形成したレジストマスクを用いてもよい。この場合には、ソース・ドレイン領域432、433のうち、オフセット領域を除いた領域全体をn+ 型の高濃度領域にすることかできる。
次に、図15(e)に示すように、シリコン膜410、430の側をレジスト450でマスクした後に、矢印B+ で示すように、シリコン膜120に対して、1×1015/cm2のドーズ量で高濃度のポロンイオンを打ち込む(第5の工程)。
その結果、シリコン膜120には、ゲート電極125に対してセルフアライン的にp+
高濃度領域のソース・ドレイン領域122、123が形成される。
なお、TFT−Aは、ソース・ドレイン領域412、413の膜厚が厚い方がオン電流が高くなって有利であることから、TFT−Bと同じように、ソース・ドレイン領域412、413およびチャネル形成領域411全体を厚くした構造でもよい。また、第4の工程と第5の工程の順序を逆にしてもよい。
(第6の実施例)
次に、第6の実施例として、導電性シリコン膜の製造方法を説明する。
図16は、本例のn型の導電性シリコン膜を製造するのに用いるイオン注入装置の構成図である。
図16において、イオン注入装置50には、プラズマ源51から不純物イオン52を引き出すための引出し電極53と、不純物イオン52を所定のエネルギーになるように加速するための加速電極54とが設けられており、引出し電極53および加速電極54には、それぞれ電圧が印加されるようになっている。従って、プラズマ源51から引さ出した不純物イオン52をガラス電極55の表面側に形成された多結晶シリコン膜に打ち込めるようになっている。
イオン注入装置50には、ドーパントガスから発生したイオンに対して質量分離を行なうための質量分離部が構成されておらず、ドーパントガスから発生した全てのイオンを質量分離を行なうことなく多籍晶シリコン膜に打ち込むようになっている。
このようなイオン注入装置50を用いて行なう本例の導電性シリコン膜の製造方法(不純物の活性化方法)においては、まず、ガラス基板の表面に、たとえば、厚さが500Åの多結晶シリコン膜を形成し、その表面側に厚さが1200Åのシリコン酸化膜(SiO2 膜)を形成しておく。ここで、多結晶シリコン膜からTFTを形成する場合には、多結晶シリコン膜を結晶化率が75%以上になるように形成することが好ましく、さらには90%以上になるように形成することが好ましい。
次に、イオン注入装置50を用いて、PH3を5%含み、残部が水素ガスである混合ガス(ドーパントガス)から生成するすべてのイオンを、質量分離することなく、80keVのエネルギーで、シリコン酸化膜を介して多結晶シリコン膜に打ち込む(第1のイオン・ドーピング工程)。
このとき打ち込むイオンのドーズ量は、P+ イオンに換算して1×1014/cm2であ.る。その結果、多結晶シリコン膜中では、P+イオンの濃度ピークは、1×1019/cm3となる。
続いて、イオン注入装置50を用いて、100%の純水素ガスから生成するイオンを、質量分離することなく、20keVのエネルギーで、シリコン酸化膜を介して多結晶シリコン膜に打ち込む(第2のイオン・ドーピング工程)。
本例では、純水素ガスから発生するイオンのほとんどは、H2 + であり、この場合には、打ち込みエネルギーを20keVに設定することにより、H2 + の探さ方向における濃度ピークが多結晶シリコン膜とシリコン酸化膜との境界面に位置するように制御できる。
しかる後に、不純物(P+イオン)を打ち込んだ多結晶シリコン膜に温度が約300℃の熱処理を約1時間施す(加熱工程)。
ここで、熱処理温度は、約300℃から約600℃までの範囲、好ましくは、約300℃から約550℃までの範囲が好ましい。また、TFTの製造プロセスにおいて、絶縁基板として安価なガラス基板を用いる場合には、熱処理温度を約300℃から約450℃までの範囲に設置することが好ましい。
このようにして形成した多結晶シリコン膜への水素イオンのドーズ量と、シート抵抗値との関係を図17に示す。図17では、水素イオンのドーズ量は、H+ イオン量に換要して示してある。
図17に示すように、微量の不純物を打ち込んだ多結晶シリコンは、打ち込まれたH+イオンのドーズ量が1×1014/cm2から1×1015/cm2までの範囲、すなわち、多結晶シリコン膜中のH+イオンの濃度ピークが6×1018/cm3から1×1020/cm3までの範囲のときに低抵抗化する。その理由は、水素イオンの打ち込みによって多結晶シリコン膜中の不整結合が終端化する効果と、水素イオンの打ち込みによって欠陥が生じる効果との競合の結果と考えられる。
また、第2のイオン・ドーピング工程において、純水素ガスから発生したイオンを、質量分離することなく多結晶シリコン膜に1×1014/cm2から1×1015/cm2までのドーズ量で打ち込んで、多結晶シリコン膜中のH+ イオンの濃度ピークが6×1018/cm3から1×1020/cm3までの範囲になるような条件下において、第1のドーピング工程でのリンイオンのドーズ量と、シー卜抵抗値との関係を図18に示す。図18では、リンイオンのドーズ量をP+ イオン量に換算して示してある。
図18に示すように、5×1012/cm2から1.5×1015/cm2までの範囲でP+
イオンのドーズ量を変えて、P+ イオンの濃度ピークを5×1017/cm3 から1.6×1016/cm3 まで高めていくと、シート抵抗値が低下していく。
従って、本例によれば、不純物を生成するための不純物ガスを含み、残部が水素ガスである混合ガスから生成する全てのイオンを質量分離することなくシリコン膜に打ち込んだ後に、純水素ガスから生成されるイオンを質量分離することなくシリコン膜に打ち込むことによって、約300℃という比較的低い温度での熱処理によって、低濃度の多結晶シリコン膜を導電化することができる。それ故、低温プロセスでも、TFTの低濃度ソース・ドレイン領域を形成できるので、LDD構造のTFTを安価なガラス基板上に形成できる。また、ゲート配線などに対する耐熱面での制約が緩和されるため、電気的抵抗の小さな電極材料を用いることができるので、アクティブマトリクス基坂において、ゲート信号の遅延を少なくでき、液晶表示パネルにおける表示の品位を向上することができる。さらに、質量分離を行なわないので、基板の広い面積に対してイオンを打ち込むことができるので、生産性が高い。
なお、イオンを打ち込やときのエネルギーは、多結晶シリコン膜の表面に形成したシリコン酸化膜の厚さや種類、打ち込むイオンの種類によって、最適な条件に設定すべき性質のものであって、その条件には限定がない。
たとえば、発生するイオンが主にH+ の場合には、打ち込みエネルギーを10keVに設定すれば、H+ の探さ方向における濃度ピークを多結晶シリコン膜とシリコン酸化膜との境界面に位置させることかできる。
また、シリコン酸化膜の厚さが約800Åの場合には、イオン注入装置50を用いて、PH3 を5%含み、残部が水素ガスからなる混合ガスから生成するすべてのイオンを、質量分離することなく、50keVのエネルギーで、シリコン酸化膜を介して多結晶シリコン膜に打ち込む。ここで、多結晶シリコン膜中におけるP+ イオンの濃度ピークを約1×1019/cm3にするには、イオンのドーズ量をP+イオンに換算して6.5×1013/cm2に設定する(第1のドーピング処理)。
続いて、イオン注入装置50を用いて、純水素ガスから生成するイオンを、質量分離することなく、12keVのエネルギーで、シリコン酸化膜を介して多結晶シリコン膜に打ち込む(第1のドーピング処理)。
しかる後に、不純物(P+イオン)を打ち込んだ多結晶シリコン膜に温度が約300℃の熱処理を約1時間施す(加熱工程)。
(第7の実施例)
次に、第7の実施例として、p型の導電性シリコン膜の製造方法を説明する。なお、本例でも、第6の実施例に用いたイオン注入装置50を用い、この装置では、ドーパントガスから発生した全てのイオンを質量分離を行なうことなく多結晶シリコン膜に打ち込むようになっている。
このようなイオン注入装置50を用いて行なう本例の導電性シリコン膜の製造方法においては、まず、ガラス基板の表面に、たとえば、厚さが500Åの多結晶シリコン膜を形成し、その表面側に厚さが1200Åのシリコン酸化膜(SiO2 膜)を形成しておく。ここで、多結晶シリコン膜からTFTを形成する場合には、多結晶シリコン膜を結晶化率が75%以上になるように形成することが好ましく、さらに90%以上になるように形成することが好ましい。
次に、イオン注入装置50を用いて、B2 H6 を5%含み、残部が水素ガスである混合ガス(ドーパントガス)から生成するすべてのイオンを、質量分離することなく、80keVのエネルギーで、シリコン酸化膜を介して多結晶シリコン膜に打ち込む(第1のイオン・ドーピング工程)。
このとき打ち込むイオンのドーズ量は、B+ イオンに換算して1×1014/cm2である。その結果、多結晶シリコン膜中では、B+ イオンの濃度ピークが約1×1019/cm3となる。
続いて、イオン注入装置50を用いて、100%の純水素ガスから生成するイオンを、質量分離することなく、20keVのエネルギーで、シリコン酸化膜を介して多結晶シリコン膜に打ち込む(第2のイオン・ドーピング工程)。
本例では、純水素ガスから発生するイオンのほとんどは、H2 +であり、この場合には、打ち込みエネルギーを20keVに設定することにより、H2 + の深さ方向における濃度ピークが多結晶シリコン膜とシリコン酸化膜との境界面に位置するように制御する。
しかる後に、不純物(B+イオン)を打ち込んだ多結晶シリコン膜に温度が約300℃の熱処理を約1時間施す(加熱工程)。
ここで、熱処理温度は、約300℃から約600℃までの範囲、好ましくは、約300℃から約550℃までの範囲が好ましい。また、TFTの製造プロセスにおいて、絶縁基板として安価なガラス基板を用いる場合には、熱処理温度を約300℃から約450℃までの範囲に設定することが好ましい。
このようにして形成した多結晶シリコン膜への水素イオンのドーズ量と、シート抵抗値との関係を図9に示す。図9では、水素イオンのドーズ量は、H+ イオン量に換算して示してある。
図19に示すように、微量の不純物を打ち込んだ多結晶シリコンは、打ち込まれたH+、イオンのドーズ量が1×1014/cm2から1×1015/cm2までの範囲、すなわち、多結晶シリコン膜中のH+ イオンの濃度ピークが6×1018/cm3から1×1020/cm3までの範囲のときに低抵抗化する。その理由は、水素イオンの打ち込みによって多結晶シリコン膜中の不整結合が終端化する効果と、水素イオンの打ち込みによって欠陥が生じる効果との競合の結果と考えられる。
また、第2のイオン・ドーピング工程において、純水素ガスから発生したイオンを質量分離することなく多結晶シリコン膜に1×1014/cm2から1×1015/cm2までのドーズ量で打ち込んで、多結晶シリコン膜中のH+イオンの濃度ピークが6×1018/cm2から1×1020/cm3までの範囲になるような条件下において、第1のドーピング工程でのポロンイオンのドーズ量と、シート抵抗値との関條を図20に示す。図20では、ボロンイオンのドーズ量をB+イオン量に換算して示してある。
図20に示すように、5×1012/cm2から1.5×1015/cm2までの範囲でB+ イオンのドーズ量を変えて、B+ イオンの濃度ピークが5×1017/cm3から1・6×1019/cm3 まで高めていくと、シート抵抗値が低下していく。
従って、本例によれば、不純物を生成するための不純物ガスを含み、残部が水素ガスである混合ガスから生成する全てのイオンを質量分離することなくシリコン膜に打ち込んだ後に、純水素ガスから生成されるイオンを質量分離することなくシリコン膜に打ち込むことによって、約300℃という比較的低い温度での熱処理によって、低濃度の多結晶シリコン膜を導電化することができる。
なお、本例でも、イオンを打ち込むときのエネルギーは、多結晶シリコン膜の表面に形成したシリコン酸化膜の厚さや種類、打ち込むイオンの種類によって、最適な条件に設定すべき性質のものであって、その条件には限定がない。
たとえば、発生するイオンが主にH+ の場合には、打ち込みエネルギーを10keVに設定すれば、H+ の探さ方向における濃度ピークを多結晶シリコン膜とシリコン酸化膜との境界面に位置させることができる。
また、本例では、B2 H6 を5%含み、残部が水素ガスからなる混合ガスから生成するイオンが主にB2 H6 + イオンであることから、80keVのエネルギーで打ち込んだが、主にB+ イオンが生成する場合には、約40keVのエネルギーで打ち込めばよい。
(第8の実施例)
第6の実施例に係る導電性シリコン膜の製造方法を応用してTFTを製造する方法を、図21および図22を参照して説明する。
図21は、本例の製造方法を用いてガラス基坂上に形成したTFTの構造を模式的に示す断面図、図22は、その製造方法を示す工程断面図である。
図21において、ガラス基板601の表面には、ガラス基板601から素子部への重金属類の拡散を防止するためのシリコン酸化膜606が形成されており、その表面側には、チャネル形成領域607となる膜厚が約500Åの多結晶シリコン膜、およびn- 型の低濃度領域として形成されたソース・ドレイン領域602、603が形成されている。ソース・ドレイン領域602、603、およびチャネル形成領域607の表面側には、膜厚が約1200Åのシリコン酸化膜(SiO2 )からなるゲー卜絶縁膜608が形成されている。このゲート絶縁膜608の表面側には、タンタル、アルミニウムまたはクロムからなるゲート電極609が形成されており、これらのゲート電極609、ソース・ドレイン領域602、603、チャネル形成領域607によって、TFT620が形成されている。
ソース・ドレイン領域602、603は、不純物としてのリンイオンの濃度ピークが3×1018/cm3から1×1019/cm3の低濃度領域であり、ゲート電極609に対してセルフアライン的に形成されている。
ゲート電極609の表面側には、層間絶縁膜611が形成され、そのコンタクトホール611a、611bを介して、アルミニウムからなるソース電極613がソース・ドレイン領域602(ソース領域)に接続し、アルミニウムやITOからなるドレイシ電極612がソース・ドレイン領域603(ドレイン領域)に接続している。
このような格造のTFT620の製造方法においては、図22(a)に示すように、ガラス基板601の表面に、膜厚が約2000Åの絶縁膜としてのシリコン酸化膜606を形成する。このシリコン酸化膜606は、ガラス基板601に含まれる重金属などが素子部の側に拡散するのを防止する目的に形成するものであるため、十分に純度の高い基板を用いた場合には、省略することができる。
次に膜厚が500Åのノンドープの多結晶シリコン膜を形成した後に、それをパタンニングし、多結晶シリコン膜604を形成する。 多結晶シリコン膜604の結晶化率は、約75%以上であることが好ましく、さらに約90%以上であることが好ましい(第1の工程)。
次に、多結晶シリコン膜604の表面別に膜厚が約200ÅのSiO2 からなるゲート絶縁膜608を形成する(第2の工程)。
次に、ゲート絶縁膜608の表面倒に、アルミニウム、クロム、タンクルなどのように電気的抵抗が小さな金属層をスパック法などで約・6000Åの膜厚に形成した後に、それをパタンニングして、ゲート電極609を形成する(第3の工程)。
次に、図22(b)に示すように、図16に示すイオン注入装置50において、PH3 を5%の濃度で含み、残部がH2 ガスからなる混合ガス(ドーピングガス)から発生するすべてのイオン(矢印Ion―lで示す。)を多結晶シリコン膜604に対して約80keVのエネルギーでP+ イオンのドーズ量として3×1013/cm2から1×1014/cm2までの範囲になるように打ち込む(第1のイオン・ドーピング処理)。
その結果、多結晶シリコン膜604は、リンイオンの濃度ピークが3×1018/cm3から1×1019/cm3までの範囲にある低濃度領域604aになる。
次に、図22(c)に示すように、図16に示すイオン注入装置50において、純水素からなるドーピングガスから発生するすべてのイオン(矢印Ion−2で示す。)を低濃度領域604aに対して約20keVのエネルギーでH+イオンのドーズ量として1×1014/cm2から1×1013/cm2までの範囲になるように打ち込む(第2のイオン・ドーピング処理)。
その結果、低濃度領域604aにおける水素イオン濃度ピークは、6×1018/cm3から1×1020/cm3 までの範囲になる。
このようにして不純物が打ち込まれた後でも、低濃度領域604aでは、その結晶性が保持されるとともに、打ち込まれた水素によって多結晶シリコン膜中の欠陥が埋められる(以上、第4の工程)。
次に、図15(d)に示すように、不純物を打ち込んだ多結晶シリコン膜604(低濃度領域604a)に窒素雰囲気中で温度が約300℃の条件で約1時間の熱処理を行なって、不純物を活性化する(加熱工程)。
その結果、多結晶シリコン膜604のうち、不純物が導入された領域がソース・ドレイン領域602、603になる。また、ゲート電極609の直下は、チャネル形成領域607となる。
次に、ゲート電極609の表面側に層間絶縁膜611を形成した後に、それにコンタクトホール609a、609bを形成し、ソース.ドレイン領域602、603に対して、ソース電極613およびドレイン電極612をそれぞれ接続する。
このように製造したTFT620において、図23には、P+のドーズ量と、ドレイン−ソース間電圧VDSを4Vとし、ゲート電位VG を10Vとしたときのドレイン電流との関係を実線617で示してある。また、図23には、P+のドーズ量と、ドレイン−ソース間電圧VDSを4Vとし、ゲート電位VGを−10Vとしたときのドレイン電流との関係を点線618で示してある。
図23に示すように、P+のドーズ量が3×1013/cm2から1×1014/cm2までの範囲、すなわち、多結晶シリコン膜(ソース・ドレイン領域602、603)中におけるリンイオンの濃度ピークが3×1018/cm3 から1×1019/cm3 までの範囲において、TFT620におけるオフ電流のレベルを低減することかできる。
また、本例のTFTの製造方法によれば、熱処理温度が約300℃でよいので、安価なガラス基坂601を用いることができる。さらに、ゲート電極609やソース電極613に高い耐熱性か要求されないので、耐熱性に制約されることなく、電気的抵抗の小さな電極材料を用いることができる。さらに、いずれのイオン・トーピング処理においても、質量分離を行なわないので、基板の広い面積に対してイオンを打ち込むことができる。
(第9の実施例)
図24は、本例の製造方法を用いてガラス基坂上に形成したTFTの構造を模式的に示す断面図、図25は、その製造方法を示す工程断面図である。なお、本例のTFT、および以下に説明する第10ないし第13の実施例のTFTは、第8の実施例と基本的な構成が共通し、そのソース・ドレイン領域の構成のみが相違する。従って、共通する機能を有する部分には、同符号を付して、それらの詳細な説明を省略する。
図24において、ガラス基板601の表面には、タンタル、アルミニウムまたはクロムからなるゲート電極609、ゲート絶縁膜608、ゲート電極609に対してセルフアライン的に形成されたソース・ドレイン領域632、633、およびチャネル形成領域607を備えるnチャネル型のTFT630が形成されている。
ソース・ドレイン領域632、633には、コンタクトホール611a、611bに対応する領域に位置する高濃度コンタクト領域632a、633aと、ゲート電極609の端部の側に位置する低濃度ソース・ドレイン領域632b、63bとが形成されており、TFT630は、LDD構造を有している。ここで、低濃度ソース・ドレイン領域632b、633bのリンイオンの濃度ピークは、3×1018/cm3 から1×1019/cm3までの範囲にあり、高濃度コンタク卜領域632a、633aにおけるリンイオンの濃度ピークは、1×1020/cm3 以上である。
従って、ソース・ドレイン領域632、633は、電気的抵抗が小さな高濃度コンタクト領域632a、633aによって、全体としての電気的抵抗が小さい。しかも、ゲート電極609の端部近くに位置するのは、低濃度ソース・ドレイン領域632b、633bであるため、オフ電流が小さい。また、ソース電極613およびドレイン電極612は、高濃度コンタクト領域632a、633aを介してソース・ドレイン領域632、633に接続しているため、コンタクト抵抗が小さい。特に、ドレイン電極612を画索電極としてITOで構成しても、ITOは、高濃度コンタクト領域633aに接読するため、コンタクト抵抗を小さくできる。
このような構成のTFTの製造方法を、図25を参照して説明する。
図25(a)に示すように、ガラス基板601の表面に、膜厚が約2000Åの絶縁膜としてのシリコン酸化膜606を形成する。
次に、膜厚が500Åのノンドープの多結晶シリコン膜を形成した後に、それをパタンニングし、多結晶シリコン膜604を形成する。多結晶シリコン頃604の結晶化率は、約75%以上あることが好ましく、さらに約90%以上であることが好ましい(第1の工程)。
次に、多結晶シリコン膜604の表面側に膜厚が約1200ÅのSiO2からなるゲート絶縁膜6q8を形成する(第2の工程)。
次に、ゲート絶縁膜608の表面側に、アルミニウム、クロム、タンクルなどのように電気的抵抗が小さな金属層をスパック法などで約6000Åの膜厚に形成した後に、それをパタンニングして、ゲート電極609を形成する(第2の工程)。
次に、図25(b)に示すように、図16に示すイオン注入装置50において、PH3 を5%の濃度で含み、残部がH2 ガスからなるドーピングガスから発生するすべてのイオン(矢印Ion−1で示す。)を多結晶シリコン膜604に対して約80keVのエネルギーでP+ イオンのドーズ量として3×1013/cm3 から1×1014/cm2までの範囲になるように打ち込む(第1のイオン・ドービング処理)。
その結果、多結晶シリコン膜604は、リンイオンの濃度ピークが3×1018/cm3 から1×1019/cm3までの範囲にある低濃度領域604aになる。
次に、図25(c)に示すように、図16に示すイオン注入装置50において、純水素からなるドーピングガスから発生する全てのイオン(矢印Ion−2で示す。)を低濃度領域604aに対して約20keVのエネルギーでH+ イオンのドーズ量として1×1014/cm2 から1×1014/cm2までの範囲になるように打ち込む(第1のイオン・ドーピング処理)。
その結果、低濃度領域604aにおける水素イオンの濃度ピークは、6×1018/cm3 から1×1020/cm3までの範囲になる。
このようにして不純物が打ち込まれた後も、低濃度領域604aでは、その結晶性が保持されるとともに、打ち込まれた水素によって多結晶シリコン膜中の欠陥が埋められる(以上、第4の工程)。
次に、図25(d)に示すように、ゲート電極609の表面側に層間絶縁膜611を形成した後に、それにコンタクトホール611a、611bを形成する。この状態で、図16に示すイオン注入装置50において、PH3 を5%の濃度で含み、残部がH2 ガスからなるドーピングガスから発生するすべてのイオン(矢印Ion−3で示す。)を低濃度領域604aに対してP+ イオンのドーズ量として1×1015/cm2以上になるように打ち込んで、コンタクトホール611a、611bの底面に相当する領域にリンイオンの濃度ピークが1×1020/cm3 以上の高濃度コンタク卜領域623a、633aを形成する。このとき、コンタクトホール611a、611bの底面側において、不純物の濃度ピークが多結晶シリコン膜604の厚さ方向の中央部分に位置するように、不純物イオンを約30keVのエネルギーで打ち込む(第5の工程)。
しかる後に、不純物を打ち込んだ多結晶シリコン膜604を窒素雰囲気中で温度が約300℃の条件で約1時間熱処理を行なって、不純物を活性化する(加熱工程)。
その結果、多結晶シリコン膜604のうち、不純物が導入された領域がソース・ドレイン領域632、633になる。このソース・ドレイン領域632、633のうち、高濃度の不純物を打ち込んだ領域が高濃度コンタクト領域632a、633aであり、それ以外の領域が低濃度ソース領域632b、633bである。また、ゲート電極609の直下に相当する領域がチャネル形成領域607である。
次に、図25(e)に示すように、高濃度コンタクト領域632a、633aに対して、ソース電極613および、ドレイン電線612をそれぞれ接続する。
このような製造方法によれば、ソース・ドレイン領域623、633に高硬度コンタクト領域632a、633aを形成する場合でも、層間絶縁膜611に形成したコンタクトホール611a、611bから選択的にイオンを打ち込むので、レジストマスクなどの特別のマスクを必要としない。それ故、第8の実施例で得られた効果に加えて、TFT630の製造工程数を削滅できるという効果を奏する。
(第10の実施例)
図26は、本例の製造方法を用いてガラス基板上に形成したTFTの構造を模式的に示す断面図、図27は、その製造方法を示す工程断面図である。
図26において、ガラス基板601の表面には、タンタル、アルミニウムまたはクロムからなるゲート電極609、ゲート絶縁膜608、ゲート電極609に対してセルフアライン的に形成されたソース・ドレイン領域632、633、およびチャネル形成領域607を備えるnチャネル型のTFT640が形成されている。
ソース・ドレイン領域642、643には、コンタクトホール611a、611bの底面を含む領域に、リンイオンの濃度ピークが1×1020/cm3 以上の高濃度コンタクト領域642a、643aが形成され、ゲート電極609の端部近くに位置するのは、リンイオンの濃度ピークが3×1018/cm3から1×1019/cm3までの範囲にある低濃度ソース・ドレイン領域642b、643bである。
従って、ソース・ドレイン領域642、643は、電気的抵抗が小さな高濃度コンタクト領域642a、643aによって、全体としての電気的抵抗が小さい。しかも、ゲート電極609の端部近くに位置するのは、低濃度ソース・ドレイン領域642b、643bであるため、オフ電流が小さい。また、ソース電極613およびドレイン電極612は、高濃度コンタクト領域642a、643aを介してソース・ドレイン領域642、643に接続しているため、コンタクト抵抗が小さい。特に、ドレイン電極612を画素電極としてIT0で構成しても、ITOは、高濃度コンタクト領域643aに接続するため、コンタクト抵抗が小さい。
このような構成のTFTの製造方法を、図27を参照して説明する。
図27(a)に示すように、ガラス基板601の表面に、膜厚が約2000Åの絶縁膜としてのシリコン酸化膜606を形成する。
次に、膜厚が500Åのノンドープの多結晶シリコン膜を形成した後に、それをパタンニングし、多結晶シリコン膜604を形成する。多結晶シリコン膜604の結晶化率は、約75%以上であることが好ましく、さらに約90%以上であることが好ましい(第1の工程)。
次に、多結晶シリコン膜604の表面側に膜厚が約1200ÅのSiO2からなるゲート絶縁膜608を形成する(第2の工程)。
次に、ゲート絶縁膜608の表面側に、アルミニウム、クロム、タンタルなどのように電気的抵抗が小さな金属層をスパッタ法などで約6000Åの膜厚に形成した後に、それをパタンニングして、ゲート電極609を形成する(第3の工程)。
次に、図27(b)に示すように、図16に示すイオン注入装置50において、PH3を5%の濃度で含み、残由がH2ガスからなるドーピングガスから発生するすべてのイオン(矢印Ion−1で示す。)を多結晶シリコン膜604に対して約80keVのエネルギーでP+イオンのドーズ量として3×1013/cm2から1×1014/cm2までの範囲になるように打ち込む(第1のイオン・ドーピング処理)。
その結果、多結晶シリコン膜604は、リンイオンの濃度ピークが3×1018/cm3から1×1019/cm3までの範囲にある低濃度領域604aになる。
次に、図27(c)に示すように、図16に示すイオン注入装置50において、純水素からなるドーピングガスから発生するすべてのイオン(矢印Ion−2で示す。)を低濃度領域604aに対して約20keVのエネルギーでH+ イオンのドーズ量として1×1014/cm2から1×1015/cm2までの範囲になるように打ち込む(第2のイオン・ドーピング処理)。
その結果、低濃度領域604aにおける水素イオンの濃度ピークは、6×1018/cm3 から1×1020/cm3 までの範囲になる。
このようにして不純物が打ち込まれた後も、低濃度領域604aでは、その結晶性が保持されるとともに、打ち込まれた水素によって多結晶シリコン膜中の欠陥が埋められる(以上、第4の工程)。
次に、図27(d)に示すように、多結晶シリコン膜604の表面側のうち、ゲート電極609の周囲をレジストやポリイミドなどの有機材料からなるマスク645で覆う。この状態で、図16に示すイオン注入装置50において、PH3を5%の濃度で含み、残部がH2ガスからなるドービングガスから発生するすべてのイオン(矢印Ion−3で示す。)を低濃度領域604aに対して約80keVのエネルギーでP+イオンのドーズ量として1×1015/cm2以上になるように打ち込んで、多結晶シリコン膜604にリンイオンの濃度ピークが1×1020/cm3以上の高濃度コンタクト領域642a、643aを形成する(第5の工程)。
次に、図27(e)に示すように、ゲート電極609の表面側に、膜厚が5000ÅのSiO2膜からなる層間絶縁膜611を形成し、その後に、層間絶縁膜611にコンタクトホール611a、611bを形成する。
しかる後に、不純物を打ち込んだ多結晶シリコン膜604を窒素雰囲気中で温度が約300℃の条件で約1時間の熱処理を行なって、不純物を活性化する(加熱工程)。
その結果、多結晶シリコン膜604のうち、不純物が導入された領域がソース・ドレイン領域642、643になる。このソース・ドレイン領域642、643のうち、高濃度の不純物を打ち込んだ領域が高濃度コンタクト領域642a、643aであり、それ以外の領域が低濃度ソース領域642b、643bである。また、ゲー卜電極609の直下に相当する領域がチャネル形成領域607である。
次に、高濃度コンタクト領域642a、643aに対して、層間絶縁膜611のコンタクトホール611a、611bを介してソース電極613およびドレイン電極612をそれぞれ接続する。
本例では、不純物イオンをゲート絶縁膜608を介してシリコン膜に打ち込むので、高濃度コンタクト領域642a、643aを形成するときの打ち込みエネルギーを大きくできる。従って、イオンビーム電流を大きく設定できる利点があるので、実施例8で得られた効果に加えて、TFT640の生産性を向上できるという効果も奏する。
(第11の実施例)
図28は、本例の製造方法を用いてガラス基板上に形成したTFTの構造を模式的に示す断面図、図28は、その製造方法を示す工程断面図である。
図28において、ガラス基板601の表面には、タンタル、アルミニウムまたはクロムからなるゲート電極609、ゲート絶縁膜608、ゲート電極609に対してセルフアライン的に形成されたソース・ドレイン領域652、653、およびチャネル形成領域607を備えるnチャネル型のTFT650が形成されている。
ソース・ドレイ領域652、653は、リンイオンの濃度ピークが3×1018/cm3から1×1019/cm3までの範囲にある低濃度領域であり、膜厚が約1000Åの下層側の低濃度ソース・ドレイン領域652a、653aと、膜厚が約500Åの上層側の低濃度ソース・ドレイン領域6512b、653bとの二層構造になっている。ソース・ドレイン領域652、653のうち、上層側の低濃度ソース・ドレイン領域652b、653bは、チャネル形成領域607と同じ多結晶シリコン膜から形成された領域である。
従って、ソース・ドレイン領域652、653は、その全体的な膜厚が厚いので、全体としての電気的抵抗が小さい。しかも、ゲート電極609の端部近くに位置するのは、薄い上層側の低濃度ソース・ドレイン領域652b、653bであるため、オフ電流が小さい。膜厚が薄い方がトラップ準位の数が減るからと考えられる。
このような構成のTFTの製造方法を、図29を参照して説明する。
図29(a)に示すように、ガラス基板601の表面に、膜厚が約2000Åの絶縁膜としてのシリコン酸化膜606を形成する。
次に、膜厚が1000Åのノンドープの多結晶シリコン膜を形成した後に、それをパタンニングし、多結晶シリコン膜605を形成する。
次に、膜厚が500Åのノンドープの多結晶シリコ膜を形成した後に、それをパタンニングし、多結晶シリコン膜604を形成する。これらの多結晶シリコン膜604、605の結晶化率は、約75%以上であることが好ましく、さらに約90%以上であることが好ましい,(第1の工程)。
次に、多結晶シリコン膜604の表面側に膜厚が約1200ÅのSiO2からなるゲート絶縁膜608を形成する(第2の工程)。
次に、ゲー卜絶縁膜608の表面側に、アルミニウム、クロム、タンタルなどのように電気的抵抗が小さな金属層をスパッタ法などで約6000Åの膜厚に形成した後に、それをバタンニングして、ゲート電極609を形成する(第3の工程)。
次に、図29(b)に示すように、図16に示すイオン注入装置50において、PH3を5%の濃度で含み、残部がH2 ガスからなるドーピングガスから発生するすべてのイオン(矢印Ion−1で示す。)を多結晶シリコン膜604に対して約80keVのエネルギーでP+ イオンのドーズ量として3×1013/cm3 から1×1014/cm2 までの範囲になるように打ち込む(第1のイオン・ドーピング処理)。
その結果、多結晶シリコン膜604、605には、リンイオンの濃度ピークが3×1018/cm3 から1×1019/cm3 までの範囲にある低濃度領域604a、605aが形成される。
次に、図29(c)に示すように、図16に示すイオン注入装置50において、純水素からなるドーピングガスから発生するすべてのイオン(矢印Ion−2で示す。)を低濃度領域604a、605aに対して約20keVのエネルギーでH+ イオンのドーズ量として1×1014/cm2 から1×1015/cm2までの範囲になるように打ち込む(第2のイオン・ドーピング処理)。
その結果、低濃度領域604a、605aにおける水素イオンの濃度ピークは、6×1018/cm3 から1×1020/cm3までの範囲になる。
このようにして不純物が打ち込まれた後も、低濃度領域604a、605aでは、その結晶性が保持されるとともに、打ち込まれた水素によって、多結晶シリコン膜中の欠陥が埋められる(以上、第4の工程)。
次に、図29(d)に示すように、不純物を打ち込んだ多結晶シリコン膜604に窒素雰囲気中で温度が約300℃の条件で約1時間の熱処理を行なって、不純物を活性化する(加熱工程)。
その結果、多結晶シリコン膜604のうち、不純物か導入された領域がソース・ドレイン領域652、653になりゲート電極609の直下に相当する領域がチャネル形成領域607になる。
次に、ゲート電極609の表面側に、膜厚が5000ÅのSiO2 膜からなる層間絶縁膜611を形成し、その後に、層間絶縁膜611にコンタクトホール611a、611bを形成する。
このような製造方法においては、層間絶縁膜611のコンタクトホール611a、611bをドライエッチングで形成するときに、その底面側が下層側の低濃度ソース・ドレイン領域652a、653aと、上層側の低濃度ソース・ドレイン領域652b、653bとの二層構造になっているため、充分にオーバーエッチングできる。それ故、実施例8で得られた効果に加えて、製造プロセスの安定性が向上するという効果を奏する。
(第12の実施例)
図30は、本例の製造方法を用いてガラス基板上に形成したTFTの構造を模式的に示す断面図、図31は、その製造方法を示す工程断面図である。
図30において、ガラス基板601の表面には、タンタル、アルミニウムまたはクロムからなるゲート電極609、ゲート絶縁膜608、ゲート電極609に対してセルフアライン的に形成されたソース・ドレイン領域662、663、およびチャネル形成領域607を備えるnチャネル型のTFT660が形成されている。
ソース・ドレイン領域662、663は、膜厚が約1000Åの下層側の低濃度ソース・ドレイン領域662a、663aと、膜厚が約500Åの上層側の低濃度ソース・ドレイン領域662b・663bとの二層構造になっている。これらの低濃度ソース・ドレイン領域662a、662b、663a、663bは、リンイオンの濃度ピークが3×1018/cm3 から1×1019/cm3までの範囲にある低濃度領域である。上層側の低濃度ソース・ドレイン領域662b、663bは、チャネル形成領域607と同じ多結晶シリコン膜から形成された領域である。
ソース・ドレイン領域662、663のうち、コンタクトホール611a、611bの開口位置に対応する位置には、上層側の低濃度ソース・ドレイン領域662b、663bの表面側から下層側の低濃度ソース・ドレイン領域662a、663aの底面側に至るまで、リンイオンの濃度ピークが1×1020/cm3以上の高濃度コンタクト領域662c、663cが形成されている。
従って、ソース・ドレイン領域662、663は、その全体的な膜厚が厚いので、全体としての電気的抵抗が小さい。しかも、ゲート電極609の端部近くに位層するのは、薄い上層側の低濃度、ソース・ドレイン領域662b、663bであるため、オフ電流が小さい。
このような構成のTFTの製造方法を、図31を参照して説明する。
図31(a)に示すように、ガラス基板601の表面に、膜厚が約2000Åの絶縁膜としてのシリコン酸化膜606を形成する。
次に、膜厚が1000Åのノンドープの多結晶シリコン膜を形成した後に、それをパタンニングし、多結晶シリコン膜605を形成する。
次に、膜厚が500Åのノンドープの多結晶シリコン膜を形成した後に、それをパタンニングし、多結晶シリコン膜604を形成する。これらの多結晶シリコン膜604、605の結晶化率は、約75%以上であることが好ましく、さらに約90%以上であることが好ましい(第1の工程)。
次に、多結晶シリコン膜604の表面側に膜厚が約1200ÅのSiO2からなるゲート絶縁膜608を形成する(第2の工程)。
次に、ゲート絶縁膜608の表面側に、アルミニウム、クロム、タンクルなどのように電気的抵抗が小さな金属層を、スパッタ法などで約6000Åの膜厚に形成した後に、それをバタンニングして、ゲート電極609を形成する(第3の工程)。
次に、図31(b)に示すように、図16に示すイオン注入装置50において、PH3を5%の濃度で含み、残部がH2ガスからなるドーピングガスから発生するすべてのイオン(矢印Ion−1で示す。)を多結晶シリコン膜604、605に対して約80keVのエネルギーでP+ イオンのドーズ量として3×1013/cm2から1×1014/cm2までの範囲になるように打ち込む(第1のイオン・ドーピング処理)。
その結果、多結晶シリコン膜604、605には、リンイオンの濃度ピークが3×1018/cm3から1×1019/cm3までの範囲にある低濃度領域604a、605aが形成される。
次に、図31(c)に示すように、図16に示すイオン注入装置50において、純水素からなるドーピングガスから発生するすべてのイオン(矢印Ion−2で示す。)を低濃度領域604a、605aに対して約20ketVのエネルギーでH+イオンのドーズ量として1×1014/cm2 から1×1015/cm2までの範囲になるように打ち込む(第1のイオン・ドーピング処理)。
その結果、低濃度領域604a、605aにおける水素イオンの濃度ピークは、6×1018/cm3 から1×1020/cm3までの範囲になる。
このようにして不純物が打ち込まれた後でも、低濃度領域604a、605aでは、その結晶性が保持されるとともに、打ち込まれた水素によって、多結晶シリコン膜中の欠陥が埋められる(以上、第4の工程)。
次に、図31(d)に示すように、ゲート電極609の表面側に層間絶縁膜611を形成した後に、それにコンタクトホール611a、611bを形成する。この状態で、図16に示すイオン注入装置50において、PH3を5%の濃度で含み、残部がH2ガスからなるドーピングガスから発生するすべてのイオン(矢印Ion−3で示す。)を低濃度領域604a、605aに対してP+イオンのドーズ量として1×1015/cm2以上になるように打ち込んで、コンタクトホール611a、611bの底面に相当する領域にリンイオンの濃度ピークが1×1020/cm3以上の高濃度コンタクト領域662c、663cを形成する。このとき、コンタクトホール611a、611bの底面側において、不純物の濃度ピークが多結晶シリコン膜604、605の総膜厚の中央部分に位置するように、不純物イオンを約30keVのエネルギーで打ち込む(第5の工程)。
しかる後に、不純物を打ち込んだ多結晶シリコン膜604を窒素雰囲気中で温度が約300℃の条件で約1時間の熱処理を行なって、不純物を活性化する(加熱工程)。
その結果、多結晶シリコン膜604、605のうち、不純物が導入された領域がソース・ドレイン領域662、663になり、ゲート電極609の直下に相当する領域がチャネル形成領域607になる。このソース・ドレイン領域662、663のうち、高濃度の不純物を打ち込んだ領域が高濃度コンタクト領域662c、663cであり、それ以外の領域が低濃度ソース領域662a、662b、661a、663bになる。
次に、図31(e)に示すように、高濃度ユンタク卜領域662c、663cに対して、ソース電極613およびドレイン電極612をそれぞれ接続する。
このように製造したTFT660においては、ソース・ドレイン領域662、663に高濃度コシタクト領域662c、663cを形成する場合でも、層間絶縁膜611に形成したコンタクトホール611a、611bから選択的にイオンを打ち込むので、レジストマスクなどの特別のマスクを必要としない。それ故、実施例8で得られた効果に加えて、TFT660の製造工程数を削減できるという効果を奏する。
(第13の実施例)
図32は、本例の製造方法を用いてガラス基板上に形成したTFTの構造を模式的に示す断面図、図33は、その製造方法を示す工程断面図である。
図32において、ガラス基板601の表面には、タンタル、アルミニウムまたはクロムからなるゲート電極609、ゲート絶縁膜608、ゲート電極609に対してセルフアライン的に形成されたソース・ドレイン領域672、673、およびチャネル形成領域607を備えるnチャネル型のTFT670が形成されている。
ソース・ドレイン領域672、673は、膜厚が約1000Åの下層側の高濃度ソース・ドレイン領域672a、673aと、膜厚が約500Åの上層側のソース・ドレイン領域672b、673bとの二層構造になっている。この上層側のソース・ドレイン領域672b、673bのうち、ゲート電極609の端部近くに位置する部分は、リンイオンの濃度ピークが3×1018/cm3から1×1019/cm3までの範囲にある低濃度ソース・ドレイン領域672c、673cになっており、その他の部分は、リンイオンの濃度ピークが1×1020/cm3以上の高濃度ソース・ドレイン領域672d、673d(高濃度コンタクト領域)になっている。上層側のソース・ドレイン領域672b、673bは、チャネル形成領域607と同じ多結晶シリコン膜から形成された領域である。
従って、ソース・ドレイン領域672、673は、その全体的な膜厚が厚いので、電気的抵抗が小さい。しかも、ゲート電極609の端部近くに位置するのは、薄い低濃度ソース・ドレイン領域672c、673cであるので、オフ電流が小さい。
このような積成のTFTの製造方法を、図33を参照して説明する。
図33(a)に示すように、ガラス基板601の表面に、膜厚が約2000Åの絶縁膜としてのシリコン酸化膜606を形成する。
次に、膜厚が1000Åのノンドープの多結晶シリコン膜を形成した後に、それをバタンニングし、多結晶シリコン膜605を形成する。
次に、膜厚が500Åのノンドープの多結晶シリコン膜を形成した後に、それをバタンニングし、多結晶シリコン膜604を形成する。これらの多結晶シリコン膜604、605の結晶化率は、約75%以上であることが好ましく、さらに約90%以上であることが好ましい(第1の工程)。
次に、多結晶シリコン膜604の表面側に膜厚が約1200ÅのSiO2からなるゲート絶縁膜608を形成する(第2の工程)。
次に、ゲート絶縁膜608の表面側に、アルミニウム、クロム、タンタルなどのように電気的抵抗が小さな金属層をスパッタ法などで約6000Åの膜厚に形成した後に、それをパタンニングして、ゲート電極609を形成する(第3の工程)。
次に、図33(b)に示すように、図16に示すイオン注入装置50において、PH3
を5%の濃度で含み、残部がH2ガスからなるドーピングガスから発生するすべてのイオン(矢印Ion−1で示す。)を多結晶シリコン膜604、605に対して約80keVのエネルギーでP+イオンのドーズ量として3×1013/cm2から1×1014/cm2までの範囲になるように打ち込む(第1のイオン・ドーピング処理)。
その結果、多結晶シリコン膜604、605には、リンイオンの濃度ピークが3×1018/cm3から1×1019/cm3までの範囲にある低濃度領域604a、605aが形成される。
次に、図33(c)に示すように、図16に示すイオン注入装置50において、純水素からなるドーピングガスから発生するすべてのイオン(矢印Ion−2で示す。)を低濃度領域604a、605aに対して約20keVのエネルギーでH+ イオンのドーズ量として1×1014/cm2 から1×1015/cm2までの範囲になるように打ち込む(第2のイオン・ドーピング処理)。
その結果、低濃度領域604a、605aにおける水素イオンの濃度ピークは、6×1018/cm3 から1×1020/cm3までの範囲になる。
このようにして不純物が打ち込まれた後でも、低濃度領域604a、605aでは、その結晶性が保持されるとともに、打ち込まれた水素によって、多結晶シリコン膜中の欠陥が埋められる(以上、第4の工程)。
次に、図33(d)に示すように、多結晶シリコン膜604の表面側のうち、ゲート電極609の周囲をレジストやポリイミドなどの有機材料からなるマスク675で覆う。 この状態で、図16に示すイオン注入装置50において、PH3を5%の濃度で含み、残部がH2ガスからなるドーピングガスから発生するすべてのイオン(矢印Ion−3で示す。)を低濃度領域604a、605aに対して約80keVのエネルギーでP+イオンのドーズ量として1×1015/cm2以上になるように打ち込んで、低濃度領域604aにリンイオンの濃度ピークが1×1020/cm3以上の高濃度領域604bを形成する。また、多結晶シリコン膜605aをリンイオンの濃度ピークが1×1020/cm3以上の高濃度領域605bにする(第5の工程)。
次に、図33(e)に示すように、ゲート電極609の表面側に、膜厚が5000ÅのSiO2膜からなる層間絶縁膜611を形成し、その後に、層間絶縁膜611にコンタクトホール611a、611bを形成する。
しかる後に、不純物を打ち込んだ多結晶シリコン膜604を窒素雰囲気中で温度が約300℃の条件で約1時間の熱処理を行なって、不純物を活性化する(加熱工程)。
その結果、多結晶シリコン膜604には、低濃度ソース・ドレイン領域672c、673c、および高感度ソース・ドレイン領域672d、673dが形成され、ゲート電極609の直下に相当する領域がチャネル形成領域607になる。また、多結晶シリコン膜605は、高濃度ソース・ドレイン領域672a、673aとなる。
次に、高濃度ソース・ドレイン領域672d、673dに対して、ソース電極613およびドレイン電極612をそれぞれ接続する。
このように製造したTFT670においては、コンタクトホール611a、611bをドライエッチングで形成するときに、その底面側が下層側の高濃度ソース・ドレイン領域672a、673aと、上層側の高濃度ソース・ドレイン領域672d、673dとの二層構造になっているため、充分にオーバーエッチングできる。それ故、実施例8で得られた効果に加えて、製造プロセスの安定性が向上するという効果を奏する。また、高濃度ソース・ドレイン領域672a、672d、673a、673dを形成するときの打ち込みエネルギーを大きくできるので、イオンビーム電流を大きく設定できる。それ故、TFT670の生産性が向上する。
(第14の実施例)
騒動回路内蔵型のアクティブマトリクス基板には、薄膜トランジスタに要求される特性が異なることから、異なる3つのタイプの薄膜トランジスタを形成することになる。
そこで、本例では、異なるタイプの薄膜トランジスタを第6および第7の実施例に係る導電牲シリコン膜の製造方法を応用して製造する方法を説明する。
図34は、このアクティブマトリクス基板の画素部および駆動回路部にそれぞれ形成されている薄膜トランジスタのうち、画素部に形成されているTFTと、駆動回路部でCMOS回路を構成しているnチャネル型のTFTおよびpチャネル型のTFTの構造を構式的に示す断面図である。
図34において、本例のアクティブマトリクス基板700には、ガラス基板701(絶縁基板)の上に、図面に向かって左側から順に駆動回路部のnチャネル型のTFT−A、騒動回路部のpチャネル型のTFT−B、および画素部のnチャネル型のTFT−Cが形成されている。
TFT−Aのソース・ドレイン領域712、713は、不鈍物濃度が1×1019/cm3以上のN+ 高濃度領域として形成され、ゲート電極715に対してセルフアライン的に形成されている。
TFT−Bのソース・ドレイン領域722、723は、不純物濃度が1×1019/cm3 以上のP+ 高硬度領域として形成され、ゲート電極725に対してセルフアライン的に形成されている。
TFT−Cのソース・ドレイン領域732、733は、不純物濃度が1×1019/cm3以下の低濃度領域として形成され、ゲート電極735に対してセルフアライン的に形成されている。
従って、駆動回路部のTFT−AおよびTFT−Bでは、大きなオン電流を得ることができる。また、画素部のTFT−Cでは、ソース.ドレイン領域732、733を低濃度領域として形成してあるので、十分に低いオフ電流を得ることができる。
このような構成のアクティブマトリクス基坂700の製造方法を図35を参照して説明する。
図35は、本例のアクティブマトリクス基板の製造方法を示す工程断面図である。
まず、図35(a)に示すように、ガラス基板70lの表面側に膜厚が約500Åの多結晶シリコン膜を形成した後に、それをパタンニングして、シリコン膜710、720、730を形成する。シリコン膜710は、TFT−Aを形成するための第1のシリコン膜であり、シリコン膜720は、TFT−Bを形成するための第2のシリコン膜である。シリコン膜730は、TFT−Cを形成するための第3のシリコン膜である(第1の工程)。
次に、各シリコン膜710、720、730の表面側に膜厚が約1200Åのゲート絶縁膜714、724、734を形成する(第2の工程)。
次に、ゲート絶縁膜714、724、734の表面にタンタル、アルミニウム、クロムなどの金属層をスパック法などにより形成した後に、それをパタンニングして、膜厚が約6000Åのゲート電極715、725、735を形成する(第3の工程)。
次に、矢印Ion−1で示すように、ゲート電極715、725、735をマスクとして、シリコン膜710、720、730に対して低濃度のリンイオンを打ち込む。
この工程においては、図16に示すイオン注入装置50において、PH3を5%の濃度で含み、残部がH2ガスからなるドーピングガスから発生するすべてのイオンを約80keVのエネルギーでP+イオンのドーズ量として3×1013/cm3から1×1014/cm3までの範囲になるように打ち込む(第1のイオン・ドーピング処理)。
その結果、多結晶シリコン膜710、720、730は、リンイオンの濃度ピークが3×1018/cm3から1×1019/cm3までの低濃度領域710a、720a、730aとなる。
続いて、図35(b)に示すように、図16に示すイオン注入装置50において、純水素からなるドーピングガスから発生するすべてのイオン(矢印Ion−2で示す。)を低濃度領域710a、720a、730aに対して約20keVのエネルギーでH+イオンのドーズ量として1×1014/cm2 から1×1015/cm2までの範囲になるように打ち込む(第2のイオン・ドーピング処理)。
その結果、低濃度領域710a、720a、730aにおける水素イオンの濃度ピークは、6×1018/cm3 から1×1020/cm3までの範囲になる(以上、低濃度領域形成工程)。
次に、図35(c)に示すように、シリコン膜720、730の側をレジスト740でマスクした後に、矢印Ion−3で示すように、底濃度領域710aに対して高濃度のリンイオンを打ち込む(第4の工程)。
このイオン打ち込みにおいても、図16に示すイオン注入装置50を用いる。すなわち、PH3を5%の濃度で含み、残部がH2ガスからなるドーピングガスから発生するすべてのイオンを約80keVのエネルギーでP+イオンのドーズ量として1×1015/cm2以上打ち込む(第5の工程)。
その結果、低濃度領域710aは、ゲート電極715に対してセルフアライン的に形成されたリンイオンの濃度ピークが1×1020/cm3以上のソース・ドレイン領域712、713(n+高濃度領域)となる。また、シリコン膜710のうち、ゲート電極715の直下に位置する部分がチャネル形成領域711となる。
次に、図35(d)に示すように、シリコン膜710、730の側をレジスト750でマスクした後に、矢印Ion−4で示すように、低濃度領域720aに対して高濃度のボロンイオンを打ち込む(第5の工程)。
このイオン打ち込みにおいても、図16に示すイオン注入装置50を用いる。すなわち、B2 H6 を5%の濃度で含み、残部がH2ガスからなるドーピングガスから発生するすべてのイオンを約80keVのエネルギーでB+ イオンのドーズ畳として1×1015/cm2以上打ち込む。その結果、低濃度領域720aは、ゲート電極725に対してセルフアライン的に形成されたリンイオンの濃度ピークが1×1020/cm3以上のソース・ドレイン領域722、723(p+ 高濃度領域)となる。また、シリコン膜720のうち、ゲート電極725の直下に位置する部分がチャネル形成領域721となる。
しかる後に、不純物を打ち込んだ多結晶シリコン膜710、720、730に窒素雰囲気中で温度が約300℃の条件で約1時間の熱処理を行なって、不純物を活性化する(加熱工程)。
以降の工程は、通常のTFT製造方法と同様であるため、その説明を省略する。
以上のとおり、本例の製造方法によれば、TFT−A、TFT−B、およびTFT−Cのそれぞれに対して、ドーズ量を独立した条件に設定することにより、最適な電気的特性を有するTFTを製造できる。また、熱処理温度が低いので、配線材料に対して耐熱性についての制約がなく、しかも、安価なガラス基板701を用いることができる。
(第15の実施例)
本例のアクティブマトリクス基板、およびそれに続いて説明する第16の実施例に係るアクティブマトリクス基板の構成は、基本的には、第14の実施例のアクティブマトリクス基板の構成と同様であり、画素部のTFTの構成のみが相違する。従って、以下の説明において、共通する機能を有する部分には、同符号を付して、それらの図示およびそれらの詳細な説明を省略する。
図36は、本例のアクティブマトリクス基板に形成したTFTの構成を模式的に示す断面図である。
図36において、本例のアクティブマトリクス基板800には、ガラス基板701の上に、TFT−A、TFT−B、およびTFT−Cが形成されている。
第14の実施例の説明で述べたとおり、TFT−AおよびTFT−Bのソース・ドレイン領域712、713、722、723は、不純物濃度が1×1019/cm3 以上の高濃度領域であり、ゲート電極715、725に対してセルフアライン的に形成されている。
TFT−Cのソース・ドレイン領域832、833では、ゲート電極835の端部近くに位置する部分は、不純物濃度が1×1019/cm3以下の低濃度ソース・ドレイン領域832b、833bであり、その他の領域は、不純物濃度が1×1019/cm3以上の高濃度コンタクト領域832a、833aになっている。
従って、TFT−Cは、オフ電流が小さい。また、ソース・ドレイン領域832、833には、高濃度コンタクト領域832a、833aが形成されているため、ソース・ドレイン領域832、833全体としての電気的抵抗が低い。しかも、ソース・電極およびドレイン電極を高濃度コンタクト領域832a、833aに対して接涜することができるので、そこでのコンタクト抵抗を低減することもできる。
このような構成のアクティブマトリクス基坂の製造方法を、図37を参照して説明する。
図37は、本例のアクティブマトリクス基板の製造方法を示す工程断面図である。
まず、図37(a)に示すように、ガラス基板701の表面側に膜厚が約500Åの多結晶シリコン膜を形成した後に、それをパタンニングして、シリコン膜710、720、830を形成する。ここで、シリコン膜830は、TFT−Cを形成するためのシリコン膜である(第1の工程)。
次に、各シリコン膜710、720、830の表面別に膜厚が約1200Åのゲート絶縁膜714、724、834を形成する(第2の工程)。
次に、ゲート絶縁膜714、724、834の表面にタンタル、アルミニウム、クロムなどからなる膜厚が約6000Åのゲート電極715、725、835を形成する(第3の工程)。
次に、矢印Ion−1で示すように、ゲート電極715、725、835をマスクとして、シリコン膜710、720、830に対して低濃度のリンイオンを打ち込む。
この工程においては、図16に示すイオン注入装置50において、PH3を5%の濃度で含み、残部がH2ガスからなるドーピングガスから発生するすべてのイオンを約80keVのエネルギーでP+イオンのドーズ量として3×1013/cm3から1×1014/cm3 までの範囲になるように打ち込む(第1のイオン・ドーピング工程)。
その結果、多結晶シリコン膜710、720、813は、リンイオンの濃度ピークが3×1018/cm3から1×1019/cm3までの低濃度領域710a、720a、830aとなる。
続いて、図37(b)に示すように、図16に示すイオン注入装置50において、純水素からなるドーピングガスから発生するすべてのイオン(矢印Ion−2で示す。)を低濃度領域710a、720a、830aに対して約20keVのエネルギーでH+ イオンのドーズ量として、1×1014/cm2 から1×1015/cm2までの範囲になるように打ち込む(第2のイオン・ドーピング工程)。
その結果、低濃度領域710a、720a、830aにおける水素イオンの濃度ピークは、6×1018/cm3 から1×1020/cm3までの範囲になる(以上、低濃度領域形成工程)。
次に、図37(c)に示すように、シリコン膜720、830の側をレジスト840でマスクした後に、矢印Ion−3で示すように、低濃度領域710aに対して高濃度のリンイオンを打ち込む(第4の工程)。
ここで、レジスト840は、シリコン膜830の側においては、ゲート電極835の周囲のみを覆っており、この状態でイオンを打ち込む。
このイオン打ち込みにおいても、図16に示すイオン注入装置50を用いる。すなわち、PH3を5%の濃度で含み、残部がH2ガスからなるドーピングガスから発生するすべてのイオンを約80keVのエネルギーでP+イオンのドーズ量として1×1015/cm2以上打ち込む。その結果、低濃度領域710aは、ゲート電極715に対してセルフアライン的に形成されたリンイオンの濃度ピークが1×1020/cm3 以上のソース・ドレイン領域712、713(n+高濃度領域)となる。また、シリコン膜710のうち、ゲート電極715の直下に位置する部分がチャネル形成領域711となる。
一方、低濃度領域830aには、リンイオンの濃度ピークが1×1020/cm3以上の高濃度コンタクト領域832a、833aが形成され、高濃度のイオンが打ち込まれなかった部分は、リンイオンの濃度ピークが3×1018/cm3から1×1019/cm3までの低濃度ソース・ドレイン領域832b、833bとなる。
次に、図37(d)に示すように、シリコン膜710、830の側をレジスト850でマスクした後に、矢印Ion−4で示すように、低濃度領域720aに対して高濃度のポロンイオンを打ち込む(第5の工程)。
このイオン打ち込みにおいても、図16に示すイオン注入装置50を用いる。すなわち、B2 H6を5%の濃度で含み、残部がH2ガスからなるドーピングガスから発生するすべてのイオンを約80keVのエネルギーでB+ イオンのドーズ量として1×1015/cm2以上打ち込む。その結果、低濃度領域720aは、ゲート電極725に対してセルフアライン的に形成されたリンイオンの濃度ピークが1×1020/cm3以上のソース・ドレイン領域722、723(P+高濃度領域)となる。また、シリコン膜720のうち、ゲート電極725の直下に位置する部分がチャネル形成領域721となる。
しかる後に、不純物を打ち込んだ多結晶シリコン膜710、720、830に窒素雰囲気中で温度が約300℃の条件で約1時間の熱処理を行なって、不純物を活性化する。
以降の工程は、通常のTFT製造方法と同様であるため、その説明を省略する。
以上のとおり、本例の製造方法によれば、TFT−A、TFT−B、およびTFT−Cのそれぞれに対して、ドーズ量を独立した条件に設定することにより、最適な電気的特性を有するTFTを製造できる。また、熱処理温度が低いので、配線材料に対して耐熱性についての制約がなく、しかも、安価なガラス基板701を用いることができる。
(第16の実施例)
図38は、本例のアクティブマトリクス基板に形成したTFTの構成を模式的に示す断面図である。
図38において、本例のアクティブマトリクス基板900には、ガラス基板701の上に、TFT−A、TFT−B、およびTFT−Cが形成されている。
第14の実施例の説明で述べたとおり、TFT−AおよびTFT−Bのソース・ドレイン領域712、713、722、723は、不純物濃度が1×1019/cm3以上の高濃度領域であり、ゲート電極715、725に対してセルフアライン的に形成されている。
TFT−Cのソース・ドレイン領域932、933では、ゲート電極935の端部近くに位置する部分は、不純物濃度が1×1019/cm3 以下の低濃度ソース・ドレイン領域932b、933bであり、その他の領域は、不純物濃度が1×1019/cm30以上の高濃度コンタクト領域932a、933aになっている。
従って、TFT−Cは、オフ電流が小さい。また、ソース・ドレイン領域932、933には、高濃度コンタクト領域932a、933aが形成されているため、ソース・ドレイン領域932、933全体としての電気的抵抗が低い。しかも、ソース電極およびドレイン電極を高濃度コンタクト領域932a、933aに対して接続することができるので、そこでのコンタクト抵抗を低減することもできる。
このような構成のアクティブマトリクス基板の製造方法を、図37を参照して説明する。
図39は、本例のアクティブマトリクス基板の製造方法を示す工程断面図である。
まず、図39(a)に示すように、ガラス基板701の表面側に膜厚が約500Åの多結晶シリコン膜を形成した後に、それをパタンニングして、シリコン膜710、720、930を形成する。ここで、シリコン膜930は、TFT−Cを形成するためのシリコン膜である(第1の工程)。
次に、各シリコン膜710、720、930の表面側に膜厚が約1200Åのゲート絶縁膜714、724、934を形成する(第2の工程)。
次に、ゲート絶縁膜714、724、934の表面にタンタル、アルミニウム、クロムなどからなる膜厚か約6000Åのゲート電極715、725、935を形成する(第3の工程)。
次に、矢印Ion−1で示すように、ゲート電極715、725、935をマスクとして、シリコン膜710、720、930に対して低濃度のリンイオンを打ち込む。
この工程においては、図16に示すイオン注入装置50において、PH3を5%の濃度で含み、残部がH2ガスからなるドーピングガスから発生するすべてのイオンを約80keVのエネルギーでP+イオンのドーズ量として3×1013/cm3から1×1014/cm3 までの範囲になるように打ち込む(第1のイオン・ドーピング工程)。
その結果、多結晶シリコン膜710、720、930は、リンイオンの濃度ピークが3×1018/cm3から1×1019/cm3 までの低濃度領域710a、720a、930aとなる。
続いて、図39(b)に示すように、図16に示すイオン注入装置50において、純水素からなるドーピングガスから発生するすべてのイオン(矢印Ion−2で示す。)を低濃度領域710a、720a、930aに対して約20keVのエネルギーでH+イオンのドーズ量として1×1014/cm2 から1×1015/cm2までの範囲になるように打ち込む(第2のイオン・ドーピング工程)。
その結果、低濃度領域710a、720a、930aにおける水素イオンの濃度ピークは、6×1018/cm3 から1×1020/cm3までの範囲になる(以上、低濃度領域形成工程)。
次に、図39(c)に示すように、シリコン膜720、930の側をレジスト940でマスクした後に、矢印Ion−3で示すように、低濃度領域710aに対して高濃度のリンイオンを打ち込む(第4の工程)。
ここで、レジスト940には、シリコン膜930の表面側のうち、高濃度コンタクト領域932a、933aの形成予定領域に対応する位置に開口部941、942が形成されている。
このイオン打ち込みにおいても、図16に示すイオン注入装置50を用いる。すなわち、PH3を5%の濃度で含み、残部がH2ガスからなるドーピングガスから発生するすべてのイオンを約80keVのエネルギーでP+イオンのドーズ量として1×1015/cm2以上打ち込む。
その結果、低濃度領域710aは、ゲート電極715に対してセルフアライン的に形成されたリンイオンの濃度ピークが1×1020/cm3以上のソース・ドレイン領域712、713(n+高濃度領域)となる。また、シリコン膜710のうち、ゲート電極715の直下に位置する部分がチャネル形成領域711となる。
一方、シリコン膜930の低濃度領域930aには、リンイオンの濃度ピークが1×1020/cm3以上の高濃度コンタクト領域932a、933aが形成され、高濃度のイオンが打ち込まれなかった部分は、リンイオンの濃度ピークが3×1018/cm3から1×1019/cm3までの低濃度ソース・ドレイン領域932b、933bとなる。
次に、図39(d)に示すように、シリコン膜710、930の側をレジスト950でマスクした後に、矢印Ion−4で示すように、低濃度領域720aに対して高濃度のポロンイオンを打ち込む(第5の工程)。
このイオン打ち込みにおいても、図16に示すイオン注入装置50を用いる。すなわち、B2 H6 を5%の濃度で含み、残部がH2ガスからなるドーピングガスから発生するすべてのイオンを約80keVのエネルギーでB+ イオンのドーズ量として1×1015/cm2以上打ち込む。その結果、低濃度領域720aは、ゲート電極725に対してセルフアライン的に形成されたリンイオンの濃度ピークが1×1020/cm3以上のソース・ドレイン領域722、723(p+高濃度領域)となる。また、シリコン膜720のうち、ゲート電極725の直下に位置する部分がチャネル形成領域721となる。
しかる後に、不純物を打ち込んだ多結晶シリコン膜710、720、930に窒素雰囲気中で温度が約300℃の条件で約7時間の熱処理を行なって、不純物を活性化する。
以降の工程は、通常のTFT製造方法と同様であるため、その説明を省略する。
以上のとおり、本例の製造方法によれば、TFT−A、TFT−B、およびTFT−Cのそれぞれに対して、ドーズ量を独立した条件に設定することにより、最適な電気的特性を有するTFTを製造できる。また、熱処理温度が低いので、配線材料に対して耐熱性についての制約がなく、しかも、安価なガラス基板701を用いることができる。
なお、第14ないし第16の実施例において、低濃度領域形成工程は、第3、第4、および第5の工程のうちのいずれの工程の後に行なってもよい。また、第4の工程と第5の工程の順序を入れ換えてもよい。さらに、第1の工程を行なう前にガラス基板701の上に膜厚が約2000Åのシリコン酸化膜を形成しておき、ガラス基板701の側から素子部に重金属類が拡散することを防止してもよい。さらに、第11ないし第13の実施例で説明したソース・ドレイン構造のように、ソース・ドレイン領域を2層のシリコン膜で形成してもよい。