CN206117621U - 上电复位电路及集成电路 - Google Patents

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Abstract

本实用新型公开了一种上电复位电路及集成电路。该上电复位电路包括：第一上电模块，输出第一上电信号；第一保持模块，连接到第一上电模块的输出端，输入第一上电信号，输出第一复位信号；第二上电模块，连接到第一保持模块的输出端，输入第一复位信号，输出第二上电信号；第二保持模块，连接到第二上电模块的输出端，输入第二上电信号，输出第二复位信号。根据本实用新型的实施例通过改进上电复位电路的结构，使得上电复位电路在慢上电和快上电情况下均能产生可靠的复位信号，实现对集成电路系统的上电复位。

Description

上电复位电路及集成电路
技术领域
本实用新型涉及集成电路设计领域，尤其涉及一种上电复位电路及集成电路。
背景技术
在集成电路设计领域，各种集成电路都可以包括上电复位(POR：PowerOn Reset)电路，其作用是保证在施加电源后，模拟和数字模块初始化至已知状态。基本POR功能会产生一个内部复位脉冲或复位电平以避免“竞争”现象，并使器件保持静态，直至电源电压稳定或达到一个能保证正常工作的阈值。一旦电源电压达到阈值电压，POR电路就会释放内部复位信号，状态机开始初始化，在初始化完成后，集成电路开始正常工作。
然而，现有技术的上电复位电路通常仅能分别保证慢上电(例如1ms以上)或快上电(例如1ms以内)时的上电复位，无法同时保证慢上电和快上电情况下的上电复位。
实用新型内容
技术问题
有鉴于此，本实用新型提出一种上电复位电路，通过改进上电复位电路的结构，使得上电复位电路在慢上电和快上电情况下均能产生可靠的复位信号，实现对集成电路系统的上电复位。
解决方案
根据本实用新型的一个方面，提供了一种上电复位电路。所述上电复位电路包括：
第一上电模块，所述第一上电模块输出第一上电信号；
第一保持模块，所述第一保持模块连接到所述第一上电模块的输出端，输入所述第一上电信号，输出第一复位信号；
第二上电模块，所述第二上电模块连接到所述第一保持模块的输出端，输入所述第一复位信号，输出第二上电信号；
第二保持模块，所述第二保持模块连接到所述第二上电模块的输出端，输入所述第二上电信号，输出第二复位信号。
在一种可能的实现方式中，所述第一上电模块包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第一电容，
其中，所述第一晶体管的漏极分别连接到所述第三晶体管的栅极、所述第三晶体管的漏极以及所述第四晶体管的栅极；
所述第二晶体管的栅极分别连接到所述第二晶体管的漏极、所述第四晶体管的漏极以及所述第一电容的一端，所述第一电容的一端输出所述第一上电信号；
所述第一晶体管的源极以及所述第二晶体管的源极连接到电源电压；
所述第一晶体管的栅极、所述第三晶体管的源极、所述第四晶体管的源极以及所述第一电容的另一端接地。
在一种可能的实现方式中，所述第二上电模块包括：第五晶体管、第六晶体管以及第二电容，
其中，所述第五晶体管的栅极连接到所述第六晶体管的栅极，输入所述第一复位信号；
所述第五晶体管的漏极分别连接到所述第六晶体管的漏极以及所述第二电容的一端，所述第二电容的一端输出所述第二上电信号；
所述第五晶体管的源极连接到电源电压；
所述第六晶体管的源极以及所述第二电容的另一端接地。
在一种可能的实现方式中，所述第一保持模块包括：
第一施密特触发器，所述第一施密特触发器的输入端输入所述第一上电信号，输出所述第一复位信号。
在一种可能的实现方式中，所述第一保持模块包括：
第一倒相器模块，所述第一倒相器模块的输入端输入所述第一上电信号，输出所述第一复位信号，
其中，所述第一倒相器模块包括串联的偶数个倒相器。
在一种可能的实现方式中，所述第二保持模块包括：
第二施密特触发器，所述第二施密特触发器的输入端输入所述第二上电信号，输出中间信号；
第二倒相器模块，连接到所述第二施密特触发器，所述第二倒相器模块的输入端输入所述中间信号，输出所述第二复位信号，
其中，所述第二倒相器模块包括串联的奇数个倒相器。
在一种可能的实现方式中，所述第二保持模块包括：
第三倒相器模块，所述第三倒相器模块的输入端输入所述第二上电信号，输出所述第二复位信号，
其中，所述第三倒相器模块包括串联的奇数个倒相器。
在一种可能的实现方式中，所述第一晶体管和所述第二晶体管为PMOS晶体管，所述第三晶体管和所述第四晶体管为NMOS晶体管。
在一种可能的实现方式中，所述第五晶体管为PMOS晶体管，所述第六晶体管为NMOS晶体管。
根据本实用新型的另一方面，提供了一种集成电路，所述集成电路包括如上所述的上电复位电路，所述上电复位电路输出的第二复位信号对所述集成电路进行上电复位。
有益效果
根据本实用新型的实施例，通过改进上电复位电路的结构，使得上电复位电路在慢上电和快上电情况下均能产生可靠的复位信号，实现对集成电路系统的上电复位。
根据下面参考附图对示例性实施例的详细说明，本实用新型的其它特征及方面将变得清楚。
附图说明
包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本实用新型的示例性实施例、特征和方面，并且用于解释本实用新型的原理。
图1是根据本实用新型一示例性实施例示出的上电复位电路的示意图。
图2是根据本实用新型一示例性实施例示出的上电复位电路的示意图。
具体实施方式
以下将参考附图详细说明本实用新型的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
另外，为了更好的说明本实用新型，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本实用新型同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本实用新型的主旨。
实施例1
图1是根据本实用新型一示例性实施例示出的上电复位电路的示意图。
根据本实用新型的示例性实施例的上电复位电路可以应用于集成电路中，输出第二复位信号对集成电路系统进行上电复位。如图1所示，在一种可能的实现方式中，该上电复位电路包括：
第一上电模块11，所述第一上电模块11输出第一上电信号VB；
第一保持模块12，所述第一保持模块12连接到所述第一上电模块11的输出端，输入所述第一上电信号VB，输出第一复位信号VC；
第二上电模块13，所述第二上电模块13连接到所述第一保持模块12的输出端，输入所述第一复位信号VC，输出第二上电信号VD；
第二保持模块14，所述第二保持模块14连接到所述第二上电模块13的输出端，输入所述第二上电信号VD，输出第二复位信号VOUT。
该实施例通过改进上电复位电路的结构，使得上电复位电路在慢上电和快上电情况下均能产生可靠的复位信号，实现对集成电路系统的上电复位。
举例来说，第一上电模块11和第一保持模块12可以组成慢上电部分，在电源电压VDD慢上电(例如1ms以上)的过程中产生可靠的复位信号，也即第一复位信号VC；第二上电模块13和第二保持模块14可以组成快上电部分，在电源电压VDD快上电(例如1ms以内)的过程中产生可靠的复位信号，也即第二复位信号VOUT。将慢上电部分与快上电部分串联后，可以保证无论在快上电过程还是慢上电过程中，都能够产生可靠的复位信号(第二复位信号VOUT)。
如图2所示，在一种可能的实现方式中，第一上电模块11可以包括：第一晶体管P1、第二晶体管P2、第三晶体管N1、第四晶体管N2以及第一电容C1。
其中，所述第一晶体管P1的漏极分别连接到所述第三晶体管N1的栅极、所述第三晶体管N1的漏极以及所述第四晶体管N2的栅极；
所述第二晶体管P2的栅极分别连接到所述第二晶体管P2的漏极、所述第四晶体管N2的漏极以及所述第一电容C1的一端，所述第一电容C1的一端输出所述第一上电信号VB；
所述第一晶体管P1的源极以及所述第二晶体管P1的源极连接到电源电压VDD；
所述第一晶体管P1的栅极、所述第三晶体管N1的源极、所述第四晶体管N2的源极以及所述第一电容C1的另一端接地GND。
在一种可能的实现方式中，所述第一晶体管P1和所述第二晶体管P2为PMOS晶体管，所述第三晶体管N1和所述第四晶体管N2为NMOS晶体管。
如图2所示，在一种可能的实现方式中，所述第二上电模块13包括：第五晶体管P3、第六晶体管N3以及第二电容C2，
其中，所述第五晶体管P3的栅极连接到所述第六晶体管N3的栅极，输入所述第一复位信号VC；
所述第五晶体管P3的漏极分别连接到所述第六晶体管N3的漏极以及所述第二电容C2的一端，所述第二电容C2的一端输出所述第二上电信号VD；
所述第五晶体管P3的源极连接到电源电压VDD；
所述第六晶体管N3的源极以及所述第二电容C2的另一端接地GND。
在一种可能的实现方式中，所述第五晶体管P3为PMOS晶体管，所述第六晶体管N3为NMOS晶体管。
举例来说，如图2所示，在电源电压VDD慢上电的情况下，当VDD较低(小于复位电压)时，在第一上电模块11中，第一晶体管P1和第四晶体管N2关断，第三晶体管N1采用漏电较小的二极管接法，对第一晶体管P1的漏极电压VA下拉，使得第一晶体管P1的漏极的电压VA为0；而第二晶体管P2采用二极管接法，对第一上电信号VB上拉，使得第一上电信号VB为1，经过第一保持模块12保持后，第一复位信号VC为1。此时，在第二上电模块13中，由于第一复位信号VC为1，第五晶体管P3关断，第六晶体管N3导通，使得第二上电信号VD为0，经过第二保持模块14翻转后，第二复位信号VOUT为1，输出了有效的第二复位信号VOUT，系统处于复位状态。
在一种可能的实现方式中，随着电源电压VDD升高到大于或等于复位电压，在第一上电模块11中，第一晶体管P1导通，并与第三晶体管N1分压，电压VA逐渐抬高为1，第四晶体管N2逐渐导通，并与第二晶体管P2分压，第一上电信号VB逐渐降低为0；当第一上电信号VB降低至0时，经过第一保持模块12保持后，第一复位信号VC变为0。此时，在第二上电模块13中，由于第一复位信号VC为0，第五晶体管P3导通，第六晶体管N3关断，使得第二上电信号VD为1，经过第二保持模块14翻转后，第二复位信号VOUT为0，完成系统复位，使得系统的复位状态解除，开始正常工作。
在一种可能的实现方式中，如图2所示，在电源电压VDD快上电的情况下，VDD快速升高，在第一上电模块11中，第一电容C1的一端输出所述第一上电信号VB，由于第一电容C1的两端电压不能突变，因此第一上电信号VB会保持一段较长时间的0状态；经过第一保持模块12保持后，第一复位信号VC保持为0。此时，在第二上电模块13中，第一复位信号VC为0，而第二电容C2的两端电压不能突变，使得第二上电信号VD仍然为0；经过第二保持模块14翻转后，第二复位信号VOUT为1，输出了有效的第二复位信号VOUT，系统处于复位状态。
在一种可能的实现方式中，由于电源电压VDD快速上升到工作电压，使得第二上电模块13中的第五晶体管P3导通，第六晶体管N3关断，第五晶体管P3对第二电容C2缓慢充电，使得第二上电信号VD逐渐升高到1；经过第二保持模块14翻转后，第二复位信号VOUT翻转为0，完成系统复位，使得系统的复位状态解除，开始正常工作。
举例来说，如果上电复位电路仅包括慢上电部分(例如，第一上电模块11和第一保持模块12)，则在慢上电时能产生可靠的复位信号；而在快上电时，由于第一电容C1的两端电压不能突变，无法输出有效的复位信号(输出1)，没有复位过程。如果上电复位电路仅包括快上电部分(例如，第二上电模块13和第二保持模块14)，则在快上电时能产生可靠的复位信号，而在慢上电时，在一定时间内第二上电信号VD等于电源电压VDD，第二复位信号VOUT为0，无法输出有效的复位信号，没有复位过程。
举例来说，如果上电复位电路采用快上电部分与慢上电部分的串联方式，也即快上电部分在前，慢上电部分在后，则在快上电时，由于电容的两端电压不能突变，无法输出有效的复位信号，没有复位过程；而在慢上电时，由于对电容的充电时间较长，仅能输出较短时间的高脉冲，无法输出有效的复位信号，没有复位过程。
通过这种方式，根据本实用新型的示例性实施例的上电复位电路在慢上电和快上电情况下均能产生可靠的复位信号，实现对集成电路系统的上电复位。
如图2所示，在一种可能的实现方式中，所述第一保持模块12可包括：第一施密特触发器(SMT)S1，所述第一施密特触发器S1的输入端输入所述第一上电信号VB，输出所述第一复位信号VC。
如图2所示，在一种可能的实现方式中，所述第二保持模块14包括：
第二施密特触发器S2，所述第二施密特触发器S2的输入端输入所述第二上电信号VD，输出中间信号VS2；
第二倒相器模块INV2，连接到所述第二施密特触发器S2，所述第二倒相器模块INV2的输入端输入所述中间信号VS2，输出所述第二复位信号VOUT，其中，所述第二倒相器模块INV2包括串联的奇数个倒相器。
举例来说，施密特触发器具有两个稳定状态，但与一般触发器不同的是，施密特触发器采用电位触发方式，其状态由输入信号电位维持；对于负向递减和正向递增两种不同变化方向的输入信号，施密特触发器有不同的阈值电压。
在一种可能的实现方式中，第一保持模块12采用第一施密特触发器S1。这样，在第一上电信号VB未达到第一施密特触发器S1的阈值电压时，可以将第一上电信号VB保持为第一复位信号VC，在第一上电信号VB达到第一施密特触发器S1的阈值电压时，可以快速实现第一复位信号VC的翻转，从而保证第一复位信号VC的稳定性和准确性。
在一种可能的实现方式中，第二保持模块14采用第二施密特触发器S2和第二倒相器模块INV2进行串联，其中，第二倒相器模块INV2包括串联的奇数个倒相器。这样，在第二上电信号VD未达到第二施密特触发器S2的阈值电压时，可以将第二上电信号VD反相保持为第二复位信号VOUT，在第二上电信号VD达到第二施密特触发器S2的阈值电压时，可以快速实现第二复位信号VOUT的翻转，从而保证第二复位信号VOUT的稳定性和准确性。
本领域技术人员应理解，本实用新型的实施例不限制第一施密特触发器S1、第二施密特触发器S2以及第二倒相器模块INV2中的倒相器的种类，可以采用本领域技术人员已知的任意结构的施密特触发器和倒相器。
通过这种方式，可以保证第二复位信号VOUT的稳定性和准确性，从而实现系统的上电复位。
在另一种可能的实现方式中，所述第一保持模块12可包括：
第一倒相器模块INV1，所述第一倒相器模块INV1的输入端输入所述第一上电信号VB，输出所述第一复位信号VC，
其中，所述第一倒相器模块INV1包括串联的偶数个倒相器。
在另一种可能的实现方式中，所述第二保持模块14可包括：
第三倒相器模块INV3，所述第三倒相器模块INV3的输入端输入所述第二上电信号VD，输出所述第二复位信号VOUT，
其中，所述第三倒相器模块INV3包括串联的奇数个倒相器。
举例来说，第一保持模块12采用由串联的偶数个倒相器组成的第一倒相器模块INV1，可以将第一上电信号VB有效地保持为第一复位信号VC；第二保持模块14采用由串联的奇数个倒相器组成的第三倒相器模块INV3，可以将第二上电信号VD有效地反相保持为第二复位信号VOUT。
本领域技术人员应理解，本实用新型的实施例不限制第一倒相器模块INV1和第三倒相器模块INV3中的倒相器的种类，可以采用本领域技术人员已知的任意结构的倒相器。
通过这种方式，可以保证第二复位信号VOUT的准确性，从而实现系统的上电复位。
在一种可能的实现方式中，所述第二晶体管P2为倒置比的PMOS晶体管，所述第三晶体管N1为倒置比的NMOS晶体管。
在一种可能的实现方式中，所述第五晶体管P3为倒置比的PMOS晶体管。
举例来说，倒置比晶体管是指宽度小于长度的晶体管，一般用于替代大电阻。第二晶体管P2采用倒置比的PMOS晶体管，可以控制对第一电容C1的充电速度；第五晶体管P3采用倒置比的PMOS晶体管，可以控制对第二电容C2的充电速度；第三晶体管N1采用倒置比的NMOS晶体管，可以提高第三晶体管N1的分压能力。
通过这种方式，在慢上电和快上电情况下均保证产生可靠的复位信号，实现对集成电路系统的上电复位。
在一种可能的实现方式中，根据本实用新型的示例性实施例还提供一种集成电路，所述集成电路采用如上所述的上电复位电路，所述上电复位电路输出的第二复位信号对所述集成电路进行上电复位。
本实用新型的实施例通过改进上电复位电路的结构，使得上电复位电路在慢上电和快上电情况下均能产生可靠的复位信号，实现对集成电路系统的上电复位。
以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种上电复位电路，其特征在于，所述上电复位电路包括：
第一上电模块，所述第一上电模块输出第一上电信号；
第一保持模块，所述第一保持模块连接到所述第一上电模块的输出端，输入所述第一上电信号，输出第一复位信号；
第二上电模块，所述第二上电模块连接到所述第一保持模块的输出端，输入所述第一复位信号，输出第二上电信号；
第二保持模块，所述第二保持模块连接到所述第二上电模块的输出端，输入所述第二上电信号，输出第二复位信号。
2.根据权利要求1所述的上电复位电路，其特征在于，所述第一上电模块包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第一电容，其中，所述第一晶体管的漏极分别连接到所述第三晶体管的栅极、所述第三晶体管的漏极以及所述第四晶体管的栅极；
所述第二晶体管的栅极分别连接到所述第二晶体管的漏极、所述第四晶体管的漏极以及所述第一电容的一端，所述第一电容的一端输出所述第一上电信号；
所述第一晶体管的源极以及所述第二晶体管的源极连接到电源电压；
所述第一晶体管的栅极、所述第三晶体管的源极、所述第四晶体管的源极以及所述第一电容的另一端接地。
3.根据权利要求1所述的上电复位电路，其特征在于，所述第二上电模块包括：第五晶体管、第六晶体管以及第二电容，
其中，所述第五晶体管的栅极连接到所述第六晶体管的栅极，输入所述第一复位信号；
所述第五晶体管的漏极分别连接到所述第六晶体管的漏极以及所述第二电容的一端，所述第二电容的一端输出所述第二上电信号；
所述第五晶体管的源极连接到电源电压；
所述第六晶体管的源极以及所述第二电容的另一端接地。
4.根据权利要求1-3中任意一项所述的上电复位电路，其特征在于，所述第一保持模块包括：
第一施密特触发器，所述第一施密特触发器的输入端输入所述第一上电信号，输出所述第一复位信号。
5.根据权利要求1-3中任意一项所述的上电复位电路，其特征在于，所述第一保持模块包括：
第一倒相器模块，所述第一倒相器模块的输入端输入所述第一上电信号，输出所述第一复位信号，
其中，所述第一倒相器模块包括串联的偶数个倒相器。
6.根据权利要求1-3中任意一项所述的上电复位电路，其特征在于，所述第二保持模块包括：
第二施密特触发器，所述第二施密特触发器的输入端输入所述第二上电信号，输出中间信号；
第二倒相器模块，连接到所述第二施密特触发器，所述第二倒相器模块的输入端输入所述中间信号，输出所述第二复位信号，
其中，所述第二倒相器模块包括串联的奇数个倒相器。
7.根据权利要求1-3中任意一项所述的上电复位电路，其特征在于，所述第二保持模块包括：
第三倒相器模块，所述第三倒相器模块的输入端输入所述第二上电信号，输出所述第二复位信号，
其中，所述第三倒相器模块包括串联的奇数个倒相器。
8.根据权利要求2所述的上电复位电路，其特征在于，
所述第一晶体管和所述第二晶体管为PMOS晶体管，所述第三晶体管和所述第四晶体管为NMOS晶体管。
9.根据权利要求3所述的上电复位电路，其特征在于，
所述第五晶体管为PMOS晶体管，所述第六晶体管为NMOS晶体管。
10.一种集成电路，其特征在于，所述集成电路包括如权利要求1-9中任意一项所述的上电复位电路，所述上电复位电路输出的第二复位信号对所述集成电路进行上电复位。
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