KR100269531B1 - 수신기 및 입력 신호 응답 방법 - Google Patents

수신기 및 입력 신호 응답 방법 Download PDF

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KR100269531B1
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포만 제프리 엘
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Abstract

본 발명은 수신기 및 입력 신호에 응답하는 방법으로 구현된다. 입력 신호는 제 1 스테이지에서 수신되며, 제 1 스테이지는 그 입력 신호에 응답하여 제 1 스테이지 출력 신호를 생성한다.
입력 신호가 제 1 레벨을 초과하지 않는 경우 제 1 스테이지 출력 신호가 과전압 소자에 의해 생성된다. 과전압 소자는 입력 신호를 출력을 통해 제 2의 하위 입력 신호 레벨로 전달한다.
입력 신호가 제 1 레벨을 초과하는 경우, 제 1 스테이지 출력 신호는 제 2 레벨보다 높은 출력 신호 레벨로 풀업(pullup) 소자에 의해 생성된다.
제 1 스테이지로부터의 출력 신호는 제 2 스테이지에서 수신된다. 제 2 스테이지는 출력 신호에 응답하여 제 2 스테이지 출력을 생성한다. 입력 신호가 제 1 레벨을 초과하는 경우 제 2 스테이지 출력은 제 2 스테이지 풀업 소자를 이용하지 않는다.

Description

수신기 및 입력 신호 응답 방법{METHOD AND APPARATUS FOR MULTI-LEVEL INPUT VOLTAGE RECEIVER CIRCUIT}
본 발명은 전반적으로 정보 처리 시스템의 수신기(receivers)에 관한 것으로, 보다 상세하게는 서로 상이한 입력 신호 전압 레벨에 적합한 수신기에 적용할 수 있는 수신기에 관한 것이다.
집적 회로의 내부 공급 전압 및 그 회로에 의해 처리될 수 있는 대응하는 신호의 전압 레벨은 회로에 이용되는 제조 기술의 요건 및 한계에 의해 영향을 받는다. 컴퓨터 시스템이 상이한 내부 공급 전압을 필요로 하는 어느 정도 상이한 기술을 이용하여 제조되는 집적 회로를 갖는 것은 이례적인 일이 아니다. 이런 경우에도 시스템내의 회로는 서로 통신해야 한다. 예를 들면, 마이크로프로세서 집적 회로는 공칭 2.5 볼트의 내부 공급 전압(Vdd)을 필요로 하는 특정한 상보형 금속 산화물 반도체("CMOS") 기술을 이용하여 제조되는 반면, 컴퓨터 시스템 인터페이스 버스 또는 메모리 버스상에서 마이크로프로세서와 통신하는 다른 소자는 공칭 3.3 볼트의 내부 공급 전압(OVdd)을 필요로 하는 어느 정도 상이한 CMOS 기술을 이용하여 제조될 수 있다. OVdd 내부 공급 전압을 갖는 소자는 마이크로프로세서로부터 입력되는 신호와 같은 하이 논리 신호가 OVdd에 근접할 것을 요구하는 반면, 마이크로프로세서는 단지 Vdd에 근접하는 하이 레벨 신호만을 공급할 수 있는 경우도 있다. 또한, OVdd가 소자내에서 FET에 대해 일정한 최대 소스-드레인 또는 게이트 산화물 브레이크다운 전압을 초과하는 경우, 소자는 손상을 방지하기 위해 마이크로프로세서로부터 입력되는 신호와 같은 로우 논리 신호가 접지보다 충분히 높은 얼마간의 전압으로 제한될 것을 요구할 수 있다.
당 분야에서 통상의 지식을 가진 자라면, 도 1에 도시된 바와 같이 하나의 애플리케이션에서 최대 2.5 볼트로 신호를 제공하고 다른 애플리케이션에서 최대 3.3 볼트로 신호를 제공하는 등, 가변 전압 레벨의 입력 신호를 수신하는 회로를 사용하는 것에 익숙할 것이다.
도 1을 참조하면, QN7, QN8, QN9, QN10은 패스 게이트로서 접속되는데, 그들의 게이트는 Vdd에 접속되며, 그들의 드레인은 노드(112)에서 함께 연결되고, 그들의 소스는 저항 Z1, Z2, Z3, Z4에 각각 연결된다. 4개의 저항은 그들의 다른 측면상에서 입력 신호를 수신하는 입력 단자에 모두 연결된다. 이들 4개의 FET 및 4개의 저항은 회로(100)의 소자의 나머지 부분이 과도하게 높은 전압 입력 신호에 의해 손상되지 않도록 과전압 보호 기능을 제공한다.
과전압 보호 회로의 출력인 노드(112)에는 FET QN1 및 QP1이 접속되어 있으며, 이들은 인버터로서 접속되어 과전압 회로 출력을 수신한다. QN1의 소스는 QN2의 드레인에 결합되고, QN2은 그의 게이트에서 외부 인에이블 신호를 수신한다. QN1 및 QP1의 드레인은 다른 FET인 QP2의 드레인에 연결되고, QP2의 게이트는 인에이블선에 접속되어 있다.
QN1 및 QP1의 드레인은 QP6의 게이트에 또한 접속되는데, QP6은 하프 래치(half latch)로서 동작하며 그의 소스는 Vdd에 접속되며, 그의 드레인은 저항 Z6을 통해 노드(112)에 접속된다. QP6의 게이트는 FET QP8 및 QP9의 소스-드레인을 통해 Vdd에 또한 접속된다. QP8의 게이트는 노드(112)에 접속된다. QP9의 게이트는 모드선(Mode line)에 접속되어 외부 모드 신호를 수신한다. 모드 신호는 입력 신호가 적어도 Vdd에 도달하는지의 여부에 따라 스위칭된다. (입력 신호가 적어도 Vdd에 도달하는 경우는 이후 "하이 입력 전압 모드"로서 지칭되고, 입력 신호가 적어도 Vdd에 도달하지 않는 경우는 이후 "로우 입력 전압 모드"로서 지칭된다.)
QN1 및 QP1의 드레인은 인버터 QP3/QN3에 또한 접속된다. QP3/QN3 인버터 출력(즉, QN3 및 QP3의 상호접속된 드레인)은 인버터 QP4/QN4에 접속되는데, 이 인버터 QP4/QN4의 출력은 인버터 QP5/QN5에 접속되고, 이 인버터 QP5/QN5의 출력은 출력선(Output line)에 접속된다.
회로(100)의 동작을 해석하기 위해 초기 상태로부터 시작하기로 한다. 초기 상태에서 입력 신호는 로우이고, 인에이블 신호는 하이이며, 노드(112)는 로우이고, QP1, QN2, QN3, QP4, QN5가 온이며, QP2, QP3, QP5, QP6이 오프이고, 출력은 로우이다. 또한, 모드 신호가 하이이면 로우 입력 전압 모드의 경우에 대해 QP9는 오프인 상태로 시작된다.
인에이블 신호는 하이 상태를 유지하여 QP2를 오프로 하고 QN2를 온으로 유지함으로써 수신기의 동작을 가능하게 한다.
입력 신호가 하이로 되는 경우, 입력 신호상의 과전압을 보호하기 위해 패스 게이트로서 접속된 NFET QN7, QN8, QN9, QN10으로 인해, 노드(112)는 Vdd-Vt의 한계까지 신호를 추종한다. 노드(112)상의 상승 전압은 QP1을 턴오프시킨다(그리고 QN1을 턴온시킨다). 그러나, 노드(112)상의 전압은 패스 게이트로 인해, QP1을 완전히 턴오프시킬 정도로 충분히 높은 레벨까지 상승하지는 않는다. 따라서, Vdd로부터 QP1 및 QN1을 통해 접지로 바람직하지 않은 "누설" 저류가 흐를 것이다. 따라서 QP6이 제공되어, 노드(112)상의 상승 전압이 QP1을 턴오프시키고 QN1을 턴온시키며, 노드(124)를 로우로 풀링하고, QP6을 턴온시켜, 노드(112)를 풀업하도록 한다. 이 피드백은 노드(112)를 Vdd로 완전히 풀업하여, 노드(112)상에서 패스 게이트의 영향에 의해 입력 신호에 부과된 제한에도 불구하고, QN1은 완전히 턴온되고 QP1은 완전히 턴오프된다.
노드(124)가 로우로 되면, QP3이 턴온되고(또한 QN3을 턴오프시키고), 따라서 QP4가 턴오프되며(또한 QN4가 턴온되며), 그 결과 QP5를 턴온시켜(또한 QN5를 턴오프시켜), 출력을 하이로 풀링한다.
입력 신호가 로우로 되는 경우, QP6은 노드(112)의 신호가 아래로 내려가는 것을 방해한다. 그러나, QP6를 소형의 FET로 선택하면, 입력 신호보다 더 느리기는 하지만, 노드(112)의 전압이 입력 신호를 따라 하강할 수 있다. 노드(112)의 전압 하강은 QP1을 턴온시키고(QN1을 턴오프시키고), 노드(124)를 풀업한다. 노드(124)의 상승 전압은 QP6을 턴오프시키고, QP6이 노드(112)상의 하강 전압을 방해하는 것을 감소시켜, 노드(112)는 궁극적으로 입력 신호를 따라 로우 상태로 되고 마찬가지로 노드(124)는 결국 완전히 하이로 된다. 노드(124)의 하이는 QP3을 또한 턴오프시키고(QN3을 턴온시키고), 이 QP3은 QP4를 턴온시키며(QN4를 턴오프시키며), 이 QP4는 QP5를 턴오프시켜(QN5를 턴온시켜), 출력을 로우로 풀업한다.
상기한 설명으로부터 알 수 있는 바와 같이, 회로(100)의 응답 속도는 전압 보호를 위한 절충안으로 인해 느려지게 된다. 따라서 과전압 보호를 제공하고 종래 기술에서와 같이 속도가 저하되지 않는 개선된 수신기가 필요하게 된다.
본 발명의 목적은 입력 신호에 응답하여 신호를 출력하는 수신기 응답 시간을 감소시키는 것이다.
본 발명에 따르면, 전술한 내용 및 다른 목적은 수신기 및 입력 신호에 응답하는 방법으로 구현된다. 입력 신호는 제 1 스테이지에서 수신되며, 제 1 스테이지는 그 입력 신호에 응답하여 제 1 스테이지 출력 신호를 생성한다.
입력 신호가 제 1 레벨을 초과하지 않는 경우 과전압 소자(overvoltage element)에 의해 제 1 스테이지 출력 신호가 생성된다. 과전압 소자는 입력 신호를 출력을 통해 제 2의 하위 입력 신호 레벨로 전달한다.
입력 신호가 제 1 레벨을 초과하는 경우, 제 2 레벨보다 높은 출력 신호 레벨로 풀업(pullup) 소자에 의해 제 1 스테이지 출력 신호가 생성된다.
제 1 스테이지로부터의 출력 신호는 제 2 스테이지에서 수신된다. 제 2 스테이지는 출력 신호에 응답하여 제 2 스테이지 출력을 생성한다. 입력 신호가 제 1 레벨을 초과하는 경우 제 2 스테이지 출력은 제 2 스테이지 풀업 소자를 이용하지 않는다.
다른 측면에서, 본 발명에 의하면 입력 신호가 제 1 레벨을 초과하지 않는 경우 제 2 스테이지 풀업 소자를 이용하고, 입력 신호가 제 1 레벨을 초과할 것으로기대되는 경우 제 2 스테이지 풀업 소자를 디스에이블시킴으로써, 풀업 소자가 입력 신호를 방해(oppose)하는 것을 피하도록 한다.
또 다른 측면에서, 본 발명에 의하면 제 1 스테이지 회로내의 과전압 보호부가 패스 게이트를 포함한다.
또 다른 측면에서, 본 발명에 의하면 제 1 스테이지 풀업 회로는 입력 신호에 동작적으로 접속된 변조 전극(modulating electrode), 공급 전압에 접속된 하나의 도전성 전극, 패스 게이트에 접속된 다른 하나의 도전성 전극을 갖는 트랜지스터를 포함한다.
그리고 이 제 2 스테이지 회로는 직렬로 동작적으로 접속된 다수의 인버터를 포함하되, 직렬의 제 1 인버터는 상기 제 1 스테이지에 동작적으로 접속된 입력을 갖는다.
본 발명의 장점은 입력 신호에 대한 보다 빠른 응답을 얻을 수 있다는 점이다.
본 발명의 다른 장점은 정전기 방전(electrostatic discharge)을 포함하여 과전압으로부터 회로를 보호한다는 점이다.
부가적인 목적, 장점, 신규한 특징은 다음의 상세한 설명에 개시되며, 본 발명을 실행하는 자와 당 분야에서 통상의 지식을 가진 자에게 명백할 것이다. 본 발명의 정신 및 범위내에 다른 실시예도 존재한다. 이들 목적 및 실시예는 첨부되는 청구 범위에서 나타낸 조합으로 성취될 수도 있다. 본 발명은 정의된 청구 범위에 의해서만 한정된다.
도 1은 종래 기술의 수신기의 개략적인 도면.
도 2는 본 발명을 채용하는 회로의 개략적인 도면.
도면의 주요 부분에 대한 부호의 설명
112, 124 : 노드 QP1∼QP9, QP15 : 트랜지스터
QN1∼QN10, QN15 : 트랜지스터 Z1∼Z6 : 저항
본 발명의 신규한 특징을 지적하기 위해, 다음의 설명에서는 CMOS 기술에 관해 당 분야에서 통상의 지식을 가진 자에게 명백한 통상적인 특징이나, 오프-칩 수신기에 의한 신호의 수신은 생략하거나 간략하게만 기술한다. 당 분야에서 통상의 지식을 가진 자라면 이하 전 범위에서 참조 자료로 인용되는 존 피. 우예무라(John P. Uyemura), 1992, Kluwer Academic 예 의한 "Circuit Design for CMOS VLSI"에 기술된 바와 같은 CMOS 기술, 고주파 스위칭, 전송선 효과의 세부사항을 잘 알고 있을 것으로 가정한다.
도 2를 참조하면, 바람직한 실시예의 개략적인 도면이 도시되어 있다. 회로(200)는 회로(100)와 유사한 방식으로 상호접속된 다수의 소자를 갖는다. 그러나 회로(200)는 부가적인 소자를 가지며, 이들이 회로(200)의 향상된 기능 및 성능을 제공한다. 당 분야에서 통상의 지식을 가진 자에 의해 이해되는 바와 같이, 회로(200)내의 유사한 소자 및 유사한 상호접속에까지 세세하게 기술할 필요는 없다. 따라서, 이후의 설명에서는 부가적인 소자 및 그 상호접속에 대해 중점을 두어 기술할 것이다.
바람직한 실시예에서, 공급 전압 Vdd는 2.5 볼트이다. 하이 입력 전압 모드에서, 입력 신호는 최대 2.5 볼트로 예상된다. 로우 입력 전압 모드에서, 입력 신호는 최대 3.3 볼트로 예상된다.
도 2에서, 이전에 기술된 과전압 방지 회로에 FET QN6 및 저항 Z5가 부가되었다. 저항 Z5는 저항 Z1 내지 저항 Z4와 유사한 방식으로 입력선에 연결된다. 저항 Z5의 다른 단자는 QN6의 게이트에 연결된다. 즉, 저항 Z5는 입력선에 풀업 FET QN6을 동작적으로 접속시킨다. QN6의 드레인은 공급 전압 Vdd에 연결되고, 소스는 이미 기술한 노드(112)에 연결된다. (여기에서, FET의 게이트는 트랜지스터에 통상적으로 적용되는 "변조 전극"이라는 용어로 또한 지칭된다. 그리고, 마찬가지로 FET의 소스 및 드레인은 "도전성 전극"으로 지칭될 수 있다.)
회로(200)내의 저항은 확산, 금속, 폴리실리콘, 또는 다른 유형으로 될 수도 있다. 통상적으로 이들은 회로의 취급으로 인해 입력선에서 전형적으로 발생하는 정전기 방전과, 입력 신호의 과전압으로부터 회로의 FET를 보호하기 위해 제공된다. QN6은 QN1만큼 과전압에 민감하지 않는데, 그 이유는 QN6이 Vdd에 접속되나 접지되지는 않기 때문이다. 따라서, QN6이 패스 게이트 QN7 내지 QN10에 의해 보호되지 않는다 하더라도, 패스 게이트가 없는 경우의 QN1만큼 QN6은 손상에 민감하지 않다.
QP6 및 저항 Z6 사이에는 QP7이 추가되고, QP7의 소스-드레인은 QP6과 직렬을 이루고 있다. 따라서, 풀업, 또는 하프 래치인 FET QP6은 FET QP7 및 저항 Z6을 통해 노드(112)에 동작적으로 접속된다.
모드선은 또한 모드 신호를 부가적인 인버터 QP15/QN15의 게이트에 접속한다. 인버터 QP15/QN15의 출력(즉, 상호접속된 드레인)은 QP7의 게이트로 간다.
회로(200)에 대한 부가적인 소자 및 접속에 의해, 이후 기술되는 바와 같이 동작 및 성능이 변화되고 향상된다. 그러나, 본 발명과 종래 기술의 차이점을 보다 명확하게 지적하기 위해, 도 1의 회로(100)에 대해 하이 입력 신호 전압의 경우를 먼저 생각한다.
초기 조건으로서, 입력 신호가 로우이고, 인에이블 신호가 하이이며, 노드(112)가 로우이고, QP1, QN2, QN3, QP4, QN5가 온이며, QP2, QP3, QP5, QP6은 오프이고, 출력은 로우인 상태로부터 시작한다. 모드 신호가 로우가 됨으로써 QP9가 온이 되는데, 이 경우에는 QP8의 상태가 중요하다. 노드(112)가 로우이므로 QP8은 초기에는 온이다. QP8 및 QP9가 온이므로, 이것이 QP6의 게이트상의 하이 전압 레벨에 더 기여하게 되고, QP6을 오프로 유지한다.
인에이블 신호는 하이 상태를 유지하여 QP2를 오프로, 그리고 QN2를 온으로 유지함으로써 수신기의 동작을 인에이블시킨다.
입력 신호가 하이로 되는 경우, 과전압 및 정전기 방전 보호를 위해 패스 게이트로서 접속된 NFET인 QN7, QN8, QN9, QN10으로 인해, 노드(112)는 Vdd-Vt의 한계까지 신호를 따른다. 노드(112)상의 상승 전압으로 인해 QP1이 턴오프되고(또한 QN1이 턴온되고), QP8이 또한 턴오프된다. 그러나 패스 게이트가 있기 때문에, 이전의 경우에서와 같이 노드(112)상의 전압은 단지 상승 입력 신호에 의해서만은 QP1을 완전히 턴오프시키도록 충분히 높은 레벨로 오르지는 않을 것이므로, 회로내에 노드(112)에 영향을 주는 다른 소자가 없으면 이러한 상황에서 바람직하지 못한 누설 전류가 발생할 것이다.
이러한 하이 입력 전압 모드에서, 노드(112)상의 상승 전압은 QP1 및 QP8을 턴오프시키고, QN1을 턴온시키며, 노드(124)를 로우로 풀하고 QP6을 턴온시킨다. 이것이 또한 노드(112)를 풀링업시키는 데 기여하게 된다. 이 경우에도, 로우 입력 전압 모드에서와 마찬가지로, 이러한 피드백은 노드(112)를 Vdd로 완전히 풀업하여, QP1은 완전히 턴오프되고, QN1은 완전히 턴온되며, 노드(112)상에서 입력 신호의 효과에 대해 패스 게이트에 의해 부과된 제한에도 불구하고 큰 누설 전류를 제거한다. 그러나, 하이 입력 전압 모드에서, 피드백은 이 경우 QP8 및 QP9를 또한 포함한다. QP9이 온되고, QP8은 실질적으로 QP1과 병렬로 되어, QP1/QN1 인버터의 PFET/NFET 이득비를 증가시킨다. 그 결과 QP1/QN1 인버터를 스위칭하는 임계 전압 레벨을 상승시킨다.
인버터 QP1/QN1에 대한 스위칭 임계 전압 레벨이 증가되면 전체 회로(100)에 대해 스위칭 임계치가 보다 높게 된다. 즉, 상승 입력 신호 전압상에서, QP1 및 QN1의 스위칭은 보다 높은 입력 신호 전압에서 이루어지고, 그 결과 QP6이 스위칭되며 회로(100)의 출력상의 3개의 인버터 QP3/QN3, QP4/QN4, QP5/QN5가 출력된다. 마찬가지로, 입력 신호가 로우로 되는 경우, QP1 및 QN1의 스위칭은 보다 높은 입력 신호 전압에서 이루어지고, 그 결과 QP6이 스위칭되며, 회로(100)의 출력상의 3개의 인버터 QP3/QN3, QP4/QN4, QP5/QN5가 출력된다. 따라서, 하이 논리 상태 및 로우 논리 상태 양쪽에 대해 입력 신호 임계 전압("스위치 포인트"로서 또한 지칭됨)이 모드 신호 및 QP9를 통해 QP8을 인에이블링함으로써 실질적으로 상승되었다.
로우 입력 전압 모드는 수신된 입력 신호가 최대 2.5 볼트로 예상되는 경우에 이용된다. 이 모드에서 스위치 포인트는 약 0.4 × Vdd = 1.0 볼트이고, 이것은 최대 입력 신호 전압의 0.4배이다. 하이 입력 전압 모드는 수신된 입력 신호가 최대 3.3 볼트일 것으로 예상되는 경우에 이용된다. 이 모드에서 스위치 포인트는 약 0.6 × Vdd = 1.5 볼트이고, 이것은 최대 입력 신호 전압의 0.45배이다. 따라서 이들 2개의 상이한 입력 신호를 수용하도록 회로의 입력 전압 모드 동작을 스위칭함으로써 회로의 스위치 포인트는 최대 입력 신호 전압의 관점에서 거의 동일하게 유지된다.
이제, 하이 입력 전압 모드를 위한 도 2의 회로(200)를 생각해 보자. 이 모드에서, 모드 신호는 로우이고 QP15는 턴온되며 QN15은 턴오프되어, QP7이 턴오프된다. 로우 모드 신호는 QP9를 또한 턴온시킨다. 입력 신호가 하이로 되는 경우, 적어도 QN6의 턴온 전압(즉, QN6 "임계 전압", Vt)만큼 노드(112)의 전압을 초과하는 레벨에 도달함에 따라 QN6이 턴온되는데, 그 이유는 그의 게이트가 저항 Z5을 통해 입력선에 동작적으로 접속되기 때문이다. QN6이 온이면, 노드(112)가 Vdd로 풀업된다.
따라서, 노드(112)는 회로(100)일 때보다 신속하게 QN6을 통해 QP1/QN1 인버터의 스위칭 임계 전압 레벨로 풀업되는데, 그 이유는 회로(100)에서 노드(112)는 QP1, QP8, QP6을 통한 스위칭의 부가된 지연 이후에만 하이 입력 신호에 응답하여 임계 레벨로 풀업되기 때문이다.
또한, 노드(112)는 QN6에 의해 실질적으로 Vdd로 풀업되기 때문에 이것은 QP6이 동작하도록 할 필요없이, QP1을 통해 흐를 수 있는 누설 전류를 제거한다. 더욱이, QP6은 하이 입력 전압 모드에 대해 노드(112)를 풀업할 필요가 전혀 없고 QP7을 턴오프시킴으로써 차단될 수 있으므로, QP6은 회로(100)에서와 같이 노드(112)가 로우로 되는 것을 방해하지 않는다. 그 결과 회로(200)에서 하이로부터 로우로 되는 입력 신호에 대한 응답을 더 빠르게 한다.
회로(200)에서 로우 입력 전압 모드에 대해, 모드 신호는 하이이고 QP15가 턴오프되며 QN15은 턴온되며, 그 결과 QP7이 턴온된다. 하이 모드 신호는 또한 QP9를 턴오프시킨다. 그다음에, 입력 신호가 하이로 되면, 노드(112)는 입력 신호상의 과전압으로부터 보호하도록 패스 게이트로서 접속된 NFET QN7, QN8, QN9, QN10으로 인해 노드(112)는 Vdd-Vt의 한계까지의 신호를 따른다. 노드(112)상의 상승 전압으로 인해 QP1이 턴오프된다(또한 QN1이 턴온된다). 이미 기술된 바와 같이, QP6에 의해 노드(112)상의 상승 전압이 QP1을 턴오프시키고 QN1을 턴온시키며 노드(124)를 로우로 풀하고 QP6을 턴온시켜 노드(112)를 풀업하는데 더욱 기여하는 것을 제외하면, 노드(112)상의 전압은 패스 게이트로 인해 QP1을 완전히 턴오프시킬 정도로 충분히 높은 레벨까지는 상승하지 않을 것이다. 이 피드백은 노드(112)를 Vdd로 완전히 풀업함으로써, 노드(112)상의 입력 신호의 효과에 대해 패스 게이트가 부과한 제한에도 불구하고, QN1이 완전히 턴온되고 QP1이 완전히 턴오프되도록 한다. 노드(124)가 로우이면, QP3이 턴온되고(또한 QN3이 턴오프되고), 그 결과 QP4가 턴오프되며(또한 QN4가 턴온되며), 이에 따라 QP5가 턴온되어(또한 QN5가 턴오프되어), 출력을 하이로 풀링한다.
입력 신호가 로우로 되는 경우, QP6은 노드(112)가 신호를 따라 내려가는 것을 방해한다. 그러나, 이전과 같이, FET QP6이 작으므로 얼마간의 지연은 발생하겠으나, 노드(112)상의 전압이 입력 신호를 따라 내려가도록 한다. 노드(112)의 전압 하강으로 인해 QP1이 턴온되고(또한 QN1이 턴오프되고) 노드(124)를 풀업한다. 노드(124)가 상승하면 QP6가 턴오프되고, 노드(112)상의 하강 전압을 방해하는 QP6을 감소시켜, 노드(112)가 결국 입력 신호를 따라 로우 상태로 되고 마찬가지로 노드(124)가 결국 완전히 하이로 된다. 노드(124)가 하이이면 QP3가 또한 턴오프되고(또한 QN3이 턴온되고), 그 결과 QP4가 턴온되며(또한 QN4가 턴오프되며), 이에 따라 QP5가 턴오프되어(또한 QN5가 턴온되어), 출력이 로우로 풀링된다.
앞서 개시된 설명으로부터 본 발명의 회로는 다수의 장점을 가짐을 알 수 있다. 노드(112), 즉 QP1/QN1 인버터에 대한 입력은 인버터로부터의 피드백을 채용하는 회로에 비해 보다 신속하게 QN6을 통해 스위칭 임계 전압 레벨로 풀업된다. 또한, 피드백 FET QP6은 하이 입력 전압 모드에 대해 노드(112)를 풀업할 필요가 전혀 없으므로 QP7을 턴오프시킴으로써 차단될 수 있고, QP6은 회로(100)에서와 같이 노드(112)가 로우로 되는 것을 방해하지 않는다.
또한 3개의 인버터 QP3/QN3, QP4/QN4, QP5/QN5는 이득을 제공함으로써 출력 신호 천이 시간 및 블록 지연이 예상되는 입력 신호 유형에 대해 좀더 일정한 상태에 가깝게 유지되도록 한다. 이들 인버터에 의해 제공되는 이득은 또한 출력시 일정한 로드 범위에 대해 블록 지연을 좀더 일정한 상태에 가깝게 유지되도록 한다.
본 발명 및 그의 장점이 상세하게 기술되었으나, 다음의 청구 범위에 의해 정의된 본 발명의 정신 및 범위로부터 벗어나지 않고 각종 변화, 대체, 변경이 이루어질 수 있음을 이해할 것이다.
상기한 바와 같은 본 발명에 따르면, 수신기 및 입력 신호에 응답하는 방법으로 구현된다. 입력 신호는 제 1 스테이지에서 수신되며, 제 1 스테이지는 그 입력 신호에 응답하여 제 1 스테이지 출력 신호를 생성한다. 입력 신호가 제 1 레벨을 초과하지 않는 경우 제 1 스테이지 출력 신호가 과전압 소자에 의해 생성된다. 과전압 소자는 입력 신호를 출력을 통해 제 2의 하위 입력 신호 레벨로 전달한다. 입력 신호가 제 1 레벨을 초과하는 경우, 제 1 스테이지 출력 신호는 제 2 레벨보다 높은 출력 신호 레벨로 풀업 소자에 의해 생성된다. 제 1 스테이지로부터의 출력 신호는 제 2 스테이지에서 수신된다. 제 2 스테이지는 출력 신호에 응답하여 제 2 스테이지 출력을 생성한다. 입력 신호가 제 1 레벨을 초과하는 경우 제 2 스테이지 출력은 제 2 스테이지 풀업 소자를 이용하지 않는다.

Claims (5)

  1. 수신기 회로(a receiver circuit)(200)에 있어서,
    ① 입력 신호(In)를 수신하는 제 1 스테이지 회로로서,
    제 1 스테이지 출력 노드(112)와,
    입력 노드(an input node) 및 상기 제 1 스테이지 출력 노드(112)에 동작적으로 접속되어 있고, 상기 입력 신호(In)에 응답하여 전압(a voltage)을 상기 제 1 스테이지 출력 노드(112) 상에 구동하는 제 1 풀업 회로(QN6)와,
    상기 입력 노드에 접속되어 있는 과전압 보호 회로(QN7·Z1,QN8·Z2,QN9·Z3,QN10·Z4)를 구비하는
    상기 제 1 스테이지 회로와,
    ② 상기 제 1 스테이지 출력 노드(112)에 접속되어 있는 제 2 스테이지 회로로서,
    상기 제 1 스테이지 출력 노드(112)에 접속되어 있고, 상기 입력 신호(In)에 응답하여 상기 제 1 스테이지 출력 노드(112) 상에 상기 전압을 구동하는 제 2 풀업 회로(QP6)와,
    상기 수신기(200)가 하이 전압 입력 신호에서 사용될 때, 상기 제 2 풀업 회로(QP6)를 디스에이블하여, 상기 제 2 풀업 회로(QP6)가, 디스에이블되어 있는 경우, 상기 입력 신호(In)가 상기 제 1 스테이지 출력 노드(112) 전압을 하향으로 구동하는 것을 방해하지 않도록 하는 회로(QP7)를 구비하는
    상기 제 2 스테이지 회로를 포함하는
    수신기 회로(200).
  2. 제 1 항에 있어서,
    상기 과전압 보호 회로(QN7·Z1,QN8·Z2,QN9·Z3,QN10·Z4)는 패스 게이트(a pass gate)(QN7,QN8,QN9,QN10)를 포함하는 수신기 회로(200).
  3. 제 2 항에 있어서,
    상기 제 1 스테이지 풀업 회로(QN6)는 상기 입력 신호(In)에 동작적으로 접속된 변조 전극(a modulating electrode)과, 상기 공급 전압원(Vdd)에 접속된 하나의 도전성 전극(one conducting electrode)과, 상기 패스 게이트(QN7,QN8,QN9,QN10)에 접속된 다른 하나의 도전성 전극을 포함하는 수신기 회로(200).
  4. 수신기(200)에 있어서,
    ① 입력 노드에 접속되어 입력 신호(In)를 수신하고 상기 신호 상의 과전압으로부터 보호하는 제 1 도전성 전극과, 제 2 도전성 전극(a first and second conducting electrode)을 구비하는 패스 게이트(QN7,QN8,QN9,QN10)와,
    상기 입력 노드에 접속되어 상기 입력 신호(In)를 수신하는 변조 전극(a modulating electrode)과, 제 1 및 제 2 도전성 전극을 구비하는 제 1 풀업 트랜지스터(QN6)로서, 상기 제 1 풀업 트랜지스터(QN6)의 도전성 전극들 중 어느 하나는 제 1 스테이지 출력 노드(112)에서 상기 패스 게이트의 제 2 도전성 전극에 접속되어 있고, 상기 제 1 풀업 트랜지스터(QN6)의 도전성 전극들 중 다른 하나는 전압 공급원(Vdd)(a voltage supply)에 동작적으로 접속되어 있는 상기 제 1 풀업 트랜지스터(QN6)를 구비하는 제 1 회로와,
    ② 직렬로 동작적으로 접속되어 있는 다수의 인버터(QN1·QP1,QN2·QP2,QN3·QP3,QN4·QP4,QN5·QP5)로서, 상기 직렬적으로 접속된 다수의 인버터 중 제 1 인버터(QN1·QP1)가 상기 제 1 스테이지 출력 노드(112)에 동작적으로 접속되어 있는 상기 다수의 인버터(QN1·QP1,QN2·QP2,QN3·QP3,QN4·QP4,QN5·QP5)와,
    상기 제 1 인버터의 출력 노드(124)에 동작적으로 접속되어 있는 변조 전극(a modulating electrode)과, 제 1 및 제 2 도전성 전극을 구비하는 제 2 풀업 트랜지스터(QP6)로서, 상기 도전성 전극들 중 어느 하나는 제 1 스테이지 출력 노드(112)에 동작적으로 접속되어 있고, 상기 도전성 전극들 중 다른 하나는 상기 전압 공급원(Vdd)에 동작적으로 접속되어 있는 상기 제 2 풀업 트랜지스터(QP6)와,
    제어 신호를 수신하는 변조 전극과, 제 1 및 제 2 도전성 전극을 갖는 디스에이블링 트랜지스터(QP7)(a disabling transistor)로서, 상기 디스에이블링 트랜지스터(QP7)의 도전성 전극들은 상기 제 2 풀업 트랜지스터(QP6)와 상기 제 1 스테이지 출력 노드(112) 사이에 배치되어 있는 상기 디스에이블링 트랜지스터(QP7)를 구비하는 제 2 회로를 포함하는 수신기(200).
  5. (i)제 1 스테이지 출력 노드(112)와, 제 1 풀업 회로(QN6)와, 과전압 보호 회로(QN7·Z1,QN8·Z2,QN9·Z3,QN10·Z4)를 구비하는 제 1 스테이지 회로와, (ii) 상기 제 1 스테이지 출력 노드(112)에 동작적으로 접속되어 있고, 제 2 풀업 회로(QP6)를 구비하는 제 2 스테이지 회로를 포함하는 수신기(200)에서,
    ① 상기 수신기(200)가 하이 전압 입력 신호 모드에서 사용되는 때, 상기 제 2 풀업 회로(QP6)를 디스에이블링하는 단계와,
    ② 상기 수신기(200)가 로우 전압 입력 신호 모드에서 사용되는 때, 상기 제 2 풀업 회로(QP6)를 인에이블링하는 단계와,
    ③ 상기 제 2 풀업 회로(QP6)가 디스에이블링되어 있는 경우, 상기 입력 신호(In)의 상승에 응답하여, 상기 제 1 풀업 회로(QN6)를 사용하여 상기 제 1 스테이지 출력 노드(112)를 실질적으로 전압 공급원(Vdd) 레벨 쪽으로 상향으로 구동하는 단계 ― 여기서, 상기 제 1 스테이지 출력 노드(112) 전압은 상기 입력 신호(In)의 하강에 응답하여 하강할 수 있고, 상기 제 2 풀업 회로(QP6)는, 디스에이블링되어 있는 경우, 상기 제 1 스테이지 출력 노드(112) 전압이 하강하는 것을 방해하지 않음 ― 와,
    ④ 상기 제 2 풀업 회로(QP6)가 인에이블링되어 있는 경우, 상기 입력 신호(In)의 상승에 응답하여, 상기 제 1 및 2 풀업 회로(QN6,QP6)를 사용하여 상기 제 1 스테이지 출력 노드(112)를 실질적으로 상기 전압 공급원(Vdd) 레벨 쪽으로 구동하는 단계를 포함하는 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6040714A (en) * 1997-12-12 2000-03-21 Micron Electronics, Inc. Method for providing two modes of I/O pad termination
US6037803A (en) * 1997-12-12 2000-03-14 Micron Electronics, Inc. Integrated circuit having two modes of I/O pad termination
US6362653B1 (en) 2001-02-06 2002-03-26 International Business Machines Corporation High voltage tolerant receivers

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3395290A (en) * 1965-10-08 1968-07-30 Gen Micro Electronics Inc Protective circuit for insulated gate metal oxide semiconductor fieldeffect device
US3947727A (en) * 1974-12-10 1976-03-30 Rca Corporation Protection circuit for insulated-gate field-effect transistors
US4605980A (en) * 1984-03-02 1986-08-12 Zilog, Inc. Integrated circuit high voltage protection
SE455146B (sv) * 1986-10-28 1988-06-20 Ericsson Telefon Ab L M Spenningsskyddskrets
JPH0758734B2 (ja) * 1987-02-23 1995-06-21 株式会社東芝 絶縁ゲ−ト型セミカスタム集積回路
US4802054A (en) * 1987-03-13 1989-01-31 Motorola, Inc. Input protection for an integrated circuit
US4930037A (en) * 1989-02-16 1990-05-29 Advaced Micro Devices, Inc. Input voltage protection system
US5159518A (en) * 1990-01-17 1992-10-27 Vlsi Technology, Inc. Input protection circuit for CMOS devices
US5153450A (en) * 1991-07-16 1992-10-06 Samsung Semiconductor, Inc. Programmable output drive circuit
JP3184251B2 (ja) * 1991-07-25 2001-07-09 株式会社日立製作所 半導体装置
US5378945A (en) * 1993-07-26 1995-01-03 Digital Equipment Corporation Voltage level converting buffer circuit
US5565794A (en) * 1995-06-23 1996-10-15 Advanced Micro Devices, Inc. Voltage range tolerant CMOS output buffer with reduced input capacitance

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