TWI571065B - 雙向收發機及方法 - Google Patents

雙向收發機及方法 Download PDF

Info

Publication number
TWI571065B
TWI571065B TW102103332A TW102103332A TWI571065B TW I571065 B TWI571065 B TW I571065B TW 102103332 A TW102103332 A TW 102103332A TW 102103332 A TW102103332 A TW 102103332A TW I571065 B TWI571065 B TW I571065B
Authority
TW
Taiwan
Prior art keywords
input
terminal
output terminal
output
inverter
Prior art date
Application number
TW102103332A
Other languages
English (en)
Other versions
TW201336245A (zh
Inventor
奧雷利歐 皮曼特
詹母士 雷布可思基
法蘭克 多佛
山平 沈
Original Assignee
半導體組件工業公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體組件工業公司 filed Critical 半導體組件工業公司
Publication of TW201336245A publication Critical patent/TW201336245A/zh
Application granted granted Critical
Publication of TWI571065B publication Critical patent/TWI571065B/zh

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/14—Two-way operation using the same type of signal, i.e. duplex
    • H04L5/1469—Two-way operation using the same type of signal, i.e. duplex using time-sharing
    • H04L5/1484—Two-way operation using the same type of signal, i.e. duplex using time-sharing operating bytewise
    • H04L5/1492—Two-way operation using the same type of signal, i.e. duplex using time-sharing operating bytewise with time compression, e.g. operating according to the ping-pong technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Power Engineering (AREA)
  • Dc Digital Transmission (AREA)
  • Logic Circuits (AREA)

Description

雙向收發機及方法
本發明一般而言係關於電子器件，且更特定而言，係關於形成半導體裝置及結構之方法。
過去，電子器件工業使用傳輸器及接收器以用於將資料傳輸至一或多個裝置及用於自其他裝置接收資料。能夠傳輸及接收資料之一裝置係一雙向收發機。雙向收發機通常包含一或多個方向控制接腳以控制收發機操作以傳輸資料或是接收資料。收發機在1997年1月7日頒予Mark T.McClear等人之美國專利第5,592,509號、1996年11月26日頒予John J.Fitzgerald之美國專利第5,579,336號及2006年11月7日頒予Moises E.Robinson等人之美國專利第7,133,648 B1號中得以揭示。
因此，具有一雙向收發機及用於傳輸及接收資料之一方法將係有利的。另外，期望成本及時間高效地實施該方法及電路。
10‧‧‧單片積體自動感測自動方向改變雙向收發機/雙向收發機/收發機/轉換器
10A‧‧‧電路組態
10B‧‧‧電路組態
10C‧‧‧電路組態
10D‧‧‧電路組態
10E‧‧‧電路組態
12‧‧‧雙向資料傳輸電路
12A‧‧‧輸入/輸出端子
12B‧‧‧輸入/輸出端子
12C‧‧‧輸入端子/輸出端子
12D‧‧‧輸入端子/輸出端子
12E‧‧‧啟用端子/輸入端子
14‧‧‧方向控制電路
16‧‧‧驅動器區段或級/驅動器區段
16A‧‧‧輸入端子
16B‧‧‧輸出端子
16C‧‧‧啟用端子/輸入端子/輸出端子
18‧‧‧驅動器區段或級/驅動器區段
18A‧‧‧輸入端子
18B‧‧‧輸出端子
18C‧‧‧啟用端子/輸入端子/輸出端子
20‧‧‧方向控制元件/方向改變控制元件/「及」閘
22‧‧‧方向控制元件/方向改變控制元件/「及」閘
24‧‧‧電路元件/反相器
24A‧‧‧驅動器
26‧‧‧電路元件/反相器
26A‧‧‧驅動器
28‧‧‧電路元件/反相器
28A‧‧‧驅動器
30‧‧‧電路元件/反相器
30A‧‧‧驅動器
40‧‧‧比較器/「互斥或」閘
40A‧‧‧輸出端子/電壓
42‧‧‧延遲元件
44‧‧‧方向旗標/正反器
44A‧‧‧時脈輸入端子/輸入端子/端子
50‧‧‧時序圖
75‧‧‧單片積體自動感測自動方向改變雙向收發機/雙向收發機
76‧‧‧驅動器區段
77‧‧‧雙向資料傳輸電路
78‧‧‧驅動器區段
80‧‧‧反相器
82‧‧‧反相器
100‧‧‧單片積體雙向收發機/雙向收發機
102‧‧‧驅動電阻器
104‧‧‧驅動電阻器
150‧‧‧單片積體雙向收發機/收發機/雙向收發機
152‧‧‧雙向資料傳輸電路/雙向收發機
152A‧‧‧輸入/輸出端子
152B‧‧‧輸入/輸出端子
152C‧‧‧輸入端子
152D‧‧‧輸入端子
152E‧‧‧啟用端子/輸入端子
160‧‧‧驅動器區段
160A‧‧‧輸入端子
160B‧‧‧輸出端子
160C‧‧‧啟用端子
162‧‧‧反相器
164‧‧‧反相器
166‧‧‧變換器模組/電壓變換器
166A‧‧‧輸入端子
166B‧‧‧輸出端子
168‧‧‧方向改變控制元件/「及」閘/方向改變驗證元件
170‧‧‧驅動器區段
170A‧‧‧輸入端子
170B‧‧‧輸出端子
170C‧‧‧啟用端子
172‧‧‧反相器
174‧‧‧反相器
176‧‧‧變換器模組
176A‧‧‧輸入端子
176B‧‧‧輸出端子
178‧‧‧方向改變控制元件/「及」閘/方向改變驗證元件
180‧‧‧部分
182‧‧‧部分
186‧‧‧變換器模組
186A‧‧‧端子
186B‧‧‧輸出端子
186C‧‧‧輸入端子
186D‧‧‧輸出端子
190‧‧‧變換器裝置
D‧‧‧資料輸入端子
Q‧‧‧資料輸出端子
CK‧‧‧時脈輸入端子
QBAR‧‧‧反相資料輸出端子
t0‧‧‧時間
t1‧‧‧時間
t2‧‧‧時間
t3‧‧‧時間
t4‧‧‧時間
t5‧‧‧時間
t6‧‧‧時間
t7‧‧‧時間
t8‧‧‧時間
t9‧‧‧時間
t10‧‧‧時間
t11‧‧‧時間
t12‧‧‧時間
t13‧‧‧時間
t14‧‧‧時間
t15‧‧‧時間
t16‧‧‧時間
t17‧‧‧時間
t18‧‧‧時間
t19‧‧‧時間
V12E‧‧‧啟用信號/電壓
V12A‧‧‧電壓
V40A‧‧‧電壓
V44A‧‧‧電壓/輸出電壓
V16C‧‧‧電壓
V18C‧‧‧電壓
V12B‧‧‧電壓
VCCA‧‧‧操作電位
VCCB‧‧‧操作電位
自結合隨附圖式對以下詳細說明之一閱讀將更好地理解本發明，其中相同參考符號表示相同元件且其中：圖1係根據本發明之一實施例之一雙向收發機之一電路示意圖；圖2係根據本發明之另一實施例之一雙向收發機之一電路示意圖；圖3係根據本發明之另一實施例之一雙向收發機之一電路示意圖； 圖4係根據本發明之另一實施例之一反相雙向收發機之一電路示意圖；圖5係根據本發明之另一實施例之一反相雙向收發機之一電路示意圖；圖6係根據本發明之另一實施例之一雙向收發機之一電路示意圖；圖7係用於根據本發明之一實施例之圖1之雙向收發機之一時序圖；圖8係根據本發明之另一實施例之一雙向收發機之電路示意圖；圖9係根據本發明之另一實施例之一雙向收發機之電路示意圖；及圖10係根據本發明之另一實施例之一雙向收發機之電路示意圖。
為圖解說明之簡明及清晰起見，圖中之元件未必按比例，且不同圖中之相同參考符號指示相同元件。另外，為說明之簡明起見，省略眾所周知之步驟及元件之說明及細節。如本文中所使用，載流電極意指承載穿過一裝置之電流之該裝置之一元件，諸如一MOS電晶體之一源極或一汲極或一雙極電晶體之一射極或一集極或一二極體之一陰極或陽極，且一控制電極意指控制穿過裝置之電流之裝置之一元件，諸如一MOS電晶體之一閘極或一雙極電晶體之一基極。儘管在本文中將裝置闡釋為特定N-通道或P-通道裝置或者特定N形或P型摻雜區，但熟習此項技術者將瞭解，根據本發明之實施例互補裝置亦係可能的。熟習此項技術者將瞭解，如本文中所使用之字「在…期間(during)」「當…時(while)」及「當…時(when)」並非係意指一動作在一起始動作之後旋即發生之確切術語，而是在藉由起始動作起始之反應與起始動作之間可存在某些微小但合理之延遲(諸如一傳播延遲)。字「近似(approximately)」「大約(about)」或「實質上 (substantially)」之使用意指一元件之一值具有預期極接近於一規定值或位置之一參數。然而，如此項技術中眾所周知，始終存在防止值或位置正如所規定之小變異數。此項技術中充分確立，將高達大約百分之十(10%)(且對於半導體摻雜濃度而言高達百分之二十(20%))之變異數視為正如所闡述之理想目標之合理變異數。
應注意，一邏輯零電壓位準(VL)亦稱為一邏輯低電壓且一邏輯零電壓之電壓位準隨邏輯系族之電源供應電壓及類型而變。舉例而言，在一互補金屬氧化物半導體(CMOS)邏輯系族中，一邏輯零電壓可係電源供應電壓位準之百分之三十。在一五伏電晶體-電晶體邏輯(TTL)系統中，一邏輯零電壓位準可係大約0.8伏，而對於一五伏CMOS系統而言，邏輯零電壓位準可係大約1.5伏。一邏輯1電壓位準(VH)亦稱為一邏輯高電壓位準，且如邏輯零電壓位準一樣，邏輯高電壓位準亦可隨邏輯系族之電源供應及類型而變。舉例而言，在一CMOS系統中，一邏輯1電壓可係電源供應電壓位準之大約百分之七十。在一五伏TTL系統中，一邏輯1電壓可係大約2.4伏，而對於一五伏CMOS系統而言，邏輯1電壓可係大約3.5伏。
圖1係根據本發明之一實施例之一單片積體自動感測自動方向改變雙向收發機10之一電路示意圖。雙向收發機10由連接至一方向控制電路14之一雙向資料傳輸電路12構成。更特定而言，雙向資料傳輸電路12具有輸入/輸出端子12A及12B、輸入端子12C及12D以及一啟用端子12E且由驅動器區段或級16及18以及方向控制元件20及22構成。驅動器區段16具有一輸入端子16A及一輸出端子16B且驅動器區段18具有一輸入端子18A及一輸出端子18B，其中驅動器區段16及18形成信號傳輸路徑之部分。藉由實例之方式，驅動器區段16可由連接至一電路元件26之一電路元件24構成，其中電路元件24之一輸入端子充當輸 入端子16A、電路元件26之一輸出端子充當輸出端子16B，且電路元件24之輸出端子連接至電路元件26之輸入端子。驅動器區段18可由連接至一電路元件30之一電路元件28構成，其中電路元件28之一輸入端子充當輸入端子18A、電路元件30之一輸出端子充當輸出端子18B，且電路元件28之輸出端子連接至電路元件30之輸入端子。藉由實例之方式，電路元件24、26、28及30係反相器。輸入端子16A連接至輸出端子18B以形成輸入/輸出端子12A且輸入端子18A連接至輸出端子16B以形成輸入/輸出端子12B。儘管每一驅動器區段16及18已經闡述為包括一對串聯連接之反相器，但此並非本發明之一限制。另一選擇係，每一驅動器區段可由一單個非反相器驅動器、一單個反相器驅動器或串聯連接之複數個反相器驅動器構成。另外，每一驅動器區段16及18可由邏輯閘構成，其中在一串聯組態實施例中，電路元件26及30之邏輯閘具有三態輸出且電路元件24及28之輸出閘視情況具有三態輸出。
方向改變控制元件20可係(舉例而言)具有一輸入端子之一「及」閘、一作用低輸入端子及一輸出端子，且方向改變控制元件22可係(舉例而言)具有一輸入端子之一「及」閘、一作用低輸入端子及一輸出端子。「及」閘20及22之作用低輸入端子通常連接在一起以形成輸入端子12E，「及」閘20之作用高輸入端子充當輸入端子12C，且「及」閘22之作用高輸入端子充當輸入端子12D。「及」閘20之輸出端子連接至驅動器區段16之一啟用端子16C且「及」閘22之輸出端子連接至驅動器區段18之一啟用端子18C。啟用端子16C連接至反相器24及26之控制端子且啟用端子18C連接至反相器28及30之控制端子。儘管啟用端子16C經展示為控制反相器24及26之啟用端子且啟用端子18C經展示為控制反相器28及30之啟用端子，但此等並非本發明之限制。舉例而言，啟用端子16C可經組態以控制反相器26且啟用端子18C可經組態以控制反相器30，而非分別控制反相器24及26以及反相 器28及30。圖2係圖解說明其中啟用端子16C可經組態以控制反相器26且啟用端子18C可經組態以控制反相器30且反相器24及28之啟用輸入未連接(亦即，左浮動)或者其可係不存在之一電路組態10A之一電路示意圖。
另外，啟用端子12E可經組態成一作用高輸入端子以使得收發機10可回應於出現在輸入端子12E處之一邏輯高信號而啟用。圖3係圖解說明其中啟用端子12E可經組態成一作用高輸入端子之一電路組態10B之一電路示意圖。
應注意，方向改變控制元件20及22並不限制於「及」閘，而是可使用經組態以啟用及停用驅動器區段16及18之其他邏輯閘或邏輯閘之組合來實施。
根據一實施例，方向控制電路14由連接至一方向旗標44之一比較器40構成。藉由實例之方式，比較器40係一「互斥或」閘且方向旗標44係一雙穩態裝置(諸如例如，一正反器)。「互斥或」閘40具有連接至輸入/輸出端子12A之一輸入端子、連接至輸入/輸出端子12B之一輸入端子及一輸出端子40A且正反器44具有一資料輸入端子(D)、一時脈輸入端子44A(CK)、一資料輸出端子(Q)及一反相資料輸出端子(QBAR)。正反器44之資料輸出端子充當或(另一選擇係)連接至輸入端子12D，正反器44之反相資料輸出端子(QBAR)及資料輸入端子(D)通常連接在一起以形成輸入端子12C。「互斥或」閘40之輸出端子40A可耦合至正反器44之時脈輸入端子44A。應注意，輸出端子40A可直接連接至輸入端子44A或其可透過一電路元件(諸如例如，延遲元件42，其可具有連接至「互斥或」閘40之輸出端子40A之一輸入端子及連接至正反器44之時脈輸入端子44A之一輸出端子)耦合至輸入端子44A。應注意，比較器40並不限制於係一「互斥或」閘且方向旗標44並不限制於係一正反器。比較器40之其他適合實施方案包含一類比比 較器、一數位比較器、一「互斥非或」閘、邏輯閘之組合或諸如此類且方向旗標44之其他適合實施方案包含其中電路輸出回應於在時脈輸入端子44A處之一脈衝在邏輯高電壓與邏輯低電壓之間雙態切換之電路組態。圖4係根據一實施例之一雙向收發機之一電路組態10C之一電路示意圖，其中比較器40包括一「互斥非或」閘且驅動器區段16之電路元件由一驅動器24A及一反相器26構成，其中驅動器24A之一輸入端子充當輸入端子16A、反相器26之一輸出端子充當輸出端子16B且驅動器24A之輸出端子連接至反相器26之輸入端子。電路元件驅動器區段18由一驅動器28A及一反相器30構成，其中驅動器28A之一輸入端子充當輸入端子18A、反相器30之一輸出端子充當輸出端子18B且驅動器28A之輸出端子連接至反相器30之輸入端子。圖5係根據一實施例之一雙向收發機之一電路組態10D之一電路示意圖，其中比較器40包括一「互斥非或」閘且驅動器區段16之電路元件由一反相器24及一驅動器26A構成，其中反相器24之一輸入端子充當輸入端子16A、驅動器26A之一輸出端子充當輸出端子16B且反相器24之輸出端子連接至驅動器26A之輸入端子。驅動器區段18之電路元件由一反相器28及一驅動器30A構成，其中反相器28之一輸入端子充當輸入端子18A、驅動器30A之一輸出端子充當輸出端子18B且反相器28之輸出端子連接至驅動器30A之輸入端子。圖6係圖解說明可係一類比或一數位比較器之比較器40)及作為一雙態切換電路(其中電路輸出回應於時脈輸入端子44A處之一脈衝而在邏輯高電壓與邏輯低電壓之間雙態切換)之方向旗標44之一電路組態10E之一電路示意圖。
參考圖1及圖7闡述雙向收發機10之操作，其中圖7係圖解說明(舉例而言)根據本發明之一實施例之雙向收發機10之操作之一時序圖50。在時間t0之前，轉換器10經組態以將資料自輸入/輸出端子12B傳輸至輸入/輸出端子12A，邏輯低電壓出現在輸入/輸出端子12A及 12B、輸入端子12C及12E處，啟用輸入端子16C、「互斥或」閘40之輸出端子40A及正反器44之輸入端子44A並且一邏輯高電壓出現在輸入端子12D及啟用輸入端子18C處。在時間t0處，在輸入/輸出端子12A處之電壓V12A自一邏輯低電壓轉變至一邏輯高電壓。儘管在「互斥或」閘40之輸入端子處之電壓在時間t0處係不同的，亦即，在一個輸入端子處之電壓係一邏輯高電壓且在其他輸入端子處之電壓係一邏輯低電壓，但在「互斥或」閘40之輸出端子40A處之電壓V40A保持在一邏輯低電壓位準下。根據一實施例，電壓40A充當一比較信號。在穿過「互斥或」閘40之一傳播延遲之後，「互斥或」閘40之輸出端子40A處之電壓V40A在時間t1處轉變至一邏輯高電壓位準。在藉由延遲元件42引入之一延遲之後，一邏輯高電壓在時間t2處出現在正反器44之輸入端子44A處，亦即，電壓V44A轉變至一邏輯高電壓位準。根據一實施例，延遲元件42之延遲時間(△t)經選擇以大於一信號穿過「互斥或」閘40且穿過驅動器區段16或驅動器區段18之總傳播延遲。延遲時間△t係時間t2與t1之間的時間差且表示一信號傳播穿過延遲元件42所花費的量。來自「互斥或」閘40之具有小於延遲時間△t之寬度之一輸出脈衝將不傳播穿過延遲元件42。來自「互斥或」閘40之具有大於延遲時間△t之寬度之一輸出脈衝指示資料傳輸方向之一改變。因此，延遲時間△t可稱為一方向改變驗證週期。
回應於出現在輸入端子44A處之邏輯低電壓至邏輯高電壓之轉變，正反器44在輸出端子12C處產生一邏輯高電壓且在輸出端子12D處產生一邏輯低電壓，此致使在時間t3處(分別地)「及」閘20在輸出端子16C處產生一邏輯高電壓且「及」閘22在輸出端子18C處產生一邏輯低電壓。輸出端子16C及18C處之電壓分別藉由參考符號V16C及V18C識別。轉變至一邏輯高電壓位準之電壓V16C及轉變至一邏輯低電壓位準之電壓V18C驗證資料傳輸方向之一改變之發生。因此，轉變至 一邏輯高電壓位準之電壓V16C充當啟動一信號傳輸路徑之一啟用信號。在資料方向改變之後，在輸入/輸出端子12B處之資料追蹤輸入/輸出端子12A之彼資料直至下一方向改變為止。
在時間t4處，輸入/輸出端子12B處之電壓V12B轉變至一邏輯高電壓位準。「互斥或」閘40之兩個輸入端子處之電壓皆在邏輯高電壓位準下。因此，在穿過「互斥或」閘40之傳播延遲之後，輸出端子40處之電壓在時間t5處轉變至一邏輯低電壓位準。在藉由延遲元件42引入之一延遲△t之後，輸入端子44A處之信號在時間t6處轉變至一邏輯低電壓。根據一實施例，延遲元件42之延遲時間(△t)經選擇以大於一信號穿過「互斥或」閘40及穿過驅動器區段16或驅動器區段18之總傳播時間。
在時間t7處，輸入/輸出端子12A處之電壓V12A轉變至一邏輯低電壓位準。「互斥或」閘40之一個輸入端子處之電壓位準係一邏輯高電壓且「互斥或」閘40之其他輸入端子處之電壓位準係一邏輯低電壓。因此，在「互斥或」閘40之傳播延遲之後，輸出端子40A處之電壓V40A在時間t8處轉變至一邏輯高電壓位準。在大約時間t8處，輸入/輸出端子12B處之電壓V12B轉變至一邏輯低電壓位準(藉由V12A驅動至一邏輯低電壓位準)。因此，「互斥或」閘40之輸入端子處之電壓信號在邏輯低電壓位準下。輸出端子40A處之電壓V40A轉變回降至邏輯低電壓位準。由於穿過「互斥或」閘40及穿過驅動器區段16或驅動器區段18之總傳播延遲少於延遲元件42之延遲時間，因此輸出端子40A處之電壓V40A在一邏輯高電壓位準下之時間量不足以致使延遲元件42之端子44A處之輸出電壓V44A轉變至一邏輯高電壓。因此，輸出端子12C及12D處之電壓分別保持在邏輯高及邏輯低電壓位準下，且輸出端子16C及18C處之電壓V16C及V18C分別保持在邏輯高及邏輯低電壓位準下。
在時間t9處，輸入/輸出端子12B處之電壓V12B自一邏輯低電壓位準轉變至一邏輯高電壓位準。儘管「互斥或」閘40之輸入端子處之電壓在時間t9處係不同的，亦即，一個輸入端子處之電壓在一邏輯高電壓位準下且另一輸入端子處之電壓在一邏輯低電壓位準下，但「互斥或」閘40之輸出端子40A處之電壓V40A保持在一邏輯低電壓位準下。在穿過「互斥或」閘40之傳播延遲之後，「互斥或」閘40之輸出端子40A處之電壓V40A在時間t10處轉變至一邏輯高電壓位準。在藉由延遲元件42引入之一延遲之後，一邏輯高電壓在時間t11處出現在正反器44之輸入端子44A處，亦即，電壓V44A轉變至一邏輯高電壓位準。
回應於出現在輸入端子44A處之邏輯低電壓至邏輯高電壓之轉變，正反器44在輸出端子12C處產生一邏輯低電壓且在輸出端子12D處產生一邏輯高電壓，此致使在時間t12處(分別地)「及」閘20在輸出端子16C處產生一邏輯低電壓且「及」閘22在輸出端子18C處產生一邏輯高電壓。因此，電壓V16C轉變至一邏輯低電壓位準且電壓V18C轉變至一邏輯高電壓位準。電壓V18C充當啟動一信號傳輸路徑之一啟用信號。
在時間t13處，輸入/輸出端子12A處之電壓V12A轉變至一邏輯高電壓位準。「互斥或」閘40之兩個輸入端子處之電壓皆在一邏輯高電壓位準下。因此，在「互斥或」閘40之傳播延遲之後，輸出端子40A處之電壓在時間t14處轉變至一邏輯低電壓位準。在藉由延遲元件42引入之延遲△t之後，輸入端子44A處之電壓在時間t15處轉變至一邏輯低電壓。如上文所論述，延遲元件42之延遲時間(△t)經選擇以大於一信號穿過「互斥或」閘40及穿過驅動器區段16或驅動器區段18之總傳播時間。
在時間t16處，輸入/輸出端子12B處之電壓V12B轉變至一邏輯低電壓位準。「互斥或」閘40之一個輸入端子處之電壓在一邏輯高電壓位 準下且在「互斥或」閘40之另一輸入端子處之電壓在一邏輯低電壓位準下。因此，在穿過「互斥或」閘40之一傳播延遲之後，輸出端子40A處之電壓V40A在時間t17處轉變至一邏輯高電壓位準。大約在時間t17處，輸入/輸出端子12A處之電壓V12A轉變至一邏輯低電壓位準。因此，「互斥或」閘40之輸入端子處之電壓信號在一邏輯低電壓位準下。輸出端子40A處之電壓V40A轉變回降至邏輯低電壓位準。由於穿過「互斥或」閘40及穿過驅動器區段16或驅動器區段18之總傳播延遲少於延遲元件42之延遲時間，因此輸出端子40A處之電壓V40A在一邏輯高電壓位準下之時間量不足以致使延遲元件42之端子44A處之輸出電壓V44A轉變至一邏輯高電壓。因此，輸出端子12C及12D處之電壓分別保持在邏輯低及邏輯高電壓位準下，且輸出端子16C及18C處之電壓V16C及V18C分別保持在邏輯低及邏輯高電壓位準下。
在時間t18處，輸入端子12E處之啟用信號V12E轉變至一邏輯高電壓位準。回應於電壓V12E在一邏輯高位準下，雙向收發機10在時間t19處進入一高阻抗狀態。
圖8係根據本發明之另一實施例之一單片積體自動感測自動方向改變雙向收發機75之一電路示意圖。雙向收發機75由連接至一方向控制電路14之一雙向資料傳輸電路77構成。更特定而言，雙向資料傳輸電路77具有輸入/輸出端子12A及12B、輸入端子12C及12D、一啟用端子12E且由驅動器區段76及78以及方向改變控制元件20及22構成。驅動器區段76類似於驅動器區段16且具有一輸入端子16A及一輸出端子16B並且驅動器區段78類似於驅動器區段18且具有一輸入端子18A及一輸出端子18B。藉由實例之方式，驅動器區段76可由連接至一電路元件26之一電路元件24構成，其中電路元件24之一輸入端子充當輸入端子16A、電路元件26之一輸出端子充當輸出端子16B且電路元件24之輸出端子連接至電路元件26之輸入端子。驅動器區段78可由連接至 一電路元件30之一電路元件28構成，其中電路元件28之一輸入端子充當輸入端子18A、電路元件30之一輸出端子充當輸出端子18B，且電路元件28之輸出端子連接至電路元件30之輸入端子。藉由實例之方式，電路元件26及28係反相器。另外，驅動器區段76包含一反相器80，反相器80具有連接至共同連接之反相器24之輸出端子及反相器26之輸入端子之一輸入端子及連接至反相器24之輸入端子之一輸出端子。反相器24與80協作以形成一匯流排保持電路。驅動器區段78包含一反相器82，反相器82具有連接至共同連接之反相器28之輸出端子及反相器30之輸入端子之一輸入端子及連接至反相器28之輸入端子之一輸出端子。反相器28與82協作以形成一匯流排保持電路。輸入端子16A連接至輸出端子18B以形成輸入/輸出端子12A且輸入端子18A連接至輸出端子16B以形成輸入/輸出端子12B。儘管每一驅動器區段76及78已經闡述為包括一對串聯連接之反相器，但此並非本發明之一限制。另一選擇係，每一驅動器區段可由一單個非反相器驅動器、一單個反相器驅動器或串聯連接之複數個反相器驅動器構成。另外，每一驅動器區段76及78可由邏輯閘構成，其中在一串聯組態實施例中，電路元件26及30之邏輯閘具有三態輸出且電路元件24及28之輸出閘視情況具有三態輸出。
圖9係根據本發明之另一實施例之一單片積體雙向收發機100之一電路示意圖。應注意，雙向收發機100可類似於雙向收發機10，惟除雙向收發機100包含驅動電阻器102及104之外。更特定而言，驅動器區段16之輸出端子16B透過驅動電阻器102連接至輸入/輸出端子12B且驅動器區段18之輸出端子18B透過驅動電阻器104連接至輸入/輸出端子12A。應注意，驅動電阻器102及104可係離散電阻器或其可係單片積體電阻器。雙向收發機100之操作類似於雙向收發機10之彼操作。
圖10係根據本發明之另一實施例之一單片積體雙向收發機150之一電路示意圖。圖10中所展示的是連接至方向控制電路14之一雙向資料傳輸電路152。更特定而言，雙向資料傳輸電路152具有輸入/輸出端子152A及152B、輸入端子152C及152D及啟用端子152E且由驅動器區段160及170以及方向改變控制元件168及178構成。驅動器區段160具有一輸入端子160A及一輸出端子160B且驅動器區段170具有一輸入端子170A及一輸出端子170B。藉由實例之方式，驅動器區段160可由透過一變換器模組166連接至一反相器164之一反相器162構成，其中反相器162之一輸入端子充當輸入端子160A或連接至輸入端子160A、反相器164之一輸出端子充當輸出端子160B或連接至輸出端子160B，且反相器162之輸出端子連接至變換器模組166之一輸入端子166A且變換器模組166之一輸出端子166B連接至反相器164之一輸入端子。驅動器區段170可由透過一變換器模組176連接至一反相器174之一反相器172構成，其中反相器172之一輸入端子充當輸入端子170A或連接至輸入端子170A、反相器174之一輸出端子充當輸出端子170B或連接至輸出端子170B，且反相器172之輸出端子連接至變換器模組176之一輸入端子176A且變換器模組176之一輸出端子176B連接至反相器174之一輸入端子。輸入端子160A連接至輸出端子170B以形成輸入/輸出端子152A且輸入端子170A連接至輸出端子160B以形成輸入/輸出端子152B。
藉由實例之方式，方向改變控制元件168係具有一輸入端子之一「及」閘、一作用低輸入端子及一輸出端子，且方向改變控制元件178係具有一輸入端子之一「及」閘、一作用低輸入端子及一輸出端子。「及」閘168及178之作用低輸入端子通常連接在一起以形成輸入端子152E，「及」閘168之輸入端子充當或連接至輸入端子152C，「及」閘178之輸入端子充當或連接至輸入端子152D。「及」閘168 之輸出端子充當驅動器區段160之一啟用端子160C或連接至驅動器區段160之一啟用端子160C且「及」閘178之輸出端子充當驅動器區段170之一啟用端子170C或連接至驅動器區段170之一啟用端子170C。啟用端子160C透過變換器模組166連接至反相器162之一控制端子及反相器164之一控制端子且啟用端子170C透過變換器模組176連接至反相器172之一控制端子及反相器174之一控制端子。儘管啟用端子160C經展示為控制反相器162及164之啟用端子且啟用端子170C經展示為控制反相器172及174之啟用端子，但此等並非本發明之限制。舉例而言，啟用端子160C可經組態以控制反相器164且啟用端子170C可經組態以控制反相器174，而非分別控制反相器162及164以及反相器172及174。另外，啟用端子152E可經組態以係一作用高輸入端子以使得收發機150可回應於出現在輸入端子152E處之一邏輯高信號而啟用。應注意，方向改變驗證元件168及178並非限制於「及」閘，而是可使用經組態以啟用及停用驅動器區段160及170之其他邏輯閘或邏輯閘之組合來實施。
已參考圖1闡述方向控制電路14。比較器40之一輸入連接至輸入/輸出端子152A且比較器40之其他輸入端子連接至一變換器模組186之一端子186A且一輸出端子186B連接至輸入/輸出端子152B。方向旗標44之一輸出端子連接至變換器模組186之一輸入端子186C且變換器模組186之一輸出端子186D連接至輸入端子152D。雙向收發機152之一部分180經耦合用於接收操作電位VCCA之一源且一部分182經耦合用於接收操作電位VCCB之一源。部分180可包含方向控制電路14、反相器162及174以及方向改變控制元件168，其中此等元件經耦合用於接收操作電位VCCA之一源，且部分182可由反相器164及172以及方向改變控制元件178構成，其中此等元件經耦合用於接收操作電位VCCB之一源。方向控制電路14可交替地經耦合以接收操作電位VCCB(而非VCCA) 之一源。變換器模組166、176及186可係彼此獨立之單獨變換器模組或其可係一變換器裝置190之一部分且其可經耦合用於自操作電位VCCA之源及操作電位VCCB之源兩者接收電位。
雙向收發機150之操作類似於雙向收發機10之操作，惟除在輸入/輸出端子152A與152B之間的電壓係由電壓變換器166變換之外。
到目前為止，應瞭解，已提供一雙向收發機及用於雙向傳輸資料之一方法。根據本發明之實施例之雙向收發機係自動感測自動方向改變雙向收發機。由於其自動地改變信號傳輸之方向之能力，可自根據本發明之實施例組態之雙向收發機省略方向接腳。此降低製造雙向收發機之成本，消除用以控制傳輸及接收方向之複雜軟體且允許在多通道收發機中每一通道之方向獨立於其他通道之方向。另外，雙向收發機可使用較少接腳，從而進一步減少收發機之成本。
另外，根據本發明之實施例之雙向收發機可包含一較強輸出驅動。
儘管本文中已揭示特定實施例，但本發明並不意欲限制於所揭示之實施例。熟習此項技術者將認識到，可在不背離本發明之精神之情況下做出修改及變化。本發明意欲囊括歸屬於隨附申請專利範圍之範疇內之所有此等修改及變化。
10‧‧‧單片積體自動感測自動改變方向雙向收發機/雙向收發機/收發機/轉換器
12‧‧‧雙向資料傳輸電路
12A‧‧‧輸入/輸出端子
12B‧‧‧輸入/輸出端子
12C‧‧‧輸入端子/輸出端子
12D‧‧‧輸入端子/輸出端子
12E‧‧‧啟用端子/輸入端子
14‧‧‧方向控制電路
16‧‧‧驅動器區段或級/驅動器區段
16A‧‧‧輸入端子
16B‧‧‧輸出端子
16C‧‧‧啟用端子/輸入端子/輸出端子
18‧‧‧驅動器區段或級/驅動器區段
18A‧‧‧輸入端子
18B‧‧‧輸出端子
18C‧‧‧啟用端子/輸入端子/輸出端子
20‧‧‧方向控制元件/方向改變控制元件/「及」閘
22‧‧‧方向控制元件/方向改變控制元件/「及」閘
24‧‧‧電路元件/反相器
26‧‧‧電路元件/反相器
28‧‧‧電路元件/反相器
30‧‧‧電路元件/反相器
40‧‧‧比較器/「互斥或」閘
40A‧‧‧輸出端子/電壓
42‧‧‧延遲元件
44‧‧‧方向旗標/正反器
44A‧‧‧時脈輸入端子/輸入端子/端子
D‧‧‧資料輸入端子
Q‧‧‧資料輸出端子
CK‧‧‧時脈輸入端子
QBAR‧‧‧反相資料輸出端子

Claims (10)

  1. 一種自動感測雙向收發機，其包括：一雙向資料傳輸電路，其具有第一及第二輸入/輸出端子、第一及第二輸入端子、及第一及第二信號傳輸路徑，其中該第一信號傳輸路徑包括具有一輸入端子之一第一驅動器級、一輸出端子及一啟用端子；一比較器，其具有第一及第二輸入端子及一輸出端子，該比較器之該第一輸入端子耦合至該雙向資料傳輸電路之該第一輸入/輸出端子且該比較器之該第二輸入端子耦合至該雙向資料傳輸電路之該第二輸入/輸出端子；及一方向旗標，其具有一輸入端子及一第一輸出端子，該方向旗標之該輸入端子耦合至該比較器之該輸出端子，其中該第一驅動器級包括：一第一反相器，其具有一輸入端子及一輸出端子；及一第二反相器，其具有一輸入端子、一輸出端子及一啟用端子，該第二反相器之該輸入端子耦合至該第一反相器之該輸出端子。
  2. 如請求項1之自動感測雙向收發機，其進一步包含耦合於該比較器之該輸出端子與該方向旗標之該輸入之間的一延遲元件。
  3. 如請求項2之自動感測雙向收發機，其中該延遲元件之一延遲時間長於該比較器及信號傳輸路徑之一總傳播延遲。
  4. 如請求項1之自動感測雙向收發機，其中該比較器之該第一輸入端子直接耦合至該雙向資料傳輸電路之該第一輸入/輸出端子且該比較器之該第二輸入端子直接耦合至該雙向資料傳輸電路之該第二輸入/輸出端子。
  5. 如請求項1之自動感測雙向收發機，其進一步包含耦合至該第一信號傳輸路徑之一第一方向控制元件，及耦合至該第二信號傳輸路徑之一第二方向控制元件。
  6. 如請求項1之自動感測雙向收發機，其中該第二信號傳輸路徑包括具有一輸入端子之一第二驅動器級、一輸出端子及一啟用端子。
  7. 如請求項1之自動感測雙向收發機，其進一步包含具有第一及第二輸入端子及一輸出端子之一第一「及」閘，該第一輸入端子耦合至該方向旗標之該第一輸出端子且該輸出端子耦合至該等第一及第二反相器之該等啟用端子，其中該第二信號傳輸路徑包括具有一輸入端子、一輸出端子及一啟用端子之一第二驅動器級；及其中該第二驅動器級包括：一第三反相器，其具有一輸入端子、一輸出端子及一啟用端子；及一第四反相器，其具有一輸入端子、一輸出端子及一啟用端子，該第四反相器之該輸入端子耦合至該第三反相器之該輸出；及其中該方向旗標具有一第二輸出端子且進一步包含具有第一及第二輸入端子及一輸出端子之一第二「及」閘，該第一輸入端子耦合至該方向旗標之該第二輸出端子且該輸出端子耦合至該等第三及第四反相器之該等啟用端子；及其中該第四反相器之該輸出端子耦合至該第一反相器之該輸入端子且該第二反相器之該輸出端子耦合至該第三反相器之該輸入端子。
  8. 一種用於沿複數個方向傳輸電信號之方法，其包括： 提供一雙向資料傳輸電路，其具有第一及第二輸入/輸出端子、第一及第二輸入端子以及第一及第二信號傳輸路徑，在該第一輸入/輸出端子與該第二輸入/輸出端子之間的第一信號傳輸路徑經組態以透過包含一啟用端子及第一及第二反相器之一第一驅動器級自該第一輸入/輸出端子傳輸一電信號至該第二輸入/輸出端子，其中該第二反相器之一輸入端子耦合至該第一反相器之一輸出端子，及在該第二輸入/輸出端子與該第一輸入/輸出端子之間的第二信號傳輸路徑經組態以在該第二輸入/輸出端子與該第一輸入/輸出端子之間傳輸另一電信號；回應於比較在該第一輸入/輸出端子處之一第一信號與在該第二輸入/輸出端子處之一第二信號而產生一第一比較信號；回應於該第一比較信號在一第一邏輯電壓位準下而產生一第一啟用信號；及回應於在該第一驅動器級之該啟用端子處之該第一啟用信號而啟動該第一信號傳輸路徑。
  9. 如請求項8之方法，其中產生該第一啟用信號包括：透過一延遲元件將該第一比較信號傳輸至一方向旗標之一輸入端子；在該方向旗標之一輸出端子處產生一輸出信號，該方向旗標之該第一輸出信號充當該第一輸入/輸出信號。
  10. 如請求項9之方法，其中穿過該延遲元件之一延遲長於產生該第一比較信號之一傳播延遲。
TW102103332A 2012-01-30 2013-01-29 雙向收發機及方法 TWI571065B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/360,927 US8736307B2 (en) 2012-01-30 2012-01-30 Bidirectional transceiver and method

Publications (2)

Publication Number Publication Date
TW201336245A TW201336245A (zh) 2013-09-01
TWI571065B true TWI571065B (zh) 2017-02-11

Family

ID=48837938

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102103332A TWI571065B (zh) 2012-01-30 2013-01-29 雙向收發機及方法

Country Status (4)

Country Link
US (1) US8736307B2 (zh)
KR (1) KR101959709B1 (zh)
CN (1) CN103227656B (zh)
TW (1) TWI571065B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8829955B1 (en) * 2013-03-14 2014-09-09 Analog Devices, Inc. Isolator-based transmission system with side isolator channel for refresh signals
WO2016048423A1 (en) 2014-09-24 2016-03-31 Analog Devices, Inc. Circuits and systems for multiplexed isolator communication
TW201626734A (zh) 2015-01-15 2016-07-16 力祥半導體股份有限公司 收發器及其運作方法
FR3068548A1 (fr) * 2017-06-28 2019-01-04 Stmicroelectronics (Grenoble 2) Sas Comparateur non oscillant
US10762027B2 (en) * 2018-04-13 2020-09-01 Hamilton Sundstrand Corporation Method and system for output latch based data bus failure mitigation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801549A (en) * 1996-12-13 1998-09-01 International Business Machines Corporation Simultaneous transmission bidirectional repeater and initialization mechanism
US20080201623A1 (en) * 2007-02-16 2008-08-21 Atmel Corporation Embedded architecture with serial interface for testing flash memories
US20090289693A1 (en) * 2008-05-23 2009-11-26 Intersil Americas Inc. Bi-directional buffer and method for bi-directional buffering that reduce glitches due to feedback

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5253249A (en) 1989-06-29 1993-10-12 Digital Equipment Corporation Bidirectional transceiver for high speed data system
US5469473A (en) 1994-04-15 1995-11-21 Texas Instruments Incorporated Transceiver circuit with transition detection
AU2003226794A1 (en) * 2002-04-10 2003-11-10 Nanotron Technologies Gmbh Transceiver device
US7133648B1 (en) 2003-06-03 2006-11-07 Xilinx, Inc. Bidirectional multi-gigabit transceiver
CN2727836Y (zh) * 2003-06-13 2005-09-21 上海北大方正科技电脑系统有限公司 协调并行接口干扰适应性和数据速率的打印机控制系统
JP4878215B2 (ja) * 2006-05-26 2012-02-15 ルネサスエレクトロニクス株式会社 インタフェース回路及びメモリ制御装置
US8324930B1 (en) * 2010-09-27 2012-12-04 Xilinx, Inc. Methods of implementing output ports and an integrated circuit having programmable output ports

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801549A (en) * 1996-12-13 1998-09-01 International Business Machines Corporation Simultaneous transmission bidirectional repeater and initialization mechanism
US20080201623A1 (en) * 2007-02-16 2008-08-21 Atmel Corporation Embedded architecture with serial interface for testing flash memories
US20090289693A1 (en) * 2008-05-23 2009-11-26 Intersil Americas Inc. Bi-directional buffer and method for bi-directional buffering that reduce glitches due to feedback

Also Published As

Publication number Publication date
KR20130088067A (ko) 2013-08-07
CN103227656A (zh) 2013-07-31
US8736307B2 (en) 2014-05-27
CN103227656B (zh) 2016-09-14
US20130195153A1 (en) 2013-08-01
TW201336245A (zh) 2013-09-01
KR101959709B1 (ko) 2019-03-19

Similar Documents

Publication Publication Date Title
TWI571065B (zh) 雙向收發機及方法
US7579874B2 (en) Low voltage differential signaling transmitter and transmitting method
US9584125B2 (en) Interface circuit
US20070257724A1 (en) Level conversion circuit and input-output device using same
KR100630133B1 (ko) 전류 드라이버회로
US9444451B2 (en) Switch circuit
KR20100104124A (ko) 레벨 쉬프팅이 가능한 로직 회로
KR20030001246A (ko) 반도체장치
US20110121860A1 (en) Semiconductor device
JP6415785B2 (ja) バースト光受信器
JP2007329822A (ja) 駆動回路
JP2007318664A (ja) 送信回路及びその制御方法
JP5421075B2 (ja) 入力回路
US7847591B2 (en) Low jitter CMOS to CML converter
JP5565252B2 (ja) 半導体集積回路
US20050218950A1 (en) Hysteresis-type input circuit
CN110611497A (zh) 比较器以及振荡电路
JP2004112453A (ja) 信号伝送装置
US20130335117A1 (en) Pre-driver and differential signal transmitter using the same
US6278296B1 (en) Dynamic logic circuit and integrated circuit device using the logic circuit
US8049547B2 (en) Semiconductor integrated circuit and signal adjusting method
JP2012105135A (ja) 差動出力回路
KR20100133610A (ko) 전압 레벨 시프터
US10644679B2 (en) Level shift circuit
US20190319455A1 (en) Device and method for generating duty cycle