JP6415785B2

JP6415785B2 - バースト光受信器

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Publication number: JP6415785B2
Application number: JP2018518857A
Authority: JP
Inventors: 聡吉間; 大介三田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2016-05-25
Filing date: 2016-05-25
Publication date: 2018-10-31
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Description

本発明は、光通信システムに適用されるバースト光受信器に関する。

時分割多重方式を適用した１対多の光通信システムでは、１台の親局装置に対して複数の子局装置が接続された構成をとり、各子局装置には送信機会が時分割で与えられる。子局装置から親局装置への上り方向において親局装置が受信する光信号は、各子局装置までの距離の違いなどの原因により、受信パワーがそれぞれ異なるバースト信号となる。そのため、親局装置の受信器には広ダイナミックレンジが求められる。１対多の光通信システムでは分岐数の増加および伝送距離の長延化を図るため、親局装置の光送信器では高出力化を、光受信器では高感度化を図っており、受光素子としてアバランシェ効果を用いたアバランシェフォトダイオード（ＡＰＤ：Avalanche Photo Diode）を用いることが多い。

ＡＰＤでは、高感度化を実現するためにＡＰＤへの印加電圧に応じた電流増倍率を通常１以上に設定している。その結果、高パワーの光が入力した場合には波形歪みが生じてビット誤りが発生する可能性があり、場合によってはＡＰＤが故障する可能性もある。この問題を回避するために、従来、高パワーの光が入力した時にはＡＰＤへの印加電圧を落とす（特許文献１）、ＡＰＤへの電流パスを違う経路にする（特許文献２）、といった対策が行われていた。

特開２００７−１２９６３９号公報特開２００８−０２８５３７号公報

特許文献１に記載の発明では、プリアンプ出力で光入力パワーのレベル判定を行う構成としている。そのため、プリアンプ内部での遅延を加味すると、過度に大きなパワーの光が入力した場合である光過入力時に、光過入力を検知してからＡＰＤ駆動回路が実際に動作するまでの遅延が大きいという問題、すなわち、ＡＰＤへの印加電圧を下げるまでの所要時間が大きいために、ビット誤り率が上昇する可能性およびＡＰＤが故障する可能性が高くなるという問題点があった。

また、一般的にＡＰＤの直近にはデカップリングコンデンサが挿入されている。この場合、ＡＰＤを保護するために定電圧源からＡＰＤに直列に印加されている抵抗の値を大きくするとデカップリングコンデンサによりバースト応答が遅くなるため、大きな値の抵抗を実装することができない。その結果、ＡＰＤへの印加電圧の電圧降下量が数ボルトに限定されるという問題があった。すなわち、大きな値の抵抗を実装できない場合、光過入力時にＡＰＤを保護するために数１０Ｖの電圧降下を発生させようとすると、電流パス経路に数１０ｍＡを流す必要があるが、通常、ＡＰＤへ印加する電圧を生成する定電圧源の出力電流は数ｍＡでリミットされている。そのため、光過入力時にＡＰＤを保護出来ないという問題があった。

また、特許文献２に記載の発明においても、特許文献１に記載の発明と同様に、定電圧源からＡＰＤに直列に印加されている抵抗の上限値がバースト応答速度の観点から制限されてしまうため、大きな値の抵抗を実装出来ない。したがって、特許文献１に記載の発明と同様の問題、すなわち、上述した、光過入力時にＡＰＤを保護出来ないという問題がある。

本発明は、上記に鑑みてなされたものであって、アバランシェフォトダイオードの保護性能を高めたバースト光受信器を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明にかかるバースト光受信器は、アバランシェフォトダイオードに印加する電圧を生成する昇圧回路と、昇圧回路とアバランシェフォトダイオードとの間に設けられ、昇圧回路が生成した電圧を降圧するための抵抗が挿入された第１の経路と、第１の経路と並列に設けられた第２の経路と、昇圧回路と第１の経路および第２の経路との間に設けられ、昇圧回路を第１の経路または第２の経路に接続するスイッチ回路と、昇圧回路からアバランシェフォトダイオードに流れる電流の値が第１の閾値以上になると昇圧回路を第１の経路に接続し、電流の値が第２の閾値未満になると昇圧回路を第２の経路に接続するようにスイッチ回路を制御する経路選択部と、を備える。

本発明にかかるバースト光受信器は、アバランシェフォトダイオードの保護性能を高めることができる、という効果を奏する。

実施の形態１にかかるバースト光受信器の構成例を示す図実施の形態１にかかるバースト光受信器の回路の詳細構成の一例を示す図ＡＰＤへの光入力レベルが正常レベルから異常レベルに変化する場合のヒステリシスコンパレータの動作例を示す図ＡＰＤへの光入力レベルが異常レベルから正常レベルに変化する場合のヒステリシスコンパレータの動作例を示す図実施の形態２にかかるバースト光受信器の構成例を示す図

以下に、本発明の実施の形態にかかるバースト光受信器を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、本発明の実施の形態１にかかるバースト光受信器の構成例を示す図である。実施の形態１にかかるバースト光受信器１００は、昇圧回路１、抵抗２、電流検出回路３、スイッチ回路４、高抵抗５、デカップリングコンデンサ６、アバランシェフォトダイオード（ＡＰＤ）７およびインピーダンス変換増幅器（ＴＩＡ：Trans Impedance Amplifier）回路８を備える。

昇圧回路１は、ＡＰＤ７に印加する電圧を生成する。抵抗２は、昇圧回路１からＡＰＤ７に流れる電流を検出するための電流検出用抵抗である。電流検出回路３は、抵抗２に流れる電流を検出し、検出した電流に基づいてスイッチ回路４を制御する。スイッチ回路４は、昇圧回路１からＡＰＤ７へ流れる電流の経路を切り替えるために設けられており、高抵抗５が挿入されている経路である第１の経路１１と高抵抗５が挿入されていない経路である第２の経路１２とのいずれか一方を昇圧回路１からＡＰＤ７へ流れる電流の経路として選択する。高抵抗５は、スイッチ回路４により第１の経路１１が選択された場合、昇圧回路１からの電圧を低下させてＡＰＤ７に印加する。すなわち、高抵抗５は、昇圧回路１からＡＰＤ７に印加される電圧を降圧するための抵抗である。また、電流検出回路３は、抵抗２に流れる電流の値に基づいてスイッチ回路４を制御し、昇圧回路１からＡＰＤ７に流れる電流の経路を選択する経路選択部である。デカップリングコンデンサ６は、ＡＰＤ７への雑音を除去する。ＡＰＤ７は、入射した光信号を、昇圧回路１から印加されている電圧により決まる電流増倍率と入射した光信号の強度とに応じた電流に変換し、ＴＩＡ回路８に出力する。ＴＩＡ回路８は、ＡＰＤ７から出力された電流を電圧信号に変換する。

上記構成のバースト光受信器１００では、高感度化を実現するために、ＡＰＤ７の電流増倍率が１以上となる電圧を昇圧回路１が生成する。

また、詳細については後述するが、バースト光受信器１００において、電流検出回路３は、昇圧回路１からＡＰＤ７に流れる電流が予め決められた値以上の場合、昇圧回路１からＡＰＤ７までの電流経路に高抵抗５が含まれるようにスイッチ回路４を制御する。

なお、スイッチ回路４が切り替える２つの経路のうち、第２の経路１２はＡＰＤ７に印加する電圧を降下させる回路要素を含まないこととしたが、この第２の経路１２に高抵抗５よりも低い抵抗値の別の抵抗を挿入した構成としてもよい。また、図１中ではデカップリングコンデンサ６は、ＡＰＤ７の直近に位置しているが、ＡＰＤ７の前に抵抗を挿入した構成、すなわち、デカップリングコンデンサ６とＡＰＤ７の間に抵抗を挿入した構成としてもよい。また、デカップリングコンデンサの数を１個に限定する必要はなく、複数個所にデカップリングコンデンサを挿入した構成としてもよい。

図２は、実施の形態１にかかるバースト光受信器の回路の詳細構成の一例を示す図であり、図１に示した電流検出回路３およびスイッチ回路４を実現する回路の具体例を示している。

図２に示したように、バースト光受信器１００の電流検出回路３は、ヒステリシスコンパレータ回路３１、第１のスイッチ駆動バッファ回路３２および第２のスイッチ駆動バッファ回路３３から構成される。

ヒステリシスコンパレータ回路３１は、抵抗３１１から３１４と、ヒステリシス量をもつヒステリシスコンパレータ３１５とにより構成される。抵抗３１１から３１４は、ヒステリシスコンパレータ３１５の正側入力（＋）および負側入力（−）の分圧比を決定する抵抗群である。ヒステリシスコンパレータ３１５は、正側入力に印加される電圧である正側電圧と負側入力に印加される電圧である負側電圧とを比較し、比較結果に応じて、出力信号のレベルを切り替える。具体的には、ヒステリシスコンパレータ３１５は、出力信号のレベルがＬｏｗレベルの状態の時に正側電圧が負側電圧よりも第１の値だけ高くなったことを検出すると、出力信号のレベルをＨｉｇｈレベルに切り替える。また、ヒステリシスコンパレータ３１５は、出力信号のレベルがＨｉｇｈレベルの状態の時に正側電圧が負側電圧よりも第２の値だけ低くなったことを検出すると、出力信号のレベルをＬｏｗレベルに切り替える。第１の値と第２の値は同じ値でもよいし異なる値でもよい。

図２に示した回路は、抵抗２に流れる電流、すなわち昇圧回路１からＡＰＤ７に流れる電流が小さい状態ではヒステリシスコンパレータ３１５への正側電圧が負側電圧よりも低くなり、電流が大きくなると、ヒステリシスコンパレータ３１５への正側電圧と負側電圧との大小関係が逆転するように、抵抗３１１から３１４の定数が設定されているものとする。そのため、ヒステリシスコンパレータ３１５は、ＡＰＤ７に入力する光信号のレベルが低く、抵抗２に流れる電流が少ない状態では、出力信号のレベルをＬｏｗにする。また、ヒステリシスコンパレータ３１５は、抵抗２に流れる電流が多くなると出力信号のレベルをＨｉｇｈにする。

第１のスイッチ駆動バッファ回路３２は、バッファ３２１と、抵抗３２２および３２４と、ＮＰＮトランジスタ３２３および３２５とにより構成される。バッファ３２１は、ヒステリシスコンパレータ３１５から出力された信号を受け取り、波形整形およびレベル変換等を行って後段のＮＰＮトランジスタ３２３および３２５へ出力する。バッファ３２１は、受け取った信号のレベルがＨｉｇｈの場合にＨｉｇｈレベルの信号を出力するが、この出力信号のレベルはＮＰＮトランジスタ３２３および３２５を駆動できるレベルすなわちＯＮとなるレベルとする。また、バッファ３２１は、受け取った信号のレベルがＬｏｗの場合にＬｏｗレベルの信号を出力するが、この出力信号のレベルはＮＰＮトランジスタ３２３および３２５を駆動できないレベルすなわちＯＦＦとなるレベルとする。抵抗３２２および３２４は、昇圧回路１からＡＰＤ７へ電圧を印加するラインの電圧をドロップさせる。

第２のスイッチ駆動バッファ回路３３は、バッファ３３１と、抵抗３３２および３３４と、ＮＰＮトランジスタ３３３および３３５とにより構成される。バッファ３３１は、ヒステリシスコンパレータ３１５から出力された信号を受け取り、波形整形およびレベル変換等を行って後段のＮＰＮトランジスタ３３３および３３５へ出力する。バッファ３３１は、受け取った信号のレベルがＨｉｇｈの場合にはＮＰＮトランジスタ３３３および３３５を駆動できないレベルの信号を出力し、受け取った信号のレベルがＬｏｗの場合にはＮＰＮトランジスタ３２３および３２５を駆動できるレベルの信号を出力する。バッファ３３１から出力される信号は、第１のスイッチ駆動バッファ回路３２のバッファ３２１から出力される信号を反転させたものに相当する。抵抗３３２および３３４は、昇圧回路１からＡＰＤ７へ電圧を印加するラインの電圧をドロップさせる。

スイッチ回路４は、並列に接続されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチ４Ａおよび４Ｂより構成される。第１のスイッチであるＣＭＯＳスイッチ４Ａは、ｎチャネル金属酸化膜半導体であるＮＭＯＳ（N-Channel Metal Oxide Semiconductor）４１とｐチャネル金属酸化膜半導体であるＰＭＯＳ（P-Channel Metal Oxide Semiconductor）４２とで構成される。ＣＭＯＳスイッチ４Ａは、異常時に、具体的には、ＡＰＤ７に入力する光信号のレベルが規定レベル以上の時にＯＮ状態となり、正常時、すなわち、ＡＰＤ７に入力する光信号のレベルが規定レベル未満の時にＯＦＦ状態となる。規定レベルとは、ＡＰＤ７が故障する可能性が高まるレベルとする。規定レベルは、ＡＰＤ７に入力する光信号のレベルを高めた場合に生じる波形歪の影響を受けて悪化するビット誤り率に基づいて決定することができる。例えば、ビット誤り率が波形歪の影響を受けて悪化し出すレベルをシミュレーションなどにより求め、このレベルを規定レベルとする。また、ビット誤り率がシステムで要求される範囲内にぎりぎり収まるレベルを求めてこれを規定レベルとしてもよい。第２のスイッチであるＣＭＯＳスイッチ４Ｂは、ＮＭＯＳ４３およびＰＭＯＳ４４で構成される。ＣＭＯＳスイッチ４Ｂは、ＣＭＯＳスイッチ４Ａとは逆の動作を行い、正常時にＯＮ状態となり、異常時にＯＦＦ状態となる。

次に、バースト光受信器１００の動作について説明する。まず、バースト光受信器１００が受信する光信号のレベルが正常な場合の動作、すなわち、ＡＰＤ７に入力する光信号のレベルが規定レベル未満の場合の動作について説明する。

バースト光受信器１００に通常動作する光入力パワー範囲の信号が入力された場合、ＡＰＤ７に入力する光信号のレベルは規定レベル未満である。このとき、抵抗２に流れる電流は予め決められた閾値以上とはならず、ヒステリシスコンパレータ３１５の正側の入力端子への入力信号のレベルは負側の入力端子への入力信号のレベルよりも低い状態となる。そのため、ヒステリシスコンパレータ３１５はＬｏｗレベルの信号を出力する。これに伴い第１のスイッチ駆動バッファ回路３２内のバッファ３２１はＬｏｗ出力、第２のスイッチ駆動バッファ回路３３内のバッファ３３１はＨｉｇｈ出力にそれぞれ設定される。この結果、ＣＭＯＳスイッチ４ＢのＮＭＯＳ４３およびＰＭＯＳ４４はＯＮ状態となりＣＭＯＳスイッチ４Ｂが挿入された経路を昇圧回路１からの電流が流れるが、ＣＭＯＳスイッチ４ＡのＮＭＯＳ４１およびＰＭＯＳ４２はＯＦＦ状態となりＣＭＯＳスイッチ４Ａおよび高抵抗５が挿入された経路には昇圧回路１からの電流が流れなくなる。

バースト光受信器１００の構成、具体的には、電圧を降下させるための高抵抗が挿入された経路および高抵抗が挿入されていない経路と、これらの経路を切り替えるスイッチとを備え、通常時は高抵抗が挿入されていない経路を選択する構成をバースト光受信器に適用することにより、図２に示した抵抗２に相当する抵抗の値をある程度小さくしておけば、図２に示したデカップリングコンデンサ６に相当するコンデンサが挿入されたとしても、高速バースト応答が可能となる。

つづいて、バースト光受信器１００が受信する光信号のレベルが異常な場合の動作、すなわち、ＡＰＤ７に入力する光信号のレベルが規定レベル以上の場合の動作について説明する。

バースト光受信器１００に通常動作する光入力パワー範囲の上限値以上の光パワーの信号が入力された場合、ＡＰＤ７に入力する光信号のレベルは規定レベル以上である。この場合、抵抗２に流れる電流が大きくなり、ヒステリシスコンパレータ３１５の正側および負側の各入力端子への入力信号の大小関係が逆転する。ヒステリシスコンパレータ３１５の正側の入力端子への入力信号のレベルが、負側の入力端子への入力信号のレベルに第１のヒステリシスを加えた値よりも高い状態になると、ヒステリシスコンパレータ３１５が動作し、ヒステリシスコンパレータ３１５はＨｉｇｈレベルの信号を出力する。これに伴い第１のスイッチ駆動バッファ回路３２内のバッファ３２１はＨｉｇｈ出力、第２のスイッチ駆動バッファ回路３３内のバッファ３３１はＬｏｗ出力にそれぞれ設定される。この結果、これまで電流が流れていたＣＭＯＳスイッチ４ＢのＮＭＯＳ４３およびＰＭＯＳ４４はＯＦＦ状態となり昇圧回路１からの電流が流れなくなる。一方、ＣＭＯＳスイッチ４ＡのＮＭＯＳ４１およびＰＭＯＳ４２はＮＯ状態となりＣＭＯＳスイッチ４Ａが挿入されている経路を昇圧回路１からの電流が流れるようになる。しかし、ＣＭＯＳスイッチ４ＡとＡＰＤ７との間には高抵抗５が接続されているため、この経路を流れる電流の増加量がわずかであって大幅に電圧が低下し、ＡＰＤ７に印加される電圧も下がる。これに伴い電流増倍率Ｍも低下する。したがって、過度に高いレベルの光信号が入力することによりＡＰＤ７が故障してしまうのを回避することが可能となる。ここで、高抵抗５の抵抗値を適切に設定することで、ＡＰＤ７のカソード側の電圧をアノード側の電圧よりも高くすることが可能である。そのため、ＡＰＤ７に逆バイアス電圧がかかることを避けることができ、逆バイアス電圧がＡＰＤ７にかかって故障するのを回避可能である。

なお、ヒステリシスコンパレータ３１５が動作すると、昇圧回路１からＡＰＤ７へ流れる電流の経路が切り替わり、その結果、抵抗２に流れる電流の量が減少し、ヒステリシスコンパレータ３１５の正側および負側の各入力端子への入力信号のレベルも変化する。この電流量の変化に伴いヒステリシスコンパレータ３１５の出力信号のレベルがＨｉｇｈからＬｏｗに切り替わらないように、抵抗３１１から３１４の値を設定しておく。したがって、ヒステリシスコンパレータ３１５は、抵抗２に流れる電流が第１の閾値未満の状態から第１の閾値以上の状態になると出力信号のレベルをＬｏｗからＨｉｇｈに切り替え、抵抗２に流れる電流が第２の閾値以上の状態から第２の閾値未満の状態になると出力信号のレベルをＨｉｇｈからＬｏｗに切り替える。ただし、第２の閾値＜第１の閾値とする。

図３および図４は、図２に示した実施の形態１にかかるヒステリシスコンパレータ３１５の動作を示す図である。図３は、ＡＰＤ７への光入力レベルが正常レベルから異常レベルすなわち規定レベル以上に変化する場合における、ヒステリシスコンパレータ３１５が出力する信号のレベルおよびＡＰＤ７に印加される電圧の変化シミュレーション波形を示す。図４は、ＡＰＤ７への光入力レベルが異常レベルから正常レベルに変化する場合における、ヒステリシスコンパレータ３１５が出力する信号のレベルおよびＡＰＤ７に印加される電圧の変化シミュレーション波形を示す。図３および図４において、破線が、ヒステリシスコンパレータ３１５が出力する信号である制御信号を示し、実線が、ＡＰＤ７に印加される電圧であるＡＰＤ印加電圧（Ｖapd）を示す。

図３において、ＡＰＤ７への光入力レベルが正常レベルとなっている通常動作の時、ＡＰＤ印加電圧は約４０Ｖ、ヒステリシスコンパレータ３１５の出力電圧は０Ｖである。ＡＰＤ７への光入力レベルが異常レベルとなったことをヒステリシスコンパレータ３１５が検知した後は、ヒステリシスコンパレータ３１５の出力電圧が１．０Ｖへと遷移する。その結果、ＡＰＤ印加電圧は約５Ｖへと低下する。この間の切替時間が約１０ｎｓだということが、シミュレーションの結果から分かる。これにより、ＡＰＤ７への光入力レベルが異常レベルとなる光過入力時に瞬時にＡＰＤ印加電圧を低下させて、ＡＰＤ７の保護を行うことが可能であることが分かる。

一方、図４において、ＡＰＤ７への光入力レベルが異常レベルとなっている異常動作の時、ＡＰＤ印加電圧は約７Ｖ、ヒステリシスコンパレータ３１５の出力電圧は１．０Ｖである。ＡＰＤ７への光入力レベルが異常レベルから正常レベルとなったことをヒステリシスコンパレータ３１５が検知した後は、ヒステリシスコンパレータ３１５の出力電圧が０Ｖへと遷移する。その結果、ＡＰＤ印加電圧は通常動作時と同じ約４０Ｖへと増加する。この間の切替時間が約２０ｎｓだということが、シミュレーションの結果から分かる。これにより、ＡＰＤ７への光入力レベルが異常レベルとなっている状態が終了した後は瞬時にＡＰＤ印加電圧を増加させて、バースト信号を受信可能であることが分かる。

以上のように、本実施の形態にかかる光バースト受信器は、ＡＰＤに印加する電圧を生成する昇圧回路からＡＰＤへの電流を流す第１の経路および第２の経路と、第１の経路または第２の経路を選択するスイッチ回路と、昇圧回路からＡＰＤへ流れる電流の値に基づいてスイッチ回路を制御する電流検出回路と、を備え、第１の経路にはＡＰＤに印加する電圧を降圧するための高抵抗が挿入され、電流検出回路は、昇圧回路からＡＰＤへ流れる電流が第１の閾値以上になると第１の経路を選択するようスイッチ回路を制御し、昇圧回路からＡＰＤへ流れる電流が第２の閾値未満になると第２の経路を選択するようスイッチ回路を制御する。すなわち、電流検出回路は、ＡＰＤへの光入力レベルが正常レベルの場合は昇圧回路からＡＰＤへの電流が第２の経路を経由し、ＡＰＤへの光入力レベルが異常レベルの場合は昇圧回路からＡＰＤへの電流が第１の経路を経由するようにスイッチ回路を制御する。これにより、ＡＰＤへの光入力レベルが正常レベルの場合は高抵抗が挿入されていない第２の経路を介してＡＰＤへ電流が流れるため、高感度化を実現できるとともに、デカップリングコンデンサを備えた構成の場合でも、ＡＰＤへの光入力レベルが異常レベルに変化した場合にレベルの変化を検出するまでの所要時間が長くなるのを防止することができる。一方、ＡＰＤへの光入力レベルが異常レベルの場合は高抵抗が挿入されている第１の経路を介してＡＰＤへ電流が流れ、ＡＰＤには高抵抗で降圧された後の電圧が印加されるため、ＡＰＤを保護することができる。このように、本実施の形態にかかる光バースト受信器によれば、ＡＰＤに異常レベルの光信号が入力されるようになってからＡＰＤへの印加電圧を降下させて電流増倍率を低くするまでの所要時間を短くすることが可能であり、また、ＡＰＤへの印加電圧を降下させるための抵抗の値を十分に大きくすることが可能であるため、ＡＰＤの保護性能を高めることができる。

実施の形態２．
以上の実施の形態１では、あらかじめ決めた固定閾値に対するヒステリシスコンパレータ回路３１を用いた構成のバースト光受信器について説明を行った。これに対して、実施の形態２では、ＡＰＤの個体ばらつきおよび温度依存特性などを考慮してヒステリシスコンパレータの動作ポイントを変更可能なバースト光受信器について説明を行う。

図５は、実施の形態２にかかるバースト光受信器の構成例を示す図である。実施の形態２にかかるバースト光受信器１００ａは、実施の形態１にかかるバースト光受信器１００のヒステリシスコンパレータ回路３１をヒステリシスコンパレータ回路３１ａとしたものである。ヒステリシスコンパレータ回路３１ａは、実施の形態１にかかるヒステリシスコンパレータ回路３１の抵抗３１２を可変抵抗３１２ａとした構成である。バースト光受信器１００ａは、可変抵抗３１２ａ以外の構成要素はバースト光受信器１００と同様である。

抵抗３１２を可変抵抗３１２ａとしたことにより、ヒステリシス量を持つコンパレータ３１５の正側（＋側）の入力電圧値を調整することが可能となる。これによりＡＰＤ７の個体ばらつきおよび温度依存によるスイッチ回路４による経路切替閾値の変動量を補償することが可能となり、ＡＰＤ７への光入力レベルの変動に対して適切なタイミングで昇圧回路１からＡＰＤ７へ電流が流れる経路を切り替えることが可能となる。

以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

１昇圧回路、２，３１１，３１２，３１３，３１４，３２２，３２４，３３２，３３４抵抗、３電流検出回路、４スイッチ回路、４Ａ，４ＢＣＭＯＳスイッチ、５高抵抗、６デカップリングコンデンサ、７アバランシェフォトダイオード（ＡＰＤ）、８インピーダンス変換増幅器回路、１１第１の経路、１２第２の経路、３１，３１ａヒステリシスコンパレータ回路、３２第１のスイッチ駆動バッファ回路、３３第２のスイッチ駆動バッファ回路、４１，４３ＮＭＯＳ、４２，４４ＰＭＯＳ、３２１，３３１バッファ、３２３，３２５，３３３，３３５ＮＰＮトランジスタ。

Claims

アバランシェフォトダイオードに印加する電圧を生成する昇圧回路と、
前記昇圧回路と前記アバランシェフォトダイオードとの間に設けられ、前記昇圧回路が生成した前記電圧を降圧するための抵抗が挿入された第１の経路と、
前記第１の経路と並列に設けられた第２の経路と、
前記昇圧回路と前記第１の経路および前記第２の経路との間に設けられ、前記昇圧回路を前記第１の経路または前記第２の経路に接続するスイッチ回路と、
前記昇圧回路から前記アバランシェフォトダイオードに流れる電流の値が第１の閾値以上になると前記昇圧回路を前記第１の経路に接続し、前記電流の値が第２の閾値未満になると前記昇圧回路を前記第２の経路に接続するように前記スイッチ回路を制御する経路選択部と、
を備えることを特徴とするバースト光受信器。
前記第２の経路には前記昇圧回路が生成した前記電圧を降下させる回路要素が含まれていないことを特徴とする請求項１に記載のバースト光受信器。
前記第１の閾値は前記第２の閾値よりも大きいことを特徴とする請求項１または２に記載のバースト光受信器。
前記第１の経路および前記第２の経路と前記アバランシェフォトダイオードとの間にデカップリングコンデンサを備える、
ことを特徴とする請求項１から３のいずれか一つに記載のバースト光受信器。
前記経路選択部は、
前記電流の値が前記第１の閾値未満の状態から前記第１の閾値以上の状態に変化するとＨｉｇｈレベルの信号の出力を開始し、前記電流の値が前記第２の閾値以上の状態から前記第２の閾値未満の状態に変化するとＬｏｗレベルの信号の出力を開始するヒステリシスコンパレータ回路、
を備えることを特徴とする請求項１から４のいずれか一つに記載のバースト光受信器。
前記電流の値を検出するための電流検出用抵抗、を備え、
前記ヒステリシスコンパレータの正側の入力端子には前記電流検出用抵抗の前記昇圧回路側の端子の電圧が分圧されて印加され、前記ヒステリシスコンパレータの負側の入力端子には前記電流検出用抵抗の前記アバランシェフォトダイオード側の端子の電圧が分圧されて印加され、
前記正側の入力端子に印加される電圧の分圧比を可変とする、
ことを特徴とする請求項５に記載のバースト光受信器。
前記スイッチ回路は、
並列に接続された第１のスイッチおよび第２のスイッチを備え、前記第１のスイッチおよび前記第２のスイッチはｎチャネル金属酸化膜半導体およびｐチャネル金属酸化膜半導体によりそれぞれ構成され、
前記第１のスイッチには前記第１の経路が接続され、
前記第２のスイッチには前記第２の経路が接続され、
前記経路選択部は、
前記ヒステリシスコンパレータがＬｏｗレベルの信号を出力した場合に前記第１のスイッチをＯＦＦにさせ、前記ヒステリシスコンパレータがＨｉｇｈレベルの信号を出力した場合に前記第１のスイッチをＯＮにさせる第１のスイッチバッファ回路と、
前記ヒステリシスコンパレータがＬｏｗレベルの信号を出力した場合に前記第２のスイッチをＯＮにさせ、前記ヒステリシスコンパレータがＨｉｇｈレベルの信号を出力した場合に前記第２のスイッチをＯＦＦにさせる第２のスイッチバッファ回路と、
を備えることを特徴とする請求項５または６に記載のバースト光受信器。