JP3656100B2 - 光装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は光装置に関し、更に詳しくは、発光素子(レーザダイオードLD等)を駆動する光装置に関する。
近年、光通信の普及に伴い、この種の光装置は光加入者用電気一光信号変換装置として多用されている。特に、光加入者用LD駆動装置では、その低コスト化、低消費電力化を目的としてCMOS集積回路化が進められており、この目的の高度な実現が望まれる。
【0002】
【従来の技術】
図26は従来のLD駆動装置の概略構成を示す図である。
このLD駆動装置は、LD駆動の主制御を行うLD駆動LSI200と、LD対応の負荷抵抗RLと、レーザダイオードLDと、LDのバック光をモニタするフォトダイオードPDと、LD電流制御信号VPCNTを保持する外付けの容量C1及び抵抗R1とを含む。
【0003】
LD駆動LSI200は、データ信号の処理を行う主信号部50と、LDの光出力一定制御等を行うAPC部60を備える。
主信号部50において、51は入力のデータ信号を終端(インタフェース)する入力インタフェース回路、52は入力のデータ信号をリタイミング(パルス幅整形)するフリップフロップ回路(FF)、54はデータ信号,クロック信号を抽出する信号検出回路、55は時分割多重(TCM)通信等におけるデータ非送信時のLD駆動回路を消勢(LD電流を遮断)して節電を図る節電制御回路、56はLD発光遅延による光パルス幅の減少を補償する(太らせる)ためのパルス幅補償回路、57はデータ信号の電圧圧縮/レベルフトを行い、LD駆動回路に整合させるLD駆動前段回路、58はLDを駆動するLD駆動回路である。
【0004】
APC部60において、61はデータ信号に基づき所定の基準信号を生成する基準信号生成回路、62はPDの光電流を電圧信号に変換するI/V変換回路、63はLDの光出力一定制御等を行う自動光出力制御(APC)回路、66はLDの光出力レベルが所定以下となった状態を検出してアラーム信号SALMを生成する光出力アラーム回路、67はLDや駆動回路を過電流による損傷から保護するためにLD駆動電流の上限を定める電流制限回路である。
【0005】
しかしながら、上記従来のLD駆動装置及びこれを構成する各回路には改良すべき幾つかの問題点が存在する。以下、詳細に説明する。
図27は従来の入力インタフェース回路を説明する図である。
ところで、この種のLD駆動LSIが外部より受けるデータ信号には様々なタイプ{平衡型(差動型),不平衡型(単一信号)等}や終端特性が存在する。従来は、入力信号のタイプや終端特性に応じて夫々に専用の入力インタフェース回路を構成していた。以下、具体的に説明する。
【0006】
図27(A)は入力信号が単一信号(正論理入力)の場合を示している。
この場合は、各1つの入力端子,閾値電圧発生回路,比較回路CMPを備え、該CMPの+入力端子に入力信号IN1を入力し、その−入力端子には閾値電圧発生回路で生成した閾値電圧(しきい値電圧)Vthを入力する。出力信号OUTは、IN1>Vthの時は論理1(HIGH)レベル、IN1≦Vthの時は論理0(LOW)レベルとなる。
【0007】
図27(B)は入力信号が単一信号(負論理入力)の場合を示している。
この場合は、各1つの入力端子,閾値電圧発生回路,比較回路CMPを備え、該CMPの+入力端子に閾値電圧Vthを入力し、その−入力端子には入力信号IN2を入力する。出力信号OUTは、IN2≦Vthの時は論理1レベル、IN2>Vthの時は論理0レベルとなる。
【0008】
図27(C)は入力信号が平衡型(差動入力)の場合を示している。
この場合は、2つの入力端子と、1つの比較回路CMPを備え、該CMPの+入力端子には平衡型の入力信号IN1を入力し、その−入力端子には平衡型の入力信号IN2を入力する。出力信号OUTは、IN1>IN2の時は論理1レベル、IN1≦IN2の時は論理0レベルとなる。
【0009】
更に、入力信号の種類(TTL,CML等)に応じた入力の終端特性を備えていた。例えば、線路を51Ωで終端する要求がある場合は、線路を51Ωで終端していた。
しかし、上記の如く各場合に対応して専用の入力インタフェース回路を設ける構成であると、信号形態や終端条件が異なる他の種類の入力信号に対しては同じ入力インタフェース回路を使用できない。従来は、外部に部品を追加する等して対処しているが、このことはスペースファクタの悪化や、消費電力、コストの増加を招く。まして、このような専用の入力インタフェース回路をLSIに内蔵する場合は、入力信号に応じたLSIを製造する必要があり、この問題の改善が望まれる。
【0010】
図28は従来のパルス幅補償回路を説明する図である。
従来は、LD駆動回路DRVの前段に比較回路CMPを使用したパルス幅補償回路を設け、入力信号のパルス幅を太らせて(補償して)いた。以下、具体的に説明する。
図28(A)はパルス幅補償回路の回路図、図28(B)はその動作タイミングチャーチトである。図において、フルップフロップFFは、入力のデータ信号DATAをクロック信号CLKによりリタイミングし、クロック周期を単位とする所定パルス幅のデータ信号vi を出力する。比較回路CMPの−入力端子には閾値電圧Vthが入力しており、この閾値電圧Vthはデータ信号vi の振幅の1/2よりもやや低めに設定されている。CMPの出力信号vo は、vi >Vthの時は論理1レベル、vi ≦Vthの時は論理0レベルとなる。従って、出力信号vo のパルス幅は、Vthがvi /2の場合よりも太り、発光パルス幅の減少が改善される。
【0011】
しかし、上記の如くパルス幅補償回路に通常の比較回路CMPを用いると、消費電流の増大や、CMPが高速動作出来ないことによるジッタ発生等の問題が生じる。従って、このようなパルス幅補償回路の改善が望まれる。
図29は従来の電流制限機能付LD駆動回路を説明する図である。
従来は、LD駆動電流I2の1/nに相当する電流I1を疑似カレントミラーにより抽出し、これを所定電流ICONST と比較することにより、LDに過大な電流が流れるのを防止していた。以下、具体的に説明する。
【0012】
LD駆動回路において、NMOSFET T11,T12は電流スイッチ回路を構成しており、各ゲートに平衡型の入力信号DATA,XDATAが入力する。DATA=0,XDATA=1の時はLDに駆動電流ILDは流れず、LDは消灯する。逆にDATA=1,XDATA=0の時はLDに駆動電流ILDが流れ、LDは発光する。このLD駆動電流I2(=ILD)は、定電流源回路をなすNMOSFET T13より供給され、その大きさはLD電流制御信号VPCNT(即ち、NMOSFET T13のvGS)により決定される。VPCNTが高ければI2は大きく、VPCNTが低ければI2は小さい。
【0013】
APC出力段回路において、比較回路CMPはLDのモニタ信号VMON と所定の基準信号VREF とを比較している。電源投入時は、外付けの容量C1が放電しており、VPCNT≒GNDと低いので、LDの光出力は小さい。よって、VMON ≦VREF となり、CMPの出力はLOWレベルとなる。これによりPMOSFET T1にAPC充電電流IAPC が流れ、容量C1が充電され、VPCNTが上昇し、LDの光出力は上昇する。やがて、VMON >VREF になると、CMPの出力はHIGHレベルとなり、PMOSFET T1はOFFされ、VPCNTはそれ以上には上がらない。容量C1(≒10000pF)及び抵抗R1(≒10MΩ)はこのようなAPCループの時定数(ゲイン)を決めており、こうして、LDの光出力一定制御が行われる。
【0014】
電流制限回路において、NMOSFET T3とLD駆動回路のNMOSFET T13とは電気的特性が揃っており、かつそのチャネル長Lは同一、チャネル幅はW1 ,W2 (W1 /W2 =1/100程度)に選ばれている。また、NMOSFET T3,T13には同じVPCNTが加えられており、これらを流れる電流I1,I2にはVGSが同一により疑似カレントミラー(但し、VS1=VS2とは限らないので疑似カレントミラーと呼ぶ)の関係がある。例えばI2=100mA(通常)とすると、I1=1mAとなる。またI2=150mA(上限)とすると、I1=1.5mAとなる。
【0015】
一方、定電流源CCSはNMOSFET T3のドレインに定電流ICONST を供給している。かかる構成では、モニタ電流I1と定電流ICONST との電流比較が行われ、比較結果として得られる電流制限信号VLIMIT は、I1<ICONST の場合はHIGHレベルに、またI1>ICONST の場合はLOWレベルとなる。これにより、I1<ICONST の場合、即ち、I2<150mAの場合は、PMOSFET T2はOFFし、これにより次段のPMOSFET T1はVPCNTのAPC制御を行える。逆にI1≧ICONST の場合、即ち、I2≧150mAの場合は、PMOSFET T2はONし、次段のPMOSFET T1は強制的にOFFされる。従って、LDに過大な電流が流れるのを防止できる。
【0016】
しかし、一般にLDの駆動電流I2は使用した光素子(LD/PD)の特性バラツキ等により大きく変動する。またそのカレントミラー電流I1も、電力節約の観点から極力小さな値にしているため、NMOSFET T3のドレイン電圧VS1と、NMOSFET T13のドレイン電圧VS2 との間にはバラツキが生じる。その結果、NMOSFET T3,T13間のカレントミラーに誤差が生じ、電源変動や温度変動下におけるVLIMIT のバラツキが大きくなってしまうという問題があった。しかも、最近では経済化を目的としてLSIの低電圧化を行うが、上記従来方式によると、VS1,VS2間のバラツキが電源電圧に対して相対的に大きくなり、このままではLSIの低電圧化に対応できないと言う問題点もあった。
【0017】
図30は従来のLD駆動回路の駆動方式を説明する図である。
入力のデータ信号DATAは、外部の様々な条件によりそのパルス幅が変動する。従来は、前段のFFで入力のデータ信号DATAをリタイミングし、パルス幅の変動を無くしていた。ところで、この種のLSIの試験にはLD駆動回路DRVの直流動作試験が含まれる。この直流動作試験では、DRVの入力に任意の直流レベル(1/0等)を加えてDRVやLDの直流動作の試験を行いたい。
【0018】
しかし、従来は、DRVの入力レベルを変化させるために、データ信号DATAとクロック信号CLKを入力する必要があった。このため、直流動作の試験時でもクロック発生装置(治具を含む)が必要となる。しかも、クロック信号CLKを入力して測定を開始するために、試験時間の増大を招き、結果としLSIの低コスト化を妨げていた。
【0019】
図31は従来の節電制御回路を説明する図で、図31(A)はその回路図、図31(B)は動作タイミングチャートである。
従来は、データ信号VD ,VXDの各ラインとグランドGNDとの間に夫々NMOSFET T1,T2を設けると共に、データ送信時には節電信号SAVE=0、またデータ非送信時にはSAVE=1とすることで、データ送信時以外はLD駆動回路に電流が流れない様にしていた。
【0020】
しかし、LD駆動用のNMOSFET T11,T12は大電流をスイッチするために、そのゲート幅W、即ち、ゲート容量CG が大きい。このためNMOSFET T11,T12の各ゲートに速い信号を加えると、ゲート容量CG を介してLDにハザード電流が流れてしまう。このことは消光比の劣化、並びに他の通信ノードにおける受信データへの悪影響を生じることとなり問題となってきた。
【0021】
図32,図33は従来のボトム検出回路を説明する図(1),(2)である。
電気通信や光通信システムへの搭載を目的としたこの種のLSIにおいては、入力信号の振幅(例えばボトム値)を瞬時に検出し、これを所定時間保持するボトム検出回路は、送信部、受信部の双方で用いられる。
図32は従来のボトム検出回路の回路図で、図32(A)は負論理入力の場合、図32(B)は正論理入力の場合を示している。
【0022】
図32(A)において、入力信号IN=HI(>出力信号OUT)の時は、差動AMPの出力=LOになり、これによりNMOSFET T1はOFFし、容量Cは比較的大きな抵抗R1を介してOUT=INとなるまで低速で充電(初期化)される。次に、入力信号IN=LO(<出力信号OUT)になると、差動AMPの出力=HIになり、これによりNMOSFET T1はONし、容量CはNMOSFET T1を介してOUT=INとなるまで急速に放電(ボトム検出)される。
【0023】
図33(A)にこの場合の動作チミングチャートを示す。
ボトムレベルの検出時間tは、容量Cに比例し、NMOSFET T1の放電電流I1に反比例するので、検出時間tを小さくし、ボトム値の高速検出動作を行うには、容量Cを小さくすることと、放電電流I1を大きくすることが考えられる。
しかし、容量Cを小さくすると、抵抗R1による充電時間も小さくなり、ボトム検出値の保持が困難となる。また放電電流Iを大きくすると、図33(B)に示す如く、ボトム値を検出する際の行き過ぎ(オーバシュート)が発生してしまう。このように、従来は、容量Cと放電電流I1とにトレードオフの関係があり、高速のボトム検出と、維持を両立させるのは困難であった。図32(B)のボトム回路についても同様である。
【0024】
図34,図35は従来のAPC出力段回路を説明する図(1),(2)で、図34(A)は一例の光加入者伝送方式のシステム構成を示している。
局側装置OSUと複数の加入者装置ONU#1〜#nとの間は光スターカプラにより分岐接続されている。ここで、送信時(特に加入者側から局側)に伝送される信号は定期的に発生するバースト信号であり、最初(電源投入時等)の1バースト目を除けば、2バースト目からはその先頭より所定パワーの光出力を要求されるため、このバースト間(データ非送信区間)において、前回形成されたLD電流制御信号VPCNTを保持する必要がある。但し、APC回路はVPCNTの高速動作(1バースト目以内に立ち上げ)が必要なため、容量C1をあまり大きく出来ない。またバースト周期は長い(最大1msec)ため、抵抗R1を大きくする必要がある、等の制約がある。
【0025】
図34(B)は従来のAPC出力段回路に含まれるバースト間保持機能を示している。従来は、外付けの容量C1(≒10000pF)と外付けの抵抗R1(≒10MΩ)とにより決まる時定数τ=C1×R1を利用してVPCNTのバースト間保持を行っていた。しかし、値の大きな外付け抵抗は、仮に樹脂等で保護しても、温度,湿度等の影響で抵抗値が変動し、その変動量にも保証がないため、モジュールとしての信頼度低下という問題があった。
【0026】
また、従来は、容量C1が対アースGND間に接続されているため、VPCNTの初期電圧はアース電位にあり、1バースト目のAPCの立ち上げが遅くなるという問題があった。
図35に1バースト目のAPCの立ち上げの動作タイミングチャートを示す。図において、電源投入後、送信データが発生すると、APC機能が付勢され、VPCNTはアース電位から、この区間に流れるAPC充電電流IAPC により逐次充電され、所望の光出力の電位になるまで上昇する。この場合に、LDは、しきい値電流を越えてから発光するため、1バースト目の発光は図示の如く大幅に遅れてしまう。
【0027】
図36は従来の光出力断アラーム回路を説明する図で、図36(A)はその回路図、図36(A)はその動作タイミングチャートである。
モニタPDの光電流信号はI/V変換回路IVMONにより対応するモニタ電圧信号に変換される。このモニタ電圧信号をピーク検出して信号MONHを生成し、またモニタ電圧信号をボトム検出して信号MONLを生成する。
【0028】
一方、基準信号(基準データ信号)REFDATはIVREF回路に入力し、ここで、そのLOWレベルはMONLより低電位で、かつそのHIGHレベルは信号MONHと同電位となるようなREF電圧信号に変換される。このREF側電圧信号をピーク検出して信号REFHを生成する。そして、MONLとREFHを抵抗分割し、光出力断アラーム検出のための閾値電圧Vthを形成する。比較回路CMPは、MONH<Vthの場合はアラーム信号SALMを出力する。
【0029】
しかし、図示の如く回路構成が複雑であると、各回路(IVM0N,IVREF,ピーク検出,ボトム検出,コンバレータ)のオフセット等が合成され、その影響でMONHとVthの関係が所望の設定値からずれてしまう。また、例えばLD劣化が進み、MONHがVth付近にあるような場合には、MONHの雑音成分の影響でアラーム信号SALMがバタつく現象もあった。更には、モニタ電圧信号に雑音が載るため、後段で誤ったピーク値、ボトム値を検出してしまう不都合もあった。これらにより、光出力断アラーム不良のLD駆動装置が多数発生していた。
【0030】
【発明が解決しようとする課題】
上記のように従来の発光素子駆動装置では、改良すべき問題点が多数存在していた。
本発明の目的は、一層の低コスト化、低消費電力化が図れると共に、動作信頼性の高い光装置を提供することにある。
【0031】
【課題を解決するための手段】
上記の課題は例えば図1,図10の構成により解決される。即ち、本発明(1)の光装置は、発光素子と、前記発光素子を駆動する定電流源回路と、データ信号に基づき前記発光素子の駆動電流をスイッチする差動対T11,T12と、制御信号SAVEにより前記データ信号V D ,V XD を前記差動対の遮断域にクランプする節電制御回路とを備え、前記節電制御回路は、前記制御信号の変化の立ち上がり及び立ち下がりをなまらせるローパスフィルタ回路を有し、前記ローパスフィルタ回路より出力された信号により前記データ信号をクランプするものである。
従って、例えばLD駆動素子T12のゲート容量C G を介して発光素子LDにハザード電流が流れるのを有効に防止できる。
好ましくは、本発明(2)においては、上記本発明(1)において、例えば図11に示す如く、ローパスフィルタ回路は、容量Cと、制御信号SAVEの一方のレベルに従い前記容量から第1の電流I1を取り出す第1の定電流源回路T3と、制御信号SAVEの他方のレベルに従い前記容量に第2の電流I2を供給する第2の定電流源回路T4とを備える。従って、容量C、即ち、クランプ信号の立ち上がり、立ち下がりの速度を夫々最適に設定できる。
また好ましくは、上記本発明(2)において、第1,第2の定電流源回路は、抵抗素子を備えない。従って、抵抗のバラツキに影響されない、正確な制御が行える。
【0032】
好ましくは、この光装置は、例えば図2(A)に示す如く、データ信号を入力する入力インタフェース回路を備え、該入力インタフェース回路は、複数の入力端子a,bと、各入力端子に接続したインピーダンスの高い閾値電圧発生回路A,Bと、各入力端子のデータ信号を比較する比較回路CMPとを備えるものである。
入力信号が単一信号の場合は、一方の入力端子a/bに単一信号を入力し、かつ他方の入力端子b/aは無接続にして内部の閾値電圧Vth2/Vth1を入力信号の判別に利用する。また、入力信号が差動信号の場合は、2つの入力端子a,bに差動信号を入力する。従って、汎用のインタフェース回路を備えるLSIを提供でき、装置のコストダウンにつながる。
【0033】
好ましくは、この閾値電圧発生回路は、抵抗素子の分圧回路よりなる。
また好ましくは、この閾値電圧発生回路は、FETを自己バイアスした分圧回路よりなる。
また好ましくは、この閾値電圧発生回路は、バイポーラトランジスタを自己バイアスした分圧回路よりなるものである。
【0034】
また、この光装置は、例えば図1,図5(A)に示す如く、データ信号のパルス幅を整形するパルス幅補償回路を備え、該パルス幅補償回路は、相互コンダクタンスの異なるFETを相補接続したインバータ回路よりなるものである。
【0035】
相補接続したFETの相互コンダクタンスgm が異なれば、出力信号vo の反転の閾値Vthは入力信号の振幅vi の1/2よりも高い/低い側にシフトする。従って、これを利用して出力信号vo のパルス幅を太らせることが可能となる。しかも、この種のインバータ回路は安価に構成でき、かつ高速に動作し、消費電力が小さい。
【0036】
また、この光装置は、例えば図1,図6(A)に示す如く、データ信号のパルス幅を整形するパルス幅補償回路を備え、該パルス幅補償回路は、相互コンダクタンスの異なるFETの一方を抵抗負荷となし、他方を反転増幅回路とするインバータ回路よりなるものである。
【0037】
抵抗負荷FETと反転増幅回路FETの相互コンダクタンスgm が異なれば、反転出力信号vo のトランジションを速めることで出力信号vo のパルス幅を太らせることが可能となる。しかも、この種のインバータ回路は安価に構成でき、かつ高速に動作し、消費電力が小さい。
また、この光装置は、データ信号のパルス幅を整形するパルス幅補償回路を備え、該パルス幅補償回路は、電流増幅率の異なるバイポーラトランジスタを相補接続したインバータ回路よりなるものである。従って、上記と同様の作用、効果が得られる。
【0038】
また、この光装置は、データ信号のパルス幅を整形するパルス幅補償回路を備え、該パルス幅補償回路は、電流増幅率の異なるバイポーラトランジスタの一方を抵抗負荷となし、他方を反転増幅回路とするインバータ回路よりなるものである。従って、上記と同様の作用、効果が得られる。
【0039】
また、この光装置は、例えば図1,図8に示す如く、発光素子を駆動する定電流源回路T13及び該電流をスイッチする差動対T11,T12を有する駆動回路と、前記差動対に入力するデータ信号の振幅調整及び又はレベル変換を行う前段回路と、前記駆動回路の発光素子駆動電流I2をモニタして該駆動電流が所定以上とならない様に前記定電流源回路T13に加える駆動信号VPCNTに対して制限を加える電流制限回路とを備え、該電流制限回路は、前記前段回路及び駆動回路の少なくとも一方のデータ信号の流れに関連する部分を模写した回路構成(各Tn´等)を備えると共に、これらに前記前段回路及び駆動回路の必要な各動作電流を所定割合でカレントミラーしてこれらを同一条件下で動作させ、前記駆動回路の発光素子駆動電流I2をモニタするものである。
【0040】
これにより、T13のカレントミラーとなるT13´のドレイン電圧VS1を、電源、温度、LD電流I2、LD電流制御電圧VPCNT、LD駆動回路の入力信号VDATA,VXDATA 等の如何によらず、T13のドレイン電圧VS2と同じ状態にたもて、高精度なカレントミラーを行える。従って、LD電流I2の上限を正確にモニタ,判定でき、動作信頼性の高い装置を提供できる。
【0041】
また、この光装置は、入力のデータ信号を所定のクロック信号によりリタイミングするフリップフロップ回路と、外部制御MODEにより入力のデータ信号とフリップフロップ回路の出力信号の何れかを選択出力する選択回路とを備え、該選択回路の出力信号により駆動回路を駆動するように構成したものである。
従って、例えばLSI装置の直流試験を行うような場合には、入力のデータ信号で駆動回路DRVを直接に駆動でき、この試験工数の削減により製造コストを低減できる。
【0045】
また、この光装置は、例えば図1,図12に示す如く、入力信号INとその出力信号OUT´との比較に基づく容量Cの充/放電により該入力信号のピーク値(図はボトム値)を検出・保持するピーク検出回路と、前記入力信号INと前記ピーク検出回路の出力信号OUT´を抵抗R2を介して得た信号との比較に基づき前記容量Cの充/放電を補助する補助電流I2を生成する補助電流生成回路とを備えるものである。
【0046】
これにより、容量Cの電荷はピーク検出回路の主電流I1と補助電流生成回路の補助電流I2とにより瞬時(従来の数十nsecに対して数nsec程度)に放電される。しかも、検出されたボトム値は比較的値の大きい抵抗R1により長時間保持される。
好ましくは、補助電流生成回路は、入力信号とピーク検出回路の出力信号を抵抗を介して得た信号との比較を行う差動増幅又は比較回路と、該差動増幅又は比較回路の出力に基づき対応する補助電流をアース又は電源側に流すFET素子T2とを備える。
【0047】
また好ましくは、例えば図16(A)に示す如く、補助電流生成回路は、入力信号とピーク検出回路の出力信号を抵抗を介して得た信号との比較を行う差動増幅又は比較回路と、該差動増幅又は比較回路の出力に基づき対応する補助電流を前記差動増幅又は比較回路に流すダイオード素子D1とを備える。
【0048】
また好ましくは、例えば図16(B)−(b),(d)に示す如く、ダイオード素子は、ゲートと、ドレインと、素子基板とを共通にしたMOSFET素子からなる。従って、集積化容易である。
また好ましくは、例えば図16(B)−(c),(e)に示す如く、ダイオード素子は、ゲートと、ドレインとを共通にしたMOSFET素子からなる。従って、集積化容易である。
【0049】
また好ましくは、例えば図17に示す如く、補助電流生成回路は、入力信号とピーク検出回路の出力信号を抵抗を介して得た信号との比較を行う差動増幅又は比較回路と、該差動増幅又は比較回路の出力に基づき対応する補助電流をアース又は電源側に流すバイポーラトランジスタ素子T2とを備える。
【0050】
また、この光装置は、例えば図1,図18(A)に示す如く、発光素子を駆動する定電流源回路T13及び該電流をスイッチする差動対T11,T12を有する駆動回路と、発光素子の光出力をモニタして光出力一定制御のための前記定電流源回路T13に加える制御電圧VPCNTを容量C1に生成する制御回路と、前記生成された制御電圧VPCNTを次のバースト送信まで保持するバースト間保持回路とを備え、該バースト間保持回路は、データ送/受信の制御信号T/RによりON/OFF駆動されるFET素子T5と、該FET素子に直列に接続された抵抗R2とを備えるものである。
【0051】
制御信号T/R=1(バースト送信)の区間は、FET素子T5がONするので、容量C1のVPCNTは、抵抗R2を含むループゲインの光出力一定制御に従い制御される。一方、制御信号T/R=0(非送信)の区間は、FET素子T5がOFFするので、今回生成されたVPCNTは次のバースト送信まで有効に保持される。従って、2バースト目からは、その最初から所定の光パワーでデータ送信できる。また、この場合の抵抗値R2は比較的小さく(500KΩ程度に)できるので、この抵抗2はT5と共にLSI内部に形成できる。従って、温度や湿度等に影響されない信頼性の高い動作が得られる。
【0052】
また、この光装置は、例えば図1,図19(A)に示す如く、発光素子を駆動する定電流源回路T13及び該電流をスイッチする差動対を有する駆動回路と、発光素子の光出力をモニタして光出力一定制御のための前記定電流源回路T13に加える制御電圧VPCNTを容量C1に生成する制御回路と、所定の初期化電圧VTHを生成する初期電圧発生回路と、前記容量と初期電圧発生回路との間に介在し、かつ装置の電源投入の際にON駆動されるスイッチ回路T7とを備えるものである。
【0053】
装置の電源投入時にスイッチ回路T7をONすると、容量CIは所定の初期化電圧VTH(例えばLD素子にそのしきい値電流より僅かに少ない電流を供給する電圧)まで速やかに充電される。従って、1バースト目の光パワーを従来よりも早く所定パワーに上げることが可能となる。
好ましくは、例えば図21(A)に示す如く、容量C1と並列に接続され、かつデータ送/受信の制御信号T/RによりON/OFF駆動されるFET素子T5と、該FET素子に直列に接続された抵抗R2とを有するバースト間保持回路を備える。
【0054】
従って、この構成は上記同様の作用、効果を兼ね備える。
好ましくは、例えば図23(A)に示す如く、容量C1と初期電圧発生回路との間に接続され、かつデータ送/受信の制御信号T/RによりON/OFF駆動されるFET素子T5と、該FET素子に直列に接続された抵抗R2とを有するバースト間保持回路を備える。
【0055】
この場合の抵抗R2の一端は、アース側でなく、VTH側に接続されるので、抵抗R2の端子間電圧が小さくなり、抵抗R2の値を小さくできる。
また、この光装置は、例えば図1,図25(A)に示す如く、発光素子の光出力が所定以下の状態を検出する光出力アラーム回路を備え、該光出力アラーム回路は、所定の閾値Vtnを発生する閾値発生回路と、光出力のモニタ信号を前記閾値Vtnのバラツキ又は変動を考慮した振幅の信号に増幅する増幅回路IVMONと、前記増幅後のモニタ信号のピーク値を検出・保持するピーク検出回路と、前記閾値と前記モニタ信号のピーク値とを比較してアラーム信号を生成する比較回路CMPとを備えるものである。
【0056】
単純かつ単一の閾値発生回路を備えることで、複数回路によるオフセット合成の悪影響を有効に排除できる。一方、光出力のモニタ信号を閾値Vtnのバラツキ又は変動を考慮した振幅の信号に増幅する。例えば、大きめに増幅する。これにより、増幅されたモニタ信号に対する閾値Vtnのバラツキや変動の割合は相対的に小さくなる。従って、簡単な構成で信頼性の高いアラーム検出を行える。
【0057】
好ましくは、比較回路は、ヒステリシス特性を備える。従って、アラーム検出信号SALMのバタツキを防止できる。
また好ましくは、光出力のモニタ信号をフィルタするためのローパスフィルタ回路を備える。従って、比較対象の光出力モニタ信号に含まれるノイズ成分を有効に抑制でき、信頼性の高いアラーム検出を行える。
【0058】
【発明の実施の形態】
以下、添付図面に従って本発明に好適なる実施の形態を詳細に説明する。
図1は実施の形態によるLD駆動装置の概略構成を示す図である。
このLD駆動装置は、LD駆動の主制御を行うLD駆動LSI100と、LD対応の負荷抵抗RLと、レーザダイオードLDと、LDのバック光をモニタするフォトダイオードPDと、LD電流制御信号VPCNTを保持する外付けの容量C1とを含む。
【0059】
LD駆動LSI100は、大きく分けて、データ信号の処理を行う主信号部10と、LDの光出力一定制御等を行うAPC部20とを備える。
主信号部10において、11は入力のデータ信号を終端(インタフェース)する入力インタフェース回路、12は入力のデータ信号をリタイミング(パルス幅整形)するフリップフロップ回路(FF)、13はLD駆動LSI100の直流試験をする場合に入力のデータ信号をバイパスさせるセレクタ(SEL)、14はデータ信号やクロック信号を抽出する信号検出回路、15は時分割多重(TCM)通信等におけるデータ非送信時のLD駆動回路を消勢(LD電流を遮断)して節電を図る節電制御回路、16はLD発光遅延による光パルス幅の減少を補償する(太らせる)ためのパルス幅補償回路、17はデータ信号の電圧圧縮/レベルフトを行い、LD駆動回路に入力に整合させるLD駆動前段回路、18はLD駆動回路である。
【0060】
APC部20において、21はデータ信号に基づき所定の基準信号VREF を生成する基準信号生成回路、22はPDの光電流を対応する電圧信号VMON に変換するI/V変換回路、23はLDの光出力一定制御等を行う自動光出力制御(APC)回路、24はLD電流制御信号VPCNTに与える初期電圧値VTHを生成するVTH発生回路、、25は今回の制御で確定したVPCNTを次の送信バーストまでの間保持するためのバースト間保持回路、26はLDの光出力レベルが所定以下となった状態を検出してアラーム信号SALMを生成する光出力アラーム回路、27はLDやその駆動回路を過電流による損傷から保護するためにLD駆動電流の上限を定める電流制限回路である。以下、各回路の詳細を説明する。
【0061】
図2〜図4は実施の形態による入力インタフェース回路を説明する(1)〜(3)である。
図2(A)に入力インタフェース回路の概念的構成を示す。
この入力インタフェース回路は、2つの入力端子a,bを備えており、一方の入力端子aは高インピーダンスを有する閾値電圧発生回路Aと比較回路CMPの非反転入力(+)とに接続し、また他方の入力端子bは同じく高インピーダンスを有する閾値電圧発生回路Bと比較回路CMPの反転入力(−)とに接続している。これにより、各入力端子a,bには所定のしきい値(閾値)電圧Vth1 ,Vth2 が印加され、かつこれらは高インピーダンスで終端される。各閾値電圧発生回路A,Bは、所定の閾値電圧Vth1 ,Vth2 (Vth1 =Vth2 でも良い)を生成し、かつ入力信号に対して相対的に高いインピーダンスを有するものであれば、回路構成は問わない。
【0062】
この様な構造のインタフェース回路は、汎用のインタフェース回路として使用でき、どのタイプ(不平衡型,平衡型)の入力信号でもそのままでインタフェースできる。
例えば、入力の不平衡型(単一信号)の正のパルス信号IN1を正の出力パルス信号OUTに変換したい場合は、端子aに入力信号IN1を接続し、端子bはそのまま開放とする。これにより、端子aの電圧は低出力インピーダンスで駆動される入力信号IN1により論理1/0のレベルに駆動されるが、端子bの電圧は内部で生成した閾値電圧Vth2 に保持される。従って、出力信号OUTは、IN1>Vth2 の時は論理1(HIGH)レベル、IN1≦Vth2 の時は論理0(LOW)レベルとなる。
【0063】
また、入力の不平衡型(単一信号)の負のパルス信号IN2を正の出力パルス信号OUTに変換したい場合は、端子aはそのまま開放とし、端子bに入力信号IN2を接続する。これにより、端子bの電圧は低出力インピーダンスで駆動される入力信号IN2により論理1/0のレベルに駆動されるが、端子aの電圧は内部で生成した閾値電圧Vth1 に保持される。従って、出力信号OUTは、IN2≦Vth1 の時は論理1レベル、IN2>Vth1 の時は論理0レベルとなる。
【0064】
また、入力の平衡型(差動入力)の正,負のパルス信号IN1,IN2を正の出力パルス信号OUTに変換したい場合は、端子aに入力信号IN1を接続し、かつ端子bには入力信号IN2を接続する。これにより、端子a,bの各電圧は低出力インピーダンスで駆動される各入力信号IN1,IN2により論理1/0,0/1のレベルに駆動される。従って、出力信号OUTは、IN1>IN2の時は論理1レベル、IN1≦IN2の時は論理0レベルとなる。
【0065】
図2(B)は閾値電圧発生回路が抵抗分圧回路からなる場合を示す。
2入力端子a,bに、例えば各50kΩの抵抗R1,R2及び抵抗R3,R4からなる抵抗分圧回路を夫々接続し、各閾値電圧Vthを生成する。
例えば、入力信号がLVCMOSレベルやCMOSレベルによる単一信号で、入力終端条件なしの場合は、一方の入力端子a/bに信号を入力し、他方の入力端子b/aはそのまま開放にして使用する。また、入力信号が図示の如くCMLレベルの差動信号で、入力終端条件が51Ωの場合は、2入力端子a,bに各信号を入力し、かつ電源と各入力端子a,bとの間に51Ωの終端抵抗を接続(外付け)する。この様な用い方は以下の各構成についても同様である。
【0066】
図3(A)は閾値電圧発生回路がPMOSFET の分圧回路からなる場合を示す。
2入力端子に、各PMOSFET T1,T2及びT3,T4からなる各分圧回路を夫々接続し、各中間の閾値電圧Vthを提供する。ゲートをドレインに接続した各PMOSFET T1〜T4は夫々飽和領域(ピンチオフ以上)に自己バイアスされており、これらのチャネルインピーダンスは100KΩ程度と高い。
【0067】
図3(B)は閾値電圧発生回路がNMOSFET の分圧回路からなる場合を示す。
2入力端子に、各NMOSFET T1,T2及びT3,T4からなる各分圧回路を夫々接続し、各中間の閾値電圧Vthを提供する。ゲートをドレインに接続した各NMOSFET T1〜T4は夫々飽和領域(ピンチオフ以上)に自己バイアスされており、これらのチャネルインピーダンスは100KΩ程度と高い。
【0068】
図4(A)は閾値電圧発生回路がpnpトランジスタの分圧回路からなる場合を示す。2入力端子に、各pnpトランジスタT1,T2及びT3,T4からなる各分圧回路を夫々接続し、各中間の閾値電圧Vthを提供する。ベースをコレクタに接続した各pnpトランジスタT1〜T4は夫々飽和領域に自己バイアスされており、これらのコレクタインピーダンスは十分に高い。
【0069】
図4(B)は閾値電圧発生回路がnpnトランジスタの分圧回路からなる場合を示す。2入力端子に、各npnトランジスタT1,T2及びT3,T4からなる各分圧回路を夫々接続し、各中間の閾値電圧Vthを提供する。ベースをコレクタに接続した各npnトランジスタT1〜T4は夫々飽和領域に自己バイアスされており、これらのコレクタインピーダンスは十分に高い。
【0070】
なお、上記以外にも、閾値電圧発生回路に供給する電源電圧の正/負等を考慮した様々な変形が考えられる。また、3以上の入力端子を備え、かつ複数の比較回路CMPを使用して3以上の入力信号の様々な比較を行うような用途にも、本発明構成を適用できる。
図5〜図7は実施の形態によるパルス幅補償回路を説明する図(1)〜(3)である。
【0071】
図5(A)は実施の形態によるパルス幅補償回路の回路図である。
本実施の形態では、従来のコンパレータ回路CMPの使用に代えて、CMOSインバータ回路の採用により出力信号vo のパルス幅補償を実現している。
図5(B)にその動作特性を示す。
入力信号vi <Aの区間では、NMOSFET T1のVGS<VT (しきい値電圧)であり、該T1はOFFしている。一方、PMOSFET T2はそのVDS=小により線形領域でONしている。次に、A<vi <Dになると、まずA点でNMOSFET T1が飽和領域(VDS=大)でONに転じ、かつPMOSFET T2は線形領域のままでB点に至る。更に、このB点ではPMOSFET T2が飽和領域(VDS=大)に転じ、同じく飽和領域のNMOSFET T1と共にC点に至る。更に、このC点ではNMOSFET1が線形領域(VDS=小)に転じ、かつPMOSFET T2は飽和領域のままでD点に至る。そして、入力信号vi >Dの区間では、PMOSFET T2のVGS<VT (しきい値電圧)であり、該T2はOFFになる。一方、NMOSFET T1は線形領域でONしている。
【0072】
かかるスイッチング動作の対称性の下で、一般のCMOSインバータ回路では、NMOSFET T1とPMOSFET T2の各相互コンダクタンスgm1,gm2を同一とすることにより、出力信号vo の反転の閾値Vthを電源電圧VSSの1/2程度に選んでいる。因みに、この相互コンダクタンスgm は、VDS一定の場合に、gm =(dID /dVGS)と定義され、これはT1,T2のチャネル幅W1 ,W2 (但し、チャネル長L=一定の場合)に比例し、かつチャネル長L1 ,L2 (但し、チャネル幅W=一定の場合)に反比例する関係にある。
【0073】
本実施の形態では、NMOSFET T1とPMOSFET T2の各相互コンダクタンスgm1,gm2を異ならせることにより、出力信号vo の反転の閾値Vthを中心から左/右にオフセットさせる。
具体的に言うと、図5(B)の区間A〜Dにおいて、例えばgm1>gm2に選ぶと、I1>I2の関係にあり、出力信号vo の反転の閾値Vthは実質的に矢印aの方向にシフトする。即ち、入力信号vi の小さい値で出力信号vo は反転する。またgm1<gm2に選ぶと、I1<I2の関係にあり、出力信号vo の反転の閾値Vthは実質的に矢印bの方向にシフトする。即ち、入力信号vi の大きい値で出力信号vo は反転する。従って、正論理又は負論理の入力信号vi に応じて、gm1>gm2又はgm1<gm2に選ぶことで、出力信号vo のパルス幅を太らすことが可能となる。
【0074】
図6は図5(A)のパルス幅補償回路の動作チミングチャートで、図6(A)は入力信号vi が負論理の場合の入出力動作を示している。gm1<gm2に選ぶと、出力信号vo の反転の閾値Vthは中間のVSS/2よりも高い方にシフトし、これにより出力信号vo のパルス幅が太る。
図6(B)は入力信号vi が正論理入力の場合の入出力動作を示している。gm1>gm2に選ぶと、出力信号vo の反転の閾値Vthは中間のVSS/2よりも低い方にシフトし、これにより出力信号vo のパルス幅が太る。
【0075】
なお、このようなパルス幅補償回路は、上記の如くパルス幅を太らせるのみならず、パルス幅を細らせることも含めた、一般のパルス整形回路として使用できることは言うまでも無い。
図7(A)は他の実施の形態によるパルス幅補償回路の回路図である。
本実施の形態では、従来のコンパレータ回路CMPの使用に代えて、MOSインバータ回路の採用により出力信号vo のパルス幅補償を実現している。
【0076】
なお、ここではNMOSFET T1,T2を使用したインバータ回路を示すが、PMOSFET T1,T2を使用しても構成出来る。NMOSFET T2のゲートはそのドレイン端子D又は所定の電圧源VGGに接続されており、該T2は抵抗負荷として働く。この場合のNMOSFET T2には、ゲートのバイアス方式に応じて、ピンチオフ以上、ピンチオフ以下、更にはディプレッションモード等の各動作モードがあるが、これらの入出力特性のトランジションの変化の傾向は類似である。
【0077】
図7(B)にこのMOSインバータ回路の一例の入出力特性を示す。
なお、NMOSFET T2はピンチオフ以上で動作しているとする。このMOSインバータ回路においては、λ=gm1/gm2とすると、λ∝(W1 /W2 )・(L2 /L1 )の関係にあり、λを大に選ぶと、出力信号vo の反転の閾値Vthは矢印aの方向にシフトし、出力信号vo のパルス幅が太る。
【0078】
なお、上記各実施の形態によるパルス幅補償回路は、電流増幅率の異なるバイポーラトランジスタを組み合わせたインバータ回路又は相補形のインバータ回路で実現してもよい。
図8は実施の形態による電流制限回路を説明する図である。
ところで、LDの駆動電流I2は光素子LDやPDのバラツキ等により影響され、同じ光出力を得るのに、駆動電流I2は大の場合も小の場合もある。一方、LD駆動回路の差動対T11,T12に対しては、スイッチング電流に載るリンギング等の発生を抑制するために、その時の駆動電流I2に応じた振幅のデータ信号VDATA,VXDATA を加える必要がある。LD駆動前段回路は、この差動対T11,T12に加える最適のデータ信号VDATA,VXDATA を生成する。以下、詳細にのべる。
【0079】
入力の非反転データ信号DATA及び反転データ信号XDATAは、差動対をなすPMOSFET T4,T5の各ゲートに入力する。この差動対T4,T5には定電流I3が供給されており、この定電流I3は、LD駆動回路の駆動電流I2を同一のLD電流制御信号VPCNTによりNMOSFET T1,PMOSFET T2を介して所定の比でカレントミラーしたものである。従って、差動対T4,T5に流れる電流I3はLDの駆動電流I2に連動している。
【0080】
更に、この差動対T4,T5の負荷は抵抗R1,R2(但し、R1=R2)であり、該差動対T4,T5が出力する各信号は、定電流I3と抵抗R1,R2との積で決まる電圧と、GND間の振幅を持った信号(電圧圧縮された信号)である。しかし、この信号のDCレベルは低いので、更に、各信号を夫々後段のソースフォロア回路T9,T10により所定分だけレベルアップし、データ信号VDATA,VXDATA を生成する。
【0081】
一方、電流制限回路においては、LD駆動回路のNMOSFET T13のドレイン電圧VS2と電流制限回路のNMOSFET T13´のドレイン電圧VS1とを、LD駆動電流I2,LD電流制御電圧VPCNT及びデータ信号VDATAの如何によらず、常にVS2=VS1となる様にしたい。こうすれば、NMOSFET T13に特性を揃えたNMOSFET T13´には、VPCNT=共通、及びVS2=VS1の条件により、LD駆動電流I2に比例した電流I1(例えばI1=I2/100)が流れるからである。
【0082】
そこで、上記VS2=VS1の条件を実現するために、LD駆動前段回路及びLD駆動回路の中の必要な回路構成を電流制限回路内に模写する。具体的に言うと、NMOSFET T13´とPMOSFET T15との間に、NMOSFET T12相当のNMOSFET T12´を挿入する。更に、このNMOSFET T12´の動作状態をNMOSFET T12と同一にするために、LD駆動前段回路内のT3,T5,R2に対応して電流制限回路内にT3´T5´,R2を設け、これに電流I3をカレントミラーする。また、LD駆動前段回路内のT7,T9に対応して電流制限回路内にT7´T9´を設け、これにT6の定電流をカレントミラーする。なお、PMOSFET T5´は常にONとされており、その抵抗R2で生成されたデータ信号VDATAのHIGHレベルに相当する直流電圧をNMOSFET T12´のゲートに入力している。
【0083】
以上により、VS2=VS1の関係となり、NMOSFET13´の電流I1には常にLD駆動電流I2が正確に反映される。この電流I1をNMOSFET15を介してPMOSFET T14にカレントミラーし、得られた電流I4と定電流源CCSの定電流ICONST とを比較する。そして、その大/小の比較に応じて電流制限信号VLIMIT を生成する。従って、上記の如くカレントミラー誤差が有効に抑えられ、電源や温度変動等によるLD駆動電流制限値VLIMIT のバラツキを有効に抑えることができる。
【0084】
図9は実施の形態によるバイパス回路を説明する図である。
フリップフロップ回路FFは、入力のデータ信号DATAをクロック信号CLKによりリタイミングし、クロック周期を単位とするようなデータ信号FDATAにタイミング整形する。即ち、パルス幅の変動やジッタを押さえる。セレクタSELは外部のモード選択信号MODEに従い入力のデータ信号DATAと整形されたデータ信号FDATAとを切り替える。通常時は、モード選択信号MODE=1となし、FF出力のデータ信号FDATAでLD駆動回路DRVを駆動する。また、LD駆動回路の動作試験時(直流試験時)には、モード選択信号MODE=0となし、入力のデータ信号DATAでLD駆動回路DRVを直接に駆動する。この直流試験用のデータ信号DATAは、単にデータ入力端子に適当な直流レベル(論理1/0等)を加えるだけで得られ、従来のようにクロック入力端子にクロック信号CLKを入力する必要は無い。従って、この種の動作試験の時間、工数を大幅に短縮できる。
【0085】
図10、図11は実施の形態による節電制御回路を説明する図(1),(2)である。
図10(A)は実施の形態による節電制御回路の回路図、図10(B)はその動作タイミングチャートである。
入力のデータ信号VD ,VXD(電圧圧縮信号)はLD駆動回路の差動対T11,12の各ゲートに加えられる。一方、節電制御回路において、入力の節電制御信号SAVEはLD駆動回路の非送信時には「1」(HIGHレベル)にある。これにより容量Cが充電されていて、NMOSFET T1,T2は共にON(VD ,VXDをGNDに短絡)している。これによりLD駆動回路の差動対T11,T12は共にOFFし、こうしてLD駆動電流の節電が図られる。
【0086】
次にデータ送信時になると、入力の節電制御信号SAVEは「1」から「0」(LOWレベル)に変わる。本実施の形態では、NMOSFET T1,T2の前段に節電制御信号SAVEの立ち上がり部分及び立ち下がり部分をなまらせるための波形整形回路(例えば、RCローパスフィルタ)が設けられている。その結果、容量Cは抵抗Rを介して比較的緩やかに放電し、これによりNMOSFET T1,T2をソフトOFFする。この場合のNMOSFET T1,T2の各ドレイン電圧は緩やかに上昇する(開放される)ので、差動対T11,12の各ゲート容量CG を介して負荷抵抗RLやLDにハザード電流が流れるのを有効に阻止できる。入力の節電制御信号SAVEが「0」から「1」に変わる時も同様である。
【0087】
図11(A)は他の実施の形態による節電制御回路の回路図で、図11(B)はその動作タイミングチャートである。
図11(A)において、この節電制御回路は、NMOSFET T1,T2の前段に、入力の節電制御信号SAVEの波形をなまらせるための積分容量Cと、これを第1の定電流I1で放電するための電流源NMOSFET T3と、この電流源NMOSFET T3をON/OFF制御するためのスイッチ回路S1と、前記積分容量Cを第2の定電流I2で充電するための電流源PMOSFET T4と、この電流源PMOSFET T4をON/OFF制御するためのスイッチ回路S2とを備える。
【0088】
節電制御信号SAVEが「1」から「0」に変化すると、スイッチ回路S1はVGG1 (>GND)の側に接続し、NMOSFET T3に定電流I1が流れる。一方、スイッチ回路S2は電源VSSの側に接続し、PMOSFET T4はOFFする。これにより容量Cは定電流I1により緩やかに放電され、NMOSFET T1,T2の出力は緩やかに上昇する。
【0089】
次に、節電制御信号SAVEが「0」から「1」に変化すると、スイッチ回路S1はGNDの側に接続し、NMOSFET T3はOFFする。一方、スイッチ回路S2はVGG2 (<VSS)の側に接続し、PMOSFET T4に定電流I2が流れる。これにより容量Cは定電流I2により緩やかに充電され、NMOSFET T1,T2の出力は緩やかに下降する。
【0090】
好ましくは、I1≠I2に選ぶことで、節電制御信号SAVEの立ち上がり部分と立ち下がり部分の各トランジション時間を独立して調整することが出来る。また、LD駆動回路の特性(ゲート容量CG )を考慮した各最小の時間幅でNMOSFET T1,T2の出力を変化させ、ハザードの発生を有効に抑制する。また、この節電制御回路(フィルタ回路)は抵抗を使用していないので、トランジション時間にバラツキが無く、精度の高い立ち上がり時間及び立ち下がり時間を得ることが出来る。
【0091】
図12〜図17は実施の形態によるボトム検出回路を説明する図(1)〜(6)である。
図12は実施の形態によるボトム検出回路の回路図である。
このボトム検出回路の基本的な部分は図32に示す従来のものと同様でよい。本実施の形態では、これに補助充電電流発生回路が付加されている。
【0092】
補助充電電流発生回路は、差動AMP2(又は比較回路CMPでも良い)と、その出力にゲートが接続されたNMOSFET T2とから成る。NMOSFET T2のソースをアースGNDに接続し、かつそのドレインを抵抗R2を介してNMOSFET T1のドレイン(A点)に接続する。更に、差動AMP2の反転入力側(−)に入力信号INを入力し、その非反転入力側(+)をNMOSFET T2のドレインに接続する。そして、NMOSFET T2のドレインから出力信号OUTを取り出している。
【0093】
図13はボトム検出回路の動作タイミングチャートである。
図13(A)において、入力信号INがLOWレベルになると、NMOSFET T1は従来と同様に入力信号INの瞬時的なボトム検出を行えないため、入力信号INとA点の電圧OUT´との間にある電位差が生じる。
図13(B)において、この電位差により差動AMP2の出力はHIGHレベルとなり、NMOSFET T2がONし、抵抗R2を介して容量Cから補助電流を引き込む。この抵抗R2の値を適当に選ぶことで、容量Cの電荷がオーバシュートせずに、最短の時間でボトム値まで放電するように設定できる。
【0094】
図13(C)において、上記NMOSFET T1の放電電流I1とNMOSFET T2の補助放電電流I2とにより、出力信号OUTは速やかにか低下し、入力信号INの瞬時的なボトム検出が行える。
そして、出力信号OUT(A点の電圧OUT´)が入力信号INのボトム値と等しくなると、差動AMP1,2の各出力は夫々低下し、この各出力がNMOSFET T1,T2のしきい値電圧VT 以下となるように設定することで、NMOSFET T1,T2はOFFする。従って、出力信号OUT(A点の電圧OUT´)は入力信号INのボトム値に保持される。その後、入力信号INがHIGHレベルになても、差動AMP1,2の出力は共にLOWレベルとなりNMOSFET T,T2はOFFの状態を保つ。
【0095】
以上により、ボトム検出時は充電電流(この例では放電電流)を増大させることになるが、補助充電電流発生回路が電圧比較器として動作するために、従来問題であった放電時間が小さくなることや、ボトム検出時の行き過ぎ等は発生せずに、良好なボトム検出動作が可能となる。
なお、容量Cに充電するための抵抗R1はMOSFETで構成しても良い。また容量Cの一端はアースGNDに代えて、電源VDD側に接続しても良い。このことは以下の他の実施の形態でも同様である。
【0096】
図14(A)は他の実施の形態によるボトム検出回路の回路図である。
ここでは、ボトム検出回路の側が、差動AMP1と、その出力にゲートが接続されたPMOSFET T1とから成っており、かつ差動AMP1の非反転入力側(+)を入力信号INに接続し、かつその反転入力側(−)はPMOSFET T1のソースに接続されている。補助充電電流発生回路は図12と同一である。かかる組み合わせでも上記と同様に瞬時のボトム検出が行える。
【0097】
図14(B)は更に他の実施の形態によるボトム検出回路の回路図である。
ここでは、補助充電電流発生回路の側が、差動AMP2と、その出力にゲートが接続されたPMOSFET T2とから成っており、かつ差動AMP2の非反転入力側(+)を入力信号INに接続し、かつその反転入力側(−)はPMOSFET T2のソースに接続されている。ボトム検出回路の側は図12と同一である。かかる組み合わせでも上記と同様に瞬時のボトム検出が行える。
【0098】
図15(A)は更に他の実施の形態によるボトム検出回路の回路図である。
ここでは、図14(A)のボトム検出回路と、図14(B)の補助充電電流発生回路とを組み合わせた構成になっている。かかる組み合わせでも上記と同様に瞬時のボトム検出が行える。
図15(B)は更に他の実施の形態によるボトム検出回路の回路図である。
【0099】
ここでは、補助充電電流発生回路の側が、これまでの MOSFET T2に代えて、ダイオードD1を図示の如く接続した構成となっている。
補助充電電流発生回路において、IN<OUTの時は、差動AMP2の出力はLOWレベルとなり、ダイオードD1に補助電流I2が流れ、容量Cの放電を補助する。またIN≧OUTになると、差動AMP2の出力はHIGHレベルとなり、ダイオードD1はOFFする。このダイオードD1としては、後述の図16(B)に示す何れのものを使用しても良い。かかる構成でも上記と同様に瞬時のボトム検出が行える。
【0100】
図16(A)は更に他の実施の形態によるボトム検出回路の回路図である。
ここでは、図14(A)のボトム検出回路と、図15(B)のダイオードD1を使用した補助充電電流発生回路とを組み合わせた構成になっている。かかる組み合わせでも上記と同様に瞬時のボトム検出が行える。
図16(B)はダイオードD1の様々なタイプを示している。
【0101】
図16(B)において、(a)は通常のpn接合型のダイオードである。
(b)はNMOSFET を用いたpn接合型のダイオードである。
NMOSFET では、p型基板中にn型のソースとドレインとが形成され、絶縁皮膜を介したゲートに正の電位を加えることでソースとドレイン間にnチャネルが形成される。しかるに、図示の如く、ゲートとドレインを短絡(共通に)し、かつこれにp型基板を短絡(共通に)すると、もはやNMOSFET としての機能は失われ、n型ソースとp型基板(即ち、ドレイン端子)との間に通常のpn接合が形成される。この部分をpn接合型のダイオードとして使用する。
【0102】
(c)はNMOSFET を用いたチャネル形成型のダイオードである。
図示の如く、NMOSFET のゲートとドレインを短絡(共通に)すると、vS <vG (=vD )の場合はp型基板中にnチャネルが形成されて自乗特性のドレイン電流が流れるが、vS >vG (=vD )になるとnチャネルが形成されず、NMOSFET はOFFする。このようなダイオードに類似の動作特性をダイオードとして利用している。
【0103】
同様にして、(d)はPMOSFET を用いたPN接合型のダイオード、(e)はPMOSFET のゲートとドレインが共通であるチャネル形成型のダイオードである。
図17(A)は更に他の実施の形態によるボトム検出回路の回路図である。
ここでは、補助充電電流発生回路の側が、上記の MOSFET T2に代えて、npnトランジスタT2を図示の如く接続した構成になっている。
【0104】
補助充電電流発生回路において、IN<OUTの時は、差動AMP2の出力はHIGHレベルとなり、npnトランジスタT2に補助電流I2が流れ、容量Cの放電を補助する。またIN≧OUTになると、差動AMP2の出力はLOWレベルとなり、npnトランジスタT2はOFFする。
図17(B)は更に他の実施の形態によるボトム検出回路の回路図である。
【0105】
ここでは、補助充電電流発生回路の側が、上記のnpnトランジスタT2に代えて、pnpトランジスタT2を図示の如く接続した構成になっている。
補助充電電流発生回路において、IN<OUTの時は、差動AMP2の出力はLOWレベルとなり、pnpトランジスタT2に補助電流I2が流れ、容量Cの放電を補助する。またIN≧OUTになると、差動AMP2の出力はHIGHレベルとなり、pnpトランジスタT2はOFFする。
【0106】
図18は実施の形態によるバースト間保持回路を説明する図である。
図18(A)は実施の形態によるバースト間保持回路の回路図である。
このAPC出力段回路は、従来のバースト間保持用の外付け抵抗R1(10MΩ程度)の代わりに、NMOSFET T5と抵抗R2(500KΩ程度)とを直列接続したバースト間保持回路をLSIの内部に構成している。なお、容量C1は外付けである。
【0107】
送/受切替信号T/R=1(バースト送信)の時は、NMOSFET T5がONし、容量C1の電荷は抵抗R2を介して放電可能となる。即ち、容量C1と抵抗R2とにより決まるループゲインでLDの光出力一定(APC)制御が行われる。
一方、送/受切替信号T/R=0(受信)の区間は、NMOSFET T5がOFFするので、前回のAPC制御により容量C1にチャージされた電荷は放電せず、よってそのLD電流制御信号VPCNTはそのまま保持される。この場合に、NMOSFET T5のOFF時のチャネルインピーダンスは非常に大きいので、LD電流制御信号VPCNTは、バースト送信の周期によらず夫々の電圧に保持される。
【0108】
図18(B)は他の実施の形態によるバースト間保持回路の回路図である。
ここでは、図18(A)のバースト間保持回路のNMOSFET T5に代えて、PMOSFET T5を使用すると共に、そのゲート回路にはインバータ回路Iを挿入している。その動作は図18(A)と同様に考えられる。
図19,図20は実施の形態によるAPC初期電圧発生回路(VTH発生回路)を説明する図(1),(2)である。
【0109】
図19(A)は実施の形態によるVTH発生回路の回路図である。
VTH発生回路は、定電流ICONST を供給する定電流源回路CCSと、ダイオード接続されたNMOSFET T6との直列回路とから成っており、このNMOSFET T6に所定の定電流ICONST を流すことで、該NMOSFET T6のゲート(ドレイン)にAPC用の初期電圧VTHを生成している。更に、LD駆動電流制御信号VPCONT の端子とNMOSFET T6のゲート間をスイッチング用のNMOSFET T7で接続し、このNMOSFET T7のゲートをシャットダウン信号SDの反転信号により制御する。なお、この例の抵抗R1は従来と同様に外付けの場合を示している。
【0110】
図20にこのVTH発生回路の動作タイミングチャートを示す。
シャットダウン信号SDは、電源投入から送信データ発生までの間はLOWレベルであり、その反転出力によりNMOSFET T7はONし、この区間に容量C1のVPCONT はVTHに初期化される。この初期化電圧VTHは、予めLDにそのしきい値電流IT よりも僅かに少ない電流を流すような電圧である。
【0111】
次に、送信データが入力されると、シャットダウン信号SDはHIGHレベルになり、これによりNMOSFET T7はOFFし、容量C1はAPC充電電流IAPC の制御下に置かれる。この時、VPCNTは既にVTHに初期化されているので、高速なAPCの立ち上げが可能となる。
図19(B)は他の実施の形態によるVTH発生回路の回路図である。
【0112】
ここでは、図19(A)のスイッチング用のNMOSFET T7を、スイッチング用のPMOSFET T7に代え、かつインバータ回路Iを削除している。動作は図19(A)の場合と同様に考えられる。
図21〜図24は実施の形態によるAPC出力回路を説明する図(1)〜(4)である。
【0113】
図21(A)は実施の形態によるAPC出力回路の回路図である。
このAPC出力回路は、図18(A)のバースト間保持回路(NMOSFET T5と抵抗R2)と、図19(A)のVTH発生回路とを組み合わせた構成になっている。これにより、図18(A)のバースト間保持機能と、図19(A)の高速なAPCの立ち上げ機能とを兼ね備えることになる。
【0114】
図21(B)は他の実施の形態によるAPC出力回路の回路図である。
このAPC出力回路は、図18(B)のバースト間保持回路(PMOSFET T5と抵抗R2)と、図19(A)のVTH発生回路とを組み合わせた構成になっている。これにより、図18(B)のバースト間保持機能と、図19(A)の高速なAPCの立ち上げ機能とを兼ね備えることになる。
【0115】
図22(A)は更に他の実施の形態によるAPC出力回路の回路図である。
このAPC出力回路は、図18(A)のバースト間保持回路(NMOSFET T5と抵抗R2)と、図19(B)のVTH発生回路とを組み合わせた構成になっている。これにより、図18(A)のバースト間保持機能と、図19(B)の高速なAPCの立ち上げ機能とを兼ね備えることになる。
【0116】
図22(B)は更に他の実施の形態によるAPC出力回路の回路図である。
このAPC出力回路は、図18(B)のバースト間保持回路(PMOSFET T5と抵抗R2)と、図19(B)のVTH発生回路とを組み合わせた構成になっている。これにより、図18(B)のバースト間保持機能と、図19(B)の高速なAPCの立ち上げ機能とを兼ね備えることになる。
【0117】
図23(A)は更に他の実施の形態によるAPC出力回路の回路図である。
このAPC出力回路は、図18(A)のバースト間保持回路であるNMOSFET T5と抵抗R2とから成る放電回路を、図示の如く、VPCONT の端子とNMOSFET T6のゲートとの間に接続した構成を備える。これにより、バースト送信時における容量C1は、これまでのア−スGNDに代えて、APCの初期化電圧VTHに向けて放電される事になるが、こうすると抵抗R2の両端の電位差が小さくなるため、ループゲインを同じ時定数とする場合でも、小さな値の抵抗R2を使用できる利点がある。
【0118】
図23(B)は更に他の実施の形態によるAPC出力回路の回路図である。
このAPC出力回路は、図18(B)のバースト間保持回路であるPMOSFET T5と抵抗R2とから成る放電回路を、図示の如く、VPCONT の端子とNMOSFET T6のゲートとの間に接続した構成を備える。動作は図23(A)の場合と同様に考えられる。
【0119】
図24(A)は更に他の実施の形態によるAPC出力回路の回路図である。
このAPC出力回路は、図23(A)のスイッチング用のNMOSFET T7をPMOSFET T7に代え、かつインバータ回路Iを削除した構成を備える。
図24(B)は更に他の実施の形態によるAPC出力回路の回路図である。
このAPC出力回路は、図23(B)のスイッチング用のNMOSFET T7をPMOSFET T7に代え、かつインバータ回路Iを削除した構成を備える。
【0120】
図25は実施の形態による光出力断アラーム回路を説明する図で、図25(A)はその回路図である。
この光出力断アラーム回路は、基本的には、PDのモニタ信号を電圧信号に変換するモニタ光電変換回路IVMONと、そのピーク値MONHを検出するピーク検出回路と、所定の閾値電圧Vthを発生するVth発生回路と、MONHとVthの比較を行う比較回路CMPとにより構成される。比較回路CMPは、MONH≧Vthの場合はアラーム信号SALM=0を出力し、MONH<Vthになると、SALM=1(アラーム)を出力する。
【0121】
この場合に、IVMONの電流一電圧変換利得を上げ、モニタ信号の振幅を大きくする。これにより光出力ピーク検出信号MONHの振幅(感度)が大きくなる。一方、Vth発生回路は、所定の閾値Vthを発生するような簡単な回路構成とする。例えば抵抗負荷に定電流を加えることで所定の閾値電圧Vthを発生する。以上の関係により、例えばVth発生回路で生じるオフセット等により閾値電圧Vthが多少ずれても、モニタ信号の信号振幅を大きくしているので、MONHにに対するVthのずれの割合は小さくなる。従って、アラーム発出レベルのずれも小さくなる。
【0122】
本実施の形態による基本的な構成は上記のもので良いが、好ましくは、比較回路CMPにヒステリス特性を持たせる。一般に、信号MONHの雑音成分は50mV程度なので、この場合の閾値電圧Vth´としては、
H={5kΩ/(200kΩ + 5kΩ)}×3.3V ≒ 80mV
程度のヒステリス特性を持たせる。
【0123】
図25(B)にヒステリス特性を有する光出力断検出の動作タイミングチャートを示す。
図示の如く、LDの劣化等により、信号MONHの電位が徐々に低下し、一旦MONH<Vth´になると、SALM=1(HIGHレベル)になる。この場合に、上記ヒステリス特性により、Vth´の電位は80mV上がるので、雑音によるMONHの電位が再びVth´よりも高くなることはない。従って、光出力断アラーム信号SALMのバタツキを防止できる。
【0124】
また好ましくは、モニタ光電変換回路IVMONの後段に雑音除去用のローパスフィルタを挿入する。これにより信号MONHの雑音が減衰し、MONHの検出誤差が小さくなる。
なお、上記各実施の形態では、近年のこの種のLSIのCMOS集積化の傾向に従い、MOSFETによる回路構成を中心に述べたが、本発明思想は、他のジャンクションFETや、バイポーラトランジスタを使用しても実現できることは言うまでも無い。また、LSIに限らず、各回路をディスクリートで構成してもよい。
【0125】
また、上記各実施の形態では、LD駆動装置への適用例を述べたが、本発明は、発光ダイオード、その他の発光素子の駆動にも適用できる。
また、上記各実施の形態による入力インタフェース回路、パルス幅補償回路、バイパス回路、節電制御回路、ボトム検出回路(ピーク検出回路)、バースト間保持回路、初期電圧発生回路、光出力断アラーム回路等に含まれる各発明思想は、発光素子駆動装置に限らず、他の様々な通信装置や電子機器等に適用できることは言うまでも無い。
【0126】
また、上記本発明に好適なる複数の実施の形態を述べたが、本発明思想を逸脱しない範囲内で、構成、制御、及びこれらの組合せの様々な変更が行えることは言うまでも無い。
【0127】
【発明の効果】
以上述べた如く本発明によれば、一層の低コスト化、低消費電力化が図れると共に、動作信頼性の高い光装置を提供でき、光通信の普及に寄与するところが大きい。
【図面の簡単な説明】
【図1】図1は実施の形態によるLD駆動装置の概略構成を示す図である。
【図2】図2は実施の形態による入力インタフェース回路を説明する(1)である。
【図3】図3は実施の形態による入力インタフェース回路を説明する(2)である。
【図4】図4は実施の形態による入力インタフェース回路を説明する(3)である。
【図5】図5は実施の形態によるパルス幅補償回路を説明する図(1)である。
【図6】図6は実施の形態によるパルス幅補償回路を説明する図(2)である。
【図7】図7は実施の形態によるパルス幅補償回路を説明する図(3)である。
【図8】図8は実施の形態による電流制限回路を説明する図である。
【図9】図9は実施の形態によるバイパス回路を説明する図である。
【図10】図10は実施の形態による節電制御回路を説明する図(1)である。
【図11】図11は実施の形態による節電制御回路を説明する図(2)である。
【図12】図12は実施の形態によるボトム検出回路を説明する図(1)である。
【図13】図13は実施の形態によるボトム検出回路を説明する図(2)である。
【図14】図14は実施の形態によるボトム検出回路を説明する図(3)である。
【図15】図15は実施の形態によるボトム検出回路を説明する図(4)である。
【図16】図16は実施の形態によるボトム検出回路を説明する図(5)である。
【図17】図17は実施の形態によるボトム検出回路を説明する図(6)である。
【図18】図18は実施の形態によるバースト間保持回路を説明する図である。
【図19】図19は実施の形態によるAPC初期電圧発生回路(VTH発生回路)を説明する図(1)である。
【図20】図20は実施の形態によるAPC初期電圧発生回路(VTH発生回路)を説明する図(2)である。
【図21】図21は実施の形態によるAPC出力回路を説明する図(1)である。
【図22】図22は実施の形態によるAPC出力回路を説明する図(2)である。
【図23】図23は実施の形態によるAPC出力回路を説明する図(3)である。
【図24】図24は実施の形態によるAPC出力回路を説明する図(4)である。
【図25】図25は実施の形態による光出力断アラーム回路を説明する図である。
【図26】図26は従来のLD駆動装置の概略構成を示す図である。
【図27】図27は従来の入力インタフェース回路を説明する図である。
【図28】図28は従来のパルス幅補償回路を説明する図である。
【図29】図29は従来の電流制限機能付LD駆動回路を説明する図である。
【図30】図30は従来のLD駆動回路の駆動方式を説明する図である。
【図31】図31は従来の節電制御回路を説明する図ある。
【図32】図32は従来のボトム検出回路を説明する図(1)である。
【図33】図33は従来のボトム検出回路を説明する図(2)である。
【図34】図34は従来のAPC出力段回路を説明する図(1)である。
【図35】図35は従来のAPC出力段回路を説明する図(2)である。
【図36】図36は従来の光出力断アラーム回路を説明する図である。
【符号の説明】
10 主信号部
11 入力インタフェース回路
12 フリップフロップ回路
13 セレクタ
14 信号検出回路
15 節電制御回路
16 パルス幅補償回路
17 LD駆動前段回路
18 LD駆動回路
20 APC部
21 基準信号生成回路
22 I/V変換回路
23 自動光出力制御(APC)回路
24 VTH発生回路
25 バースト間保持回路
26 光出力アラーム回路
27 電流制限回路
100 LD駆動LSI
LD レーザダイオード
PD フォトダイオード
VPCNT LD電流制御信号
Claims (2)
- 発光素子と、
前記発光素子を駆動する定電流源回路と、
データ信号に基づき前記発光素子の駆動電流をスイッチする差動対と、
制御信号により前記データ信号を前記差動対の遮断域にクランプする節電制御回路とを備え、
前記節電制御回路は、前記制御信号の変化の立ち上がり及び立ち下がりをなまらせるローパスフィルタ回路を有し、前記ローパスフィルタ回路より出力された信号により前記データ信号をクランプすることを特徴とする光装置。 - 前記ローパスフィルタ回路は、容量と、前記制御信号の一方のレベルに従い前記容量から第1の電流を取り出す第1の定電流源回路と、前記制御信号の他方のレベルに従い前記容量に第2の電流を供給する第2の定電流源回路とを備えることを特徴とする請求項1記載の光装置。
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