JP6241243B2 - Apd回路 - Google Patents
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Description
図1は、本発明の実施の形態1に係るAPD回路を示す図である。アバランシェ・フォトダイオードAPDのアノードにトランスインピーダンスアンプTIAが接続されている。APDに光が入射されるとAPDに光電流が流れる。それをTIAが増幅して差動出力を出力端子OUTP,OUTNに出力する。
Ilim=(Vd1+Vd2)/r1
Vd2>Vsw
の関係を満たす。
図2は、本発明の実施の形態2に係るAPD回路を示す図である。実施の形態1の構成にツェナーダイオードD3が追加されている。ツェナーダイオードD3のカソードはスイッチSW1の第2の端子2に接続され、アノードが接地されている。
図3は、本発明の実施の形態3に係るAPD回路を示す図である。抵抗R1の一端がAPDのカソードに接続されている。ツェナーダイオードD1,D2が抵抗R1に並列に接続されている。ツェナーダイオードD2のカソードがツェナーダイオードD1のアノードに接続され、ツェナーダイオードD2のアノードがAPDのカソードに接続されている。
Ilim=(Vd1+Vd2)/r1
Vd2>Vsw
の関係を満たす。なお、抵抗R2の抵抗値r2は任意とする。
Claims (3)
- APD(Avalanche Photodiode; アバランシェ・フォトダイオード)と、
前記APDのカソードと電源端子の間に接続された抵抗と、
前記電源端子に接続されたカソードを持ち、前記抵抗に並列に接続された第1のツェナーダイオードと、
前記第1のツェナーダイオードのアノードに接続されたカソードと、前記APDのカソードに接続されたアノードとを持ち、前記抵抗に並列に接続された第2のツェナーダイオードと、
前記APDのカソードに接続された第1の端子と、接地された第2の端子と、前記第2のツェナーダイオードのカソード・アノード間電圧が入力される制御端子とを持つスイッチとを備え、
前記スイッチの前記制御端子に正電圧Vsw以上の電圧が印加された場合は前記第1の端子と前記第2の端子がショートし、前記制御端子に正電圧Vsw以上の電圧が印加されない場合は前記第1の端子と前記第2の端子がオープンとなり、
前記抵抗の抵抗値をr1、前記APDのカソードからアノードに流れる逆方向電流の最大定格値をIlim、前記第1のツェナーダイオードの降伏電圧をVd1、前記第2のツェナーダイオードの降伏電圧をVd2として、
Ilim=(Vd1+Vd2)/r1
Vd2>Vsw
の関係を満たすことを特徴とするAPD回路。 - APD(Avalanche Photodiode; アバランシェ・フォトダイオード)と、
前記APDのカソードと電源端子の間に接続された抵抗と、
前記電源端子に接続されたカソードを持ち、前記抵抗に並列に接続された第1のツェナーダイオードと、
前記第1のツェナーダイオードのアノードに接続されたカソードと、前記APDのカソードに接続されたアノードとを持ち、前記抵抗に並列に接続された第2のツェナーダイオードと、
前記APDのカソードに接続された第1の端子と、第2の端子と、前記第2のツェナーダイオードのカソード・アノード間電圧が入力される制御端子とを持つスイッチと、
前記APDのアノードに接続されたトランスインピーダンスアンプと、
前記スイッチの前記第2の端子に接続されたカソードと、接地されたアノードとを持つ第3のツェナーダイオードとを備え、
前記スイッチの前記制御端子に正電圧Vsw以上の電圧が印加された場合は前記第1の端子と前記第2の端子がショートし、前記制御端子に正電圧Vsw以上の電圧が印加されない場合は前記第1の端子と前記第2の端子がオープンとなり、
前記抵抗の抵抗値をr1、前記APDのカソードからアノードに流れる逆方向電流の最大定格値をIlim、前記第1のツェナーダイオードの降伏電圧をVd1、前記第2のツェナーダイオードの降伏電圧をVd2として、
Ilim=(Vd1+Vd2)/r1
Vd2>Vsw
の関係を満たし、
前記第3のツェナーダイオードの降伏電圧をVd3、前記APDのアノードと前記トランスインピーダンスアンプの接続部分の電圧をVin、前記APDの増倍率が1となる前記APDの印加電圧をVm1として、
Vm1>Vd3>=Vin
の関係を満たすことを特徴とするAPD回路。 - APDと、
一端が前記APDのカソードに接続された抵抗と、
前記抵抗に並列に接続された第1のツェナーダイオードと、
前記第1のツェナーダイオードのアノードに接続されたカソードと、前記APDのカソードに接続されたアノードとを持ち、前記抵抗に並列に接続された第2のツェナーダイオードと、
電源端子に接続された第1の端子と、前記抵抗の他端及び前記第1のツェナーダイオードのカソードに接続された第2の端子と、前記第2のツェナーダイオードのカソード・アノード間電圧が入力される制御端子とを持つスイッチとを備え、
前記スイッチの前記制御端子に正電圧Vsw以上の電圧が印加された場合は前記第1の端子と前記第2の端子がオープンとなり、前記制御端子に正電圧Vsw以上の電圧が印加されない場合は前記第1の端子と前記第2の端子がショートし、
前記抵抗の抵抗値をr1、前記APDのカソードからアノードに流れる逆方向電流の最大定格値をIlim、前記第1のツェナーダイオードの降伏電圧をVd1、前記第2のツェナーダイオードの降伏電圧をVd2として、
Ilim=(Vd1+Vd2)/r1
Vd2>Vsw
の関係を満たすことを特徴とするAPD回路。
Priority Applications (1)
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JP2013254182A JP6241243B2 (ja) | 2013-12-09 | 2013-12-09 | Apd回路 |
Applications Claiming Priority (1)
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JP2013254182A JP6241243B2 (ja) | 2013-12-09 | 2013-12-09 | Apd回路 |
Publications (2)
Publication Number | Publication Date |
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JP2015115644A JP2015115644A (ja) | 2015-06-22 |
JP6241243B2 true JP6241243B2 (ja) | 2017-12-06 |
Family
ID=53529119
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2013254182A Active JP6241243B2 (ja) | 2013-12-09 | 2013-12-09 | Apd回路 |
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