JP2008211375A - 電子回路 - Google Patents

Abstract

【課題】リセット回路を解除する信号がリセット回路に入力した際に生じるサージを抑制すること。
【解決手段】本発明は、入力信号Ｖｉｎに基づいて保持された出力信号Ｖｏｕｔを出力する保持回路２０と、リセット信号Ｖｒｓｅｔに基づき、保持回路２０の出力信号Ｖｏｕｔを所定の値にリセットするリセット回路２５と、を具備し、リセット回路２５は、出力信号Ｖｏｕｔのリセットを解除する際、出力信号Ｖｏｕｔをリセットする際より大きい時定数のリセット信号Ｖｒｓｅｔを用い出力信号Ｖｏｕｔのリセットを解除する電子回路である。
【選択図】図１

Description

本発明は、電子回路に関し、特に、入力信号に基づき保持された信号を出力する保持回路を有する電子回路に関する。

電気信号（例えば、電圧信号）の極大値または極小値を保持するピークホールド回路（保持回路、例えば特許文献１を参照）はさまざまな電子回路において使用されている。ピークホールド回路にはリセット回路が接続されており、リセット回路を動作させるリセット信号がリセット回路に入力されると、リセット回路はピークホールド回路をリセットする。すなわち、保持している信号を一定の値に戻す。
実開平４−１２６４２４号公報

しかしながら、ピークホールド回路をリセットした後、リセット回路のリセットを解除する信号がリセット回路に入力した際、リセット回路にサージが入力することがある。この場合、ピークホールド回路は、サージ信号の値を保持することも起こりうる。

本発明は、上記課題に鑑みなされたものであり、リセット回路を解除する信号がリセット回路に入力した際に生じるサージを抑制することを目的とする。

本発明は、入力信号に基づいて保持された出力信号を出力する保持回路と、リセット信号に基づき、前記保持回路の出力信号を所定の値にリセットするリセット回路と、を具備し、前記リセット回路は、前記出力信号のリセットを解除する際、前記出力信号をリセットする際より大きい時定数の前記リセット信号を用い前記出力信号のリセットを解除することを特徴とする電子回路である。本発明によれば、出力信号をリセットする際のリセット信号の時定数に対し、出力信号のリセットを解除する際のリセット信号の時定数が長いリセット信号がリセット回路に入力する。これにより、リセット信号がリセット回路に入力した際に生じるサージを抑制することができる。

上記構成において、前記保持回路は、前記入力信号が入力される第１増幅回路と、前記第１増幅回路から出力された信号が入力され前記出力信号を出力する第２増幅回路と、を有し、前記出力信号が前記第１増幅回路及び前記第２増幅回路の少なくとも一方に帰還されている構成とすることができる。この構成によれば、リセット信号によりサージが発生し易いピークホールド回路において、サージの発生を抑制することができる。

上記構成において、前記リセット回路は、前記第１増幅回路と前記第２増幅回路との間に設けられている構成とすることができる。この構成によれば、リセット信号によりサージが発生し易いピークホールド回路において、サージの発生を抑制することができる。

上記構成において、前記リセット回路は、前記第２増幅回路の入力と前記所定の電位との間をスイッチングする構成とすることができる。

上記構成において、前記保持回路は、ＲＦ信号を基準電位と比較することでパルス信号に変換するパルス発生回路の基準電位発生回路の出力に設けられる構成とすることができる。

上記構成において、前記ＲＦ信号は、光電変換手段の出力に設けられたトランスインピーダンスアンプの出力信号である構成とすることができる。

本発明によれば、出力信号をリセットする際のリセット信号の時定数に対し、出力信号のリセットを解除する際のリセット信号の時定数が長いリセット信号がリセット回路に入力する。これにより、リセット信号がリセット回路に入力した際に生じるサージを抑制することができる。

以下、図面を参照に本発明の実施例について説明する。

図１（ａ）及び図１（ｂ）は実施例１に係る電子回路８０の回路図である。図１（ａ）及び図１（ｂ）を参照に、電子回路８０はピークホールド回路２０（保持回路）、リセット回路２５及びバッファ回路５０を有している。図１（ａ）を参照に、ピークホールド回路２０は差動増幅回路２２、２４、ダイオードＤ１及びキャパシタＣ２を有している。差動増幅回路２２は、入力信号Ｖｉｎと出力信号Ｖｏｕｔとを差動増幅する。差動増幅回路２２の出力はダイオードＤ１のアノードに接続する。ダイオードＤ１のカソードは差動増幅回路２４の入力に接続される。差動増幅回路２４は、信号Ｖｐと出力信号Ｖｏｕｔとを差動増幅し出力信号Ｖｏｕｔを出力する。ダイオードＤ１のカソードとグランドとの間には、キャパシタＣ２とリセット回路２５が接続される。リセット回路２５はＮＰＮバイポーラトランジスタ２６である。トランジスタ２６のコレクタがダイオードＤ１のカソードに、エミッタがグランドに接続され、ベースにリセット信号Ｖｒｓｅｔが入力される。

ピークホールド回路２０においては、出力である出力信号Ｖｏｕｔが差動増幅回路２２及び２４に帰還されている。つまり、ピークホールド回路２０は、帰還部６０及び６２を有している。入力信号Ｖｉｎが出力信号Ｖｏｕｔより大きいと、差動増幅回路２２は正の信号を出力し、ダイオードＤ１を介し容量Ｃ２を充電し、信号Ｖｐの電位が定まる。差動増幅回路２４は信号Ｖｐと出力信号Ｖｏｕｔとを差動増幅する。よって、出力信号Ｖｏｕｔは信号Ｖｐとなる。入力信号Ｖｉｎが出力信号Ｖｏｕｔより小さいと、差動増幅回路２２は負の信号を出力するが、ダイオードＤ１は逆方向のため、信号Ｖｐは変化しない。以上により、ピークホールド回路２０は、入力信号Ｖｉｎの極大値に出力信号Ｖｏｕｔを保持する。このように、ピークホールド回路２０は入力信号Ｖｉｎに基づいて保持された出力信号Ｖｏｕｔを出力する。なお、以下の説明では、出力信号Ｖｏｕｔを入力信号Ｖｉｎの極大値として説明しているが、出力信号Ｖｏｕｔは入力信号Ｖｉｎの極大値には限られず、入力信号Ｖｉｎに基づき保持された信号であればよい。

図１（ｂ）を参照に、リセット回路２５のトランジスタ２６のベースにはバッファ回路５０が接続される。バッファ回路５０は、ハイレベルのリセットパルスＲｓｅｔｉｎが入力すると、リセット回路２５にハイレベルのリセット信号Ｖｒｓｅｔを出力する。リセット信号Ｖｒｓｅｔがハイレベルになると、図１（ａ）のリセット回路は、信号Ｖｐの線路をローレベルに接続する。これにより、ピークホールド回路２０はリセットされる。このように、リセット回路２５は、リセット信号Ｖｒｓｅｔに基づき、ピークホールド回路２０をグランド（所定の電位）にリセットする。

図２はバッファ回路５０の回路図である。ＮＰＮバイポーラトランジスタ５２及び５４が電源とグランドとの間にカスケード接続されており、エミッタフォロア回路を形成している。すなわち、トランジスタ５２のベースにリセットパルスＲｓｅｔｉｎが入力し、トランジスタ５２のエミッタとトランジスタ５４のコレクタとのノードからリセット信号Ｖｒｓｅｔが出力する。トランジスタ５４のベースは定電位に設定され、トランジスタ５４は電流源として機能する。トランジスタ５２に比べトランジスタ５４のエミッタ面積を小さくする。これにより、トランジスタ５４を流れる電流はトランジスタ５２を流れる電流より小さくなる。リセットパルスＲｓｅｔｉｎがローレベルからハイレベルとなると、リセット信号Ｖｒｓｅｔとしてトランジスタ５２から電流を供給するため、リセット信号Ｖｒｓｅｔの立ち上がりは早い。一方、リセットパルスＲｓｅｔｉｎがハイレベルからローレベルとなると、リセット信号Ｖｒｓｅｔとしてトランジスタ５４から電流を引き抜くため、リセット信号Ｖｒｓｅｔの立下りは遅くなる。なお、バッファ回路５０には必要に応じインバータ等を接続することにより、ハイレベルのリセットパルスに対しローレベルのリセット信号を出力する構成とすることもできる。また、ＦＥＴ等を用いバッファ回路を構成することもできる。

図３（ａ）は、従来のリセット信号がリセット回路２５に入力した場合のリセット信号Ｖｒｓｅｔ及び信号Ｖｐの時間に対する図である。リセット信号Ｖｒｓｅｔとして、急峻な立ち上がり立ち下りの信号がリセット回路２５に入力される。リセット信号Ｖｒｓｅｔがハイレベルとなると、キャパシタＣ２の電荷がグランドに流れるため、信号Ｖｐは徐々に初期値に戻る。信号Ｖｐが初期に戻り、リセット信号Ｖｒｓｅｔが急激にローレベルになると、信号Ｖｐに大きなサージが入る。このサージは、リセット信号Ｖｒｓｅｔがローレベルとなることにより、信号Ｖｐに入った小さな信号が、帰還部６０及び帰還部６２により差動増幅回路２２及び２４にフィードバックされるため、信号Ｖｐのサージは大きな信号となってしまう。

図３（ｂ）を参照に、バッファ回路５０からリセット回路２５に出力されるリセット信号Ｖｒｓｅｔにおいてハイレベルへの立ち上がりは急峻である。一方、ローレベルへの立下りは追従型である。これにより、信号Ｖｐにはほとんどサージが入らず、信号Ｖｐのサージを抑制することができる。

ピークホールド回路２０は、入力信号Ｖｉｎの極大値に出力信号Ｖｏｕｔを保持し、リセット回路２５は、リセット信号Ｖｒｓｅｔに基づき、ピークホールド回路２０の出力信号Ｖｏｕｔを一定値にする。バッファ回路は、図３（ｂ）のように、リセット信号Ｖｒｓｅｔの立ち上がり時間（つまり、リセット回路２５を動作させる際（図３（ｂ）のＡ）のリセット信号Ｖｒｓｅｔの変動時間）に対し、リセット信号の立下がり時間（つまり、リセット回路２５を非動作にさせる際（図３（ｂ）のＢ）のリセット信号Ｖｒｓｅｔの変動時間）が長いリセット信号Ｖｒｓｅｔをリセット回路２５に出力する。言い換えれば、リセット回路２５は、出力信号Ｖｏｕｔのリセットを解除する際（図３（ｂ）のＢ）、出力信号Ｖｏｕｔをリセットする際（図３（ｂ）のＡ）より大きい時定数のリセット信号Ｖｒｅｓｅｔを用い出力信号Ｖｏｕｔのリセットを解除する。これにより、リセット回路２５のリセットを解除させる際のリセット信号Ｖｒｓｅｔがリセット回路２５に入力した際に生じるサージを抑制することができる。なお、リセット信号Ｖｒｓｅｔは、ローレベルによりリセット回路２５を動作させ、ハイレベルによりリセットを解除する信号であってもよい。

図１（ａ）のように、ピークホールド回路２０は、出力信号Ｖｏｕｔを帰還する帰還部６０、６２を有している。帰還部６０、６２を有すると、リセット信号Ｖｒｓｅｔに起因しサージが大きくなりやすい。よって、実施例１のバッファ回路５０を用いることが有効である。

また、ピークホールド回路２０は、入力信号Ｖｉｎが入力する第１差動増幅回路２２（第１増幅回路）と、第１差動増幅回路２２の出力に関係した信号Ｖｐが入力し出力信号Ｖｏｕｔを出力する第２差動増幅回路２４（第２増幅回路）と、を有し、出力信号Ｖｏｕｔが第１差動増幅回路２２及び第２差動増幅回路２４に帰還されている。このような構成においては、リセット信号Ｖｒｓｅｔに起因しサージが大きくなりやすい。よって、実施例１のバッファ回路５０を用いることが特に有効である。

図４のように、出力信号Ｖｏｕｔは差動増幅回路２４に帰還され、差動増幅回路２２には帰還されていなくともよい。図４の場合も、帰還部６４が設けられているため、リセット信号Ｖｒｓｅｔに起因しサージが大きくなりやすい。以上のように、出力信号Ｖｏｕｔが第１差動増幅回路２２及び第２差動増幅回路２４の少なくとも一方に帰還されている場合、リセット信号Ｖｒｓｅｔに起因しサージが大きくなりやすい。よって、実施例１のバッファ回路５０を用いることが特に有効である。

さらに、リセット回路２５は、第１差動増幅回路２２と第２差動増幅回路２４との間に設けられている。つまり、第１差動増幅回路２２の出力と第２差動増幅回路２４の入力との間に設けられている。この場合、リセット信号Ｖｒｓｅｔに起因しサージが大きくなりやすい。よって、実施例１のバッファ回路５０を用いることが特に有効である。なお、リセット回路２５は第１差動増幅回路２２の入力や第２差動増幅回路２４の出力に設けられてもよい。

さらに、リセット回路２５は、第２差動増幅回路２４の入力である信号Ｖｐをグランド（所定の電位）との間をスイッチングする。つまり、リセット回路２５は、リセット信号Ｖｒｓｅｔに基づき、第２差動増幅回路２４の入力をグランドに接続する。これにより、信号Ｖｐをグランドレベルとし、出力信号Ｖｏｕｔをリセットすることができる。また、リセット回路２５は、第２差動増幅回路２４の入力をグランドから遮断する。これにより、出力信号Ｖｏｕｔのリセットを解除することができる。

実施例１は、光通信の受信回路に用いられるリミットアンプの例である。図５は、実施例１に係る電子回路９０（リミットアンプ）の回路図である。図５を参照に、電源Ｖｐｄに接続されたフォトダイオード（ＰＤ）４２の出力電流を増幅したトランスインピーダンスアンプ（ＴＩＡ）４０の出力電圧信号がＲＦ（高周波）信号ＶＡとして電子回路９０に入力される。電子回路９０は差動増幅回路３０、３２、フィードバック回路１０及び実施例１に係る電子回路８０を有している。差動増幅回路３０はＲＦ信号ＶＡと参照信号Ｖｒｅｆとを差動増幅し、差動出力信号Ｖ１＋及びＶ１−を出力する。差動増幅回路３２は差動出力信号Ｖ１＋及びＶ１−を増幅し、振幅を制限することでパルス信号Ｖｏ及びＶｏＢを出力する。このように、電子回路９０はＲＦ信号ＶＡを参照信号Ｖｒｅｆ（基準電位）と比較することでパルス信号Ｖｏ及びＶｏＢに変換するパルス発生回路である。

フィードバック回路１０は差動増幅回路３０の差動出力信号Ｖ１＋及びＶ１−が入力し、電子回路９０のＲＦ信号ＶＡの平均値信号を出力する。フィードバック回路１０は差動増幅回路１２、１４、平滑回路１６を有している。差動増幅回路１２は、差動信号Ｖ１＋及びＶ１−が入力し、差動増幅し、差動信号Ｖ０＋及びＶ０−を出力する。差動信号Ｖ０＋及びＶ０−は平滑回路１６のそれぞれ抵抗Ｒ１及びＲ２を介し差動増幅回路１４に差動信号Ｖ２＋及びＶ２−として入力される。差動信号Ｖ２＋とＶ２−とは平滑回路１６の容量Ｃ１により接続される。平滑回路１６は抵抗Ｒ１、Ｒ２及び容量Ｃ１により定まる時定数により、差動信号Ｖ１＋及びＶ１−を平滑化し、差動信号Ｖ２＋及びＶ２−とする。差動増幅回路１４は差動信号Ｖ２＋及びＶ２−を差動増幅し、信号Ｖｆを出力する。

電子回路８０にはフィードバック回路１０の出力信号Ｖｆが入力し、参照信号Ｖｒｅｆを出力する。つまり、電子回路８０は、実施例１の入力信号Ｖｉｎとして出力信号Ｖｆを入力し、入力信号の極大値である出力信号Ｖｏｕｔを参照信号Ｖｒｅｆとして出力する。つまり、電子回路８０のピークホールド回路２０は、電子回路９０のフィードバック回路１０（基準電位発生回路）の出力に設けられている。さらにリセット制御回路２９よりリセットパルスがバッファ回路５０に入力される。バッファ回路５０からリセット信号Ｖｒｓｅｔがピークホールド回路２０に対応するリセット回路（不図示）に入力される。

実施例２に係る光通信に用いられる受信回路では、光信号の振幅が一定ではないため、ＲＦ信号ＶＡの平均値に関係した信号を参照信号Ｖｒｅｆとし、参照信号ＶｒｅｆとＲＦ信号ＶＡとを比較しハイレベル、ローレベルをパルス信号Ｖｏ及びＶｏＢとして出力する。

電子回路９０に電子回路８０を設ける理由について説明する。電子回路９０に電子回路８０を設けない場合、フィードバック回路１０の出力信号Ｖｆが参照信号Ｖｒｅｆとなる。図６（ａ）及び図６（ｂ）は、出力信号Ｖｆを参照信号Ｖｒｅｆとした場合の時間に対するＲＦ信号ＶＡと参照信号Ｖｒｅｆを示した図である。図６（ａ）及び図６（ｂ）を参照に、期間Ｔｏｆｆにおいて、ＰＤ４２に光信号は入力しない。よって、ＲＦ信号ＶＡは初期値である。期間Ｔｏｎにおいて、ＰＤ４２に光信号が入力され、ＲＦ信号ＶＡが変動する。ある一定期間（プリアンブル期間Ｔｐｒｅ）においては、オン、オフ信号（０、１信号）が交互に入力される。差動増幅回路３０及び差動増幅回路３２は、参照信号Ｖｒｅｆに対しＲＦ信号ＶＡに対し大きいか小さいかでハイレベルまたはローレベルをパルス信号Ｖｏ及びＶｏＢとして出力する。光通信のシステムによって、ダミーの信号が伝送されるプリアンブル期間Ｔｐｒｅが定まっている。よって、プリアンブル期間Ｔｐｒｅ内に参照信号ＶｒｅｆがＲＦ信号ＶＡの平均値Ｖｍに安定することが好ましい。しかしながら、図６（ａ）のように、平滑回路１６の時定数が長いと、参照信号Ｖｒｅｆはプリアンブル期間Ｔｐｒｅ内に平均値Ｖｍとはならない。一方、図６（ｂ）のように、平滑回路１６の時定数が短いと、参照信号Ｖｒｅｆはプリアンブル期間Ｔｐｒｅ内に平均値Ｖｍとなるが、その後、ＲＦ信号ＶＡの変動に同期し参照信号Ｖｒｅｆも変動してしまう。

このように、電子回路８０を設けない場合、参照信号Ｖｒｅｆを早期に平均値Ｖｍに関係した信号とすることが難しい。よって、光信号のプリアンブル期間Ｔｐｒｅを短くすることができず、高速化の障害となる。

図７はＲＦ信号ＶＡと参照信号Ｖｒｅｆとを示した図である。図７を参照に、平滑回路１６の時定数を図６（ｂ）のように短くする。これにより、参照信号ＶｒｅｆはＲＦ信号ＶＡに追従し早期に立ち上がる。ＲＦ信号ＶＡがローレベルの場合も、ピークホールド回路２０が参照信号Ｖｒｅｆのピークを保持するため、図６（ｂ）のような参照信号Ｖｒｅｆの時間に対する変動は小さく、プリアンブル期間Ｔｐｒｅ内に参照信号ＶｒｅｆはＲＦ信号ＶＡの平均値Ｖｍに達し安定する。

このように、実施例２の電子回路９０は、ＲＦ信号ＶＡと参照信号Ｖｒｅｆとが入力する差動増幅回路３０と、ＲＦ信号ＶＡの平均値を出力するフィードバック回路１０と、を有している。フィードバック回路１０の出力信号Ｖｆは入力信号Ｖｉｎとして、ピークホールド回路２０に入力し、出力信号Ｖｏｕｔは参照信号Ｖｒｅｆとして差動増幅回路３０に出力される。これにより、早期に安定可能な参照信号Ｖｒｅｆを得ることができる電子回路９０において、リセット信号Ｖｒｓｅｔに起因し、参照信号Ｖｒｅｆやパルス信号Ｖｏ及びＶｏＢに大きなサージが発生することを抑制することができる。ピークホールド回路２０の出力信号Ｖｏｕｔは、入力信号Ｖｉｎの極大値に限られない。例えば、図７において説明した効果は、ピークホールド回路２０の出力信号Ｖｏｕｔが入力信号Ｖｉｎの極大値に近い場合であっても得られることができる。さらに、ピークホールド回路２０の出力信号Ｖｏｕｔは、入力信号Ｖｉｎの極小値または極小値に近い値であってもよい。

実施例２が、ＰＯＮ（Ｐａｓｓｉｖｅ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）の局側に用いられる通信装置の受信回路に使用されるリミットアンプの場合、家庭から送信される光信号にはリセット信号は含まれていない。すなわち、ＲＦ信号ＶＡにはリセット信号は含まれていない。このため、リセット信号Ｖｒｓｅｔを制御するリセット制御回路２９は局側の信号によって制御される。

実施例２においては、ＲＦ信号ＶＡがＰＤ４２（光電変換手段）の出力に設けられたＴＩＡ４０の出力信号である電子回路９０を例に説明したが、この回路に限られず、他の構成の回路に実施例１に係る電子回路を用いることもできる。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１（ａ）及び図２（ｂ）は実施例１に係る電子回路の回路図である。 図２はバッファ回路の回路図である。 図３（ａ）及び図３（ｂ）はリセット信号及び信号Ｖｐのタイミングチャートである。 図４は実施例１に係る電子回路の別の例の回路図である。 図５は実施例２に係る電子回路の回路図である。 図６（ａ）及び図６（ｂ）は出力信号Ｖｆを直接参照信号Ｖｒｅｆとした場合に、電子回路の時定数が大きい場合、小さい場合の時間に対する参照信号を示す模式図である。 図７は、実施例２の参照信号を示す模式図である。

符号の説明

１０ フィードバック回路
１２、１４ 差動増幅回路
１６ 平滑回路
２０ ピークホールド回路
２２、２４ 差動増幅回路
２５ リセット回路
２６ トランジスタ
２９ リセット制御回路
３０、３２ 差動増幅回路
４０ ＴＩＡ
４２ フォトダイオード
５０ バッファ回路
５２、５４ トランジスタ
６０、６２、６４ 帰還部

Claims (6)

1. 入力信号に基づいて保持された出力信号を出力する保持回路と、
   リセット信号に基づき、前記出力信号を所定の値にリセットするリセット回路と、を具備し、
   前記リセット回路は、前記出力信号のリセットを解除する際、前記出力信号をリセットする際より大きい時定数の前記リセット信号を用い前記出力信号のリセットを解除することを特徴とする電子回路。
2. 前記保持回路は、前記入力信号が入力される第１増幅回路と、前記第１増幅回路から出力された信号が入力され前記出力信号を出力する第２増幅回路と、を有し、
   前記出力信号が前記第１増幅回路及び前記第２増幅回路の少なくとも一方に帰還されていることを特徴とする請求項１記載の電子回路。
3. 前記リセット回路は、前記第１増幅回路と前記第２増幅回路との間に設けられていることを特徴とする請求項２記載の電子回路。
4. 前記リセット回路は、前記第２増幅回路の入力と前記所定の電位との間をスイッチングすることを特徴とする請求項３記載の電子回路。
5. 前記保持回路は、ＲＦ信号を基準電位と比較することでパルス信号に変換するパルス発生回路の基準電位発生回路の出力に設けられることを特徴とする請求項１記載の電子回路。
6. 前記ＲＦ信号は、光電変換手段の出力に設けられたトランスインピーダンスアンプの出力信号であることを特徴とする請求項５記載の電子回路。

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