CN103227656B - 双向收发器及方法 - Google Patents

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Abstract

本发明涉及双向收发器及方法。根据一种实施方式，收发器包括耦合到方向控制电路的双向数据发送电路及用于在一个或多个方向发送电信号的方法。所述方向控制电路响应于对双向数据发送电路的输入/输出信号的比较而生成比较信号。响应于该比较信号而生成发送路径使能信号。

Description

双向收发器及方法
技术领域
本发明总体上涉及电子产品，并且尤其涉及形成半导体装置和结构的方法。
背景技术
过去，电子产品行业使用发送器和接收器来将数据发送到一个或多个装置并且从其它装置接收数据。能够发送和接收数据的装置是双向收发器。双向收发器一般包括一个或多个方向控制引脚，来控制收发器是要操作成发送数据还是接收数据。收发器在于1997年1月7日授予Mark T.McClear等人的美国专利No.5,592,509、于1996年11月26日授予JohnJ.Fitzgerald的美国专利No.5,579,336和于2006年11月7日授予Moises E.Robinson等人的美国专利No.7,133,648B1中公开。
相应地，具有双向收发器和用于发送和接收数据的方法将是有利的。此外，期望所述方法和电路实现起来是成本和时间有效的。
附图说明
通过联系附图对以下具体描述的阅读，本发明将得到更好的理解，附图中类似的标号指示类似的元件，并且其中：
图1是根据本发明的一种实施方式的双向收发器的电路示意图；
图2是根据本发明的另一种实施方式的双向收发器的电路示意图；
图3是根据本发明的另一种实施方式的双向收发器的电路示意图；
图4是根据本发明的另一种实施方式的反相双向收发器（invertingbidirectional transceiver）的电路示意图；
图5是根据本发明的另一种实施方式的反相双向收发器的电路示意图；
图6是根据本发明的另一种实施方式的双向收发器的电路示意图；
图7是根据本发明的一种实施方式的图1的双向收发器的时序图；
图8是根据本发明的另一种实施方式的双向收发器的电路示意图；
图9是根据本发明的另一种实施方式的双向收发器的电路示意图；以及
图10是根据本发明的另一种实施方式的双向收发器的电路示意图。
为了说明的简化和清晰，图中的要素不一定按比例绘制，并且不同图中的相同标号指示相同的元件。此外，为了描述的简化，众所周知的步骤和元件的描述和细节都忽略了。如在此所使用的，载流电极指装置中携带电流通过该装置的元件，例如MOS晶体管的源极或漏极，或者双极晶体管的发射极或集电极，或者二极管的阴极或阳极，而控制电极指装置中控制电流流经该装置的元件，例如MOS晶体管的栅极或者双极晶体管的基极。尽管在这里将装置解释为某些N通道装置或P通道装置或者特定的N类型或P类型掺杂的区域，但是本领域普通技术人员将认识到，根据本发明的实施方式，互补的装置也是可能的。本领域技术人员将认识到，如在此所使用的，词语“在…期间”、“在…的时候”和“当…时”不是意味着刚一有启动动作，动作就立即发生的确切术语，而是在由初始动作启动的反应和初始动作之间可以有某个小但又合理的延迟，例如传播延迟。词语“大致”、“大约”或“基本上”的使用意味着一个要素的值具有预期非常接近设定值或位置的参数。但是，如本领域中众所周知的，总是存在妨碍所述值或位置确切地遵照设定的微小变化（variance）。在本领域中公认，大约百分之十（10%）（及对于半导体掺杂浓度上至百分之二十（20%））的变化被认为是相对于所述确切的理想目标的合理变化。
应当指出，逻辑零电压电平（VL）也称为逻辑低电压，并且逻辑零电压的电压电平是电源电压与逻辑系列类型的函数。例如，在互补金属氧化物半导体（CMOS）逻辑系列中，逻辑零电压可以是电源电压电平的百分之三十。在五伏的晶体管-晶体管逻辑（TTL）系统中，逻辑零电压电平可以是大约0.8伏，而对于五伏的CMOS系统，逻辑零电压电平可以是大约1.5伏。逻辑一电压电平（VH）也称为逻辑高电压电平，并且，就像逻辑零电压电平那样，逻辑高电压电平也可以是电源与逻辑系列类型的函数。例如，在CMOS系统中，逻辑一电压可以是大约电源电压电平的百分之七十。在五伏TTL系统中，逻辑一电压可以是大约2.4伏，而对于五伏的CMOS系统，逻辑一电压可以是大约3.5伏。
具体实施方式
图1是根据本发明的一种实施方式的单片集成自动感测、自动方向改变双向收发器10的电路示意图。双向收发器10包括连接到方向控制电路14的双向数据发送电路12。更特别地，双向数据发送电路12具有输入/输出端子12A和12B、输入端子12C和12D及使能端子12E，并且包括驱动器部分或级16和18及方向控制元件20和22。驱动器部分16具有输入端子16A和输出端子16B，而驱动器部分18具有输入端子18A和输出端子18B，其中驱动器部分16和18构成信号发送路径的一部分。作为例子，驱动器部分16可以包括连接到电路元件26的电路元件24，其中电路元件24的输入端子用作输入端子16A，电路元件26的输出端子用作输出端子16B，并且电路元件24的输出端子连接到电路元件26的输入端子。驱动器部分18可以包括连接到电路元件30的电路元件28，其中电路元件28的输入端子用作输入端子18A，电路元件30的输出端子用作输出端子18B，并且电路元件28的输出端子连接到电路元件30的输入端子。作为例子，电路元件24、26、28和30是反相器。输入端子16A连接到输出端子18B，形成输入/输出端子12A，而输入端子18A连接到输出端子16B，形成输入/输出端子12B。尽管每个驱动器部分16和18都描述为包括一对串联连接的反相器，但这并不是对本发明的限制。另选地，每个驱动器部分都可以包括单个非反相器驱动器、单个反相器驱动器或者串联连接的多个反相器驱动器。此外，每个驱动器部分16和18都可以包括逻辑门，其中，在串联配置的实施方式中，电路元件26和30的逻辑门具有三态输出，并且电路元件24和28的输出门可选地具有三态输出。
方向改变控制元件20可以是例如具有输入端子、有效低输入端子和输出端子的与门，而方向改变控制元件22可以是例如具有输入端子、有效低输入端子和输出端子的与门。与门20和22的有效低输入端子通常连接到一起，形成输入端子12E，与门20的有效高输入端子用作输入端子12C，而与门22的有效高输入端子用作输入端子12D。与门20的输出端子连接到驱动器部分16的使能端子16C，而与门22的输出端子连接到驱动器部分18的使能端子18C。使能端子16C连接到反相器24和26的控制端子，而使能端子18C连接到反相器28和30的控制端子。尽管使能端子16C示为控制反相器24和26的使能端子而使能端子18C示为控制反相器28和30的使能端子，但这些不是对本发明的限制。例如，使能端子16C可以配置成控制反相器26，而使能端子18C可以配置成控制反相器30，而不是分别控制反相器24和26以及反相器28和30。图2是示出电路配置10B的电路示意图，其中使能端子16C可以配置成控制反相器26，而使能端子18C可以配置成控制反相器30，并且反相器24和28的使能输入或者不连接，即浮置，或者可以没有。
此外，使能端子12E可以配置成有效高输入端子，使得收发器10可以响应于出现在输入端子12E处的逻辑高信号而启用。图3是示出电路配置10C的电路示意图，其中使能端子12E可以配置成有效高输入端子。
应当指出，方向改变控制元件20和22不限于是与门，而是可以利用配置成启用和禁用驱动器部分16和18的其它逻辑门或者逻辑门的组合来实现。
根据一种实施方式，方向控制电路14包括连接到方向标记部44的比较器40。作为例子，比较器40是异或门，而方向标记部44是双稳态装置，例如触发器。异或门40具有连接到输入/输出端子12A的输入端子、连接到输入/输出端子12B的输入端子及输出端子40A，而触发器44具有数据输入端子（D）、时钟输入端子44A（CK）、数据输出端子（Q）和反相数据输出端子（QBAR）。触发器44的数据输出端子用作输入端子12D，或者另选地，连接到输入端子12D，触发器44的反相数据输出端子（QBAR）和数据输入端子（D）通常连接到一起，形成输入端子12C。异或门40的输出端子40A可以耦合到触发器44的时钟输入端子44A。应当指出，输出端子40A可以直接连接到输入端子44A或者可以通过电路元件（例如延迟元件42）耦合到输入端子44A，其中延迟元件42可以具有连接到异或门40的输出端子40A的输入端子和连接到触发器44的时钟输入端子44A的输出端子。应当指出，比较器40不限于是异或门，并且方向标记部44不限于是触发器。用于比较器40的其它合适的实现方式包括模拟比较器、数字比较器、异或非门、逻辑门的组合等等，而方向标记部44的其它合适的实现方式包括其中电路输出响应于在时钟输入端子44A处的脉冲而在逻辑高与逻辑低电压之间切换的电路配置。图4是根据一种实施方式的双向收发器的电路配置10C的电路示意图，其中比较器40包括异或非门，并且驱动器部分16的电路元件包括驱动器24A和反相器26，其中驱动器24A的输入端子用作输入端子16A，反相器26的输出端子用作输出端子16B，并且驱动器24A的输出端子连接到反相器26的输入端子。驱动器部分18的电路元件包括驱动器28A与反相器30，其中驱动器28A的输入端子用作输入端子18A，反相器30输出端子用作输出端子18B，并且驱动器28A的输出端子连接到反相器30的输入端子。图5是根据一种实施方式的双向收发器的电路配置10D的电路示意图，其中比较器40包括异或非门，而驱动器部分16的电路元件包括反相器24与驱动器26A，其中反相器24的输入端子用作输入端子16A，驱动器26A的输出端子用作输出端子16B，并且反相器24的输出端子连接到驱动器26A的输入端子。驱动器部分18的电路元件包括反相器28与驱动器30A，其中反相器28的输入端子用作输入端子18A，驱动器30A的输出端子用作输出端子18B，并且反相器28的输出端子连接到驱动器30A的输入端子。图6是示出可以是模拟或数字比较器的比较器40以及作为切换电路的方向标记部44的电路配置10E的电路示意图，在切换电路中电路输出响应于在时钟输入端子44A处的脉冲而在逻辑高与逻辑低电压之间切换。
参考图1和7来描述双向收发器10的操作，其中图7是示出例如根据本发明的一种实施方式的双向收发器10操作的时序图50。在时刻t0之前，转换器10配置成从输入/输出端子12B向输入/输出端子12A发送数据，逻辑低电压出现在输入/输出端子12A和12B、输入端子12C和12E、使能输入端子16C、异或门40的输出端子40A和触发器44的输入端子44A，而逻辑高电压出现在输入端子12D和使能输入端子18C。在时刻t0，在输入/输出端子12A处的电压V12A从逻辑低电压转变成逻辑高电压。尽管在异或门40的输入端子处的电压在时刻t0不同，即，在一个输入端子处的电压是逻辑高电压而在另一个输入端子处的电压是逻辑低电压，但是在异或门40的输出端子40A处的电压V40A保持在逻辑低电压电平。根据一种实施方式，电压V40A用作比较信号。在通过异或门40的传播延迟之后，在异或门40的输出端子40A处的电压V40A在时刻t1转变成逻辑高电压电平。在由延迟元件42引入的延迟之后，在时刻t2逻辑高电压出现在触发器44的输入端子44A，即，电压V44A转变成逻辑高电压电平。根据一种实施方式，延迟元件42的延迟时间（Δt）被选择成大于信号通过异或门40和通过驱动器部分16或驱动器部分18的总传播延迟。延迟时间Δt在时刻t2和t1之间的差异，并且代表信号传播通过延迟元件42所花费的时间量。来自异或门40的、宽度小于延迟时间Δt的输出脉冲将不传播通过延迟元件42。来自异或门40的、宽度大于延迟时间Δt的输出脉冲指示数据发送方向的改变。因而，延迟时间Δt可以被称为方向改变确认周期。
响应于出现在输入端子44A的、从逻辑低电压到逻辑高电压的转变，触发器44在输出端子12C生成逻辑高电压，在输出端子12D生成逻辑低电压，这使得在时刻t3分别由与门20在输出端子16C生成逻辑高电压，而与门22在输出端子18C生成逻辑低电压。在输出端子16C和18C处的电压分别由标号V16C和V18C标识。转变成逻辑高电压电平的电压V16C和转变成逻辑低电压电平的电压V18C确认数据发送方向发生改变。因而，转变成逻辑高电压电平的电压V16C用作激活信号发送路径的使能信号。在数据方向改变之后，输入/输出端子12B处的数据跟踪输入/输出端子12A处的数据，直到下一次方向改变。
在时刻t4，在输入/输出端子12B处的电压V12B转变成逻辑高电压电平。在异或门40的两个输入端子处的电压都是逻辑高电压电平。因此，在经由异或门40的传播延迟之后，在输出端子40处的电压在时刻t5转变成逻辑低电压电平。在由延迟元件42引入的延迟Δt之后，在输入端子44A处的信号在时刻t6转变成逻辑低电压。根据一种实施方式，延迟元件42的延迟时间（Δt）被选择成大于信号通过异或门40和通过驱动器部分16或驱动器部分18的总传播时间。
在时刻t7，在输入/输出端子12处的电压V12A转变成逻辑低电压电平。在异或门40的一个输入端子处的电压电平是逻辑高电压，而在异或门40的另一个输入端子处的电压电平是逻辑低电压。因此，在异或门40的传播延迟之后，在输出端子40A处的电压V40A在时刻t8转变成逻辑高电压电平。在大约时刻t8，在输入/输出端子12B处的电压V12B转变成逻辑低电压电平，其被电压V12A驱动至逻辑低电压电平。因此，在异或门40的输入端子处的电压信号处于逻辑低电压电平。在输出端子40处的电压V40A转变回落到逻辑低电压电平。因为通过异或门40和通过驱动器部分16或驱动器部分18的总传播延迟小于延迟元件42的延迟时间，所以在输出端子40A处的电压V40A处于逻辑高电压电平的时间量不足以使在延迟元件42的端子44A处的输出电压V44A转变成逻辑高电压。因此，在输出端子12C和12D处的电压分别保持在逻辑高和逻辑低电压电平，而在输出端子16C和18C处的电压V16C和V18C分别保持在逻辑高和逻辑低电压电平。
在时刻t9，在输入/输出端子12B处的电压V12B从逻辑低电压电平转变成逻辑高电压电平。尽管异或门40的输入端子处的电压在时刻t9不同，即，在一个输入端子处的电压是逻辑高电压电平而在另一个输入端子处的电压是逻辑低电压电平，但是在异或门40的输出端子40A处的电压V40A保持在逻辑低电压电平。在经由异或门40的传播延迟之后，在异或门40输出端子40A处的电压V40A在时刻t10转变成逻辑高电压电平。在由延迟元件42引入的延迟之后，逻辑高电压在时刻t11出现在触发器44的输入端子44A，即，电压V44A转变成逻辑高电压电平。
响应于出现在输入端子44A的、从逻辑低电压到逻辑高电压的转变，触发器44在输出端子12C生成逻辑低电压并且在输出端子12D生成逻辑高电压，这使得在时刻t12分别由与门20在输出端子16C生成逻辑低电压，而与门22在输出端子18C生成逻辑高电压。因此，电压V16C转变成逻辑低电压电平，而电压V18C转变成逻辑高电压电平。电压V18C用作激活信号发送路径的使能信号。
在时刻t13，在输入/输出端子12A处的电压V12A转变成逻辑高电压电平。在异或门40两个输入端子处的电压都处于逻辑高电压电平。因此，在异或门40的传播延迟之后，在输出端子40A处的电压在时刻t14转变成逻辑低电压电平。在由延迟元件42引入的延迟Δt之后，在输入端子44A处的电压在时刻t15转变成逻辑低电压。如以上所讨论的，延迟元件42的延迟时间（Δt）被选择成大于信号通过异或门40和通过驱动器部分16或驱动器部分18的总传播时间。
在时刻t16，在输入/输出端子12B处的电压V12B转变成逻辑低电压电平。在异或门40的一个输入端子处的电压处于逻辑高电压电平，而在异或门40的另一个输入端子处的电压处于逻辑低电压电平。因此，在经由异或门40的传播延迟之后，在输出端子40A处的电压V40A在时刻t17转变成逻辑高电压电平。在大约时刻t17，在输入/输出端子12A处的电压V12A转变成逻辑低电压电平。因此，在异或门40的输入端子的电压信号处于逻辑低电压电平。在输出端子40A处的电压V40A转变回落到逻辑低电压电平。因为通过异或门40和通过驱动器部分16或驱动器部分18的总传播延迟小于延迟元件42的延迟时间，所以在输出端子40A处的电压V40A处于逻辑高电压电平的时间量不足以使在延迟元件42的端子44A处的输出电压V44A转变成逻辑高电压。因此，在输出端子12C和12D处的电压分别保持在逻辑低和逻辑高电压电平，而在输出端子16C和18C处的电压V16C和V18C分别保持在逻辑低和逻辑高电压电平。
在时刻t18，在输入端子12E处的使能信号V12E转变成逻辑高电压电平。响应于电压V12E处于逻辑高电平，双向收发器10在时刻t19进入高阻抗状态。
图8是根据本发明的另一种实施方式的单片集成自动感测、自动方向改变双向收发器75的电路示意图。双向收发器75包括连接到方向控制电路14的双向数据发送电路77。更特别地，双向数据发送电路77具有输入/输出端子12A和12B、输入端子12C和12D及使能端子12E，并且包括驱动器部分76和78及方向改变控制元件20和22。驱动器部分76类似于驱动器部分16并且具有输入端子16A和输出端子16B，而驱动器部分78类似于驱动器部分18并且具有输入端子18A和输出端子18B。作为例子，驱动器部分76可以包括连接到电路元件26的电路元件24，其中电路元件24的输入端子用作输入端子16A，电路元件26的输出端子用作输出端子16B，并且电路元件24的输出端子连接到电路元件26的输入端子。驱动器部分78可以包括连接到电路元件30的电路元件28，其中电路元件28的输入端子用作输入端子18A，电路元件30的输出端子用作输出端子18B，并且电路元件28的输出端子连接到电路元件30的输入端子。作为例子，电路元件26和28是反相器。此外，驱动器部分76包括反相器80，该反相器80具有连接到通常连接在一起的反相器24输出端子与反相器26输入端子的输入端子及连接到反相器24输入端子的输出端子。反相器24和80合作形成总线保持电路。驱动器部分78包括反相器82，该反相器82具有连接到通常连接在一起的反相器28输出端子与反相器30输入端子的输入端子及连接到反相器28输入端子的输出端子。反相器28和82合作形成总线保持电路。输入端子16A连接到输出端子18B，形成输入/输出端子12A，而输入端子18A连接到输出端子16B，形成输入/输出端子12B。尽管每个驱动器部分76和78都描述为包括一对串联连接的反相器，但这并不是对本发明的限制。另选地，每个驱动器部分都可以包括单个非反相器驱动器、单个反相器驱动器或者多个串联连接的反相器驱动器。此外，每个驱动器部分76和78都可以包括逻辑门，其中，在串联配置的实施方式中，电路元件26和30的逻辑门具有三态输出，并且电路元件24和28的输出门可选地具有三态输出。
图9是根据本发明的另一种实施方式的单片集成双向收发器100的电路示意图。应当指出，除双向收发器100包括驱动电阻器102和104之外，双向收发器100可以类似于双向收发器10。更特别地，驱动器部分16的输出端子16B经由驱动电阻器102连接到输入/输出端子12B，而驱动器部分18的输出端子18B经由驱动电阻器104连接到输入/输出端子12A。应当指出，驱动电阻器102和104可以是分立电阻器，或者它们可以是单片集成的电阻器。双向收发器100的操作类似于双向收发器10的操作。
图10是根据本发明的另一种实施方式的单片集成双向收发器150的电路示意图。图10中所示出的是连接到方向控制电路14的双向数据发送电路152。更特别地，双向数据发送电路152具有输入/输出端子152A和152B、输入端子152C和152D及使能端子152E，并且包括驱动器部分160和170及方向改变控制元件168和178。驱动器部分160具有输入端子160A和输出端子160B，而动器部分170具有输入端子170A和输出端子170B。作为例子，驱动器部分160可以包括经由转换模块166连接到反相器164的反相器162，其中反相器162的输入端子用作或者连接到输入端子160A，反相器164的输出端子用作或者连接到输出端子160B，并且反相器162的输出端子连接到转换模块166的输入端子166A，而转换模块166的输出端子166B连接到反相器164的输入端子。驱动器部分170可以包括经由转换模块176连接到反相器174的反相器172，其中反相器172的输入端子用作或者连接到输入端子170A，反相器174的输出端子用作或者连接到输出端子170B，并且反相器172的输出端子连接到转换模块176的输入端子176A，而转换模块176的输出端子176B连接到反相器174的输入端子。输入端子160A连接到输出端子170B，形成输入/输出端子152A，而输入端子170A连接到输出端子160B，形成输入/输出端子152B。
作为例子，方向改变控制元件168是具有输入端子、有效低输入端子和输出端子的与门，而方向改变控制元件178是具有输入端子、有效低输入端子和输出端子的与门。与门168和178的有效低输入端子通常连接到一起，形成输入端子152E，与门168的输入端子用作或者连接到输入端子152C，与门178的输入端子用作或者连接到输入端子152D。与门168的输出端子用作或者连接到驱动器部分160的使能端子160C，而与门178的输出端子用作或者连接到驱动器部分170的使能端子170C。使能端子160C经由转换模块166连接到反相器162的控制端子并且连接到反相器164的控制端子，而使能端子170C经由转换模块176连接到反相器172的控制端子并且连接到反相器174的控制端子。尽管使能端子160C示为控制反相器162和164的使能端子，而使能端子170C示为控制反相器172和174的使能端子，但这些并不是对本发明的限制。例如，使能端子160C可以配置成控制反相器164，而使能端子170C可以配置成控制反相器174，而不是分别控制反相器162和164与反相器172和174。此外，使能端子152E可以配置成作为有效高输入端子，使得收发器150可以响应于出现在输入端子152E处的逻辑高信号而启用。应当指出，方向改变确认元件168和178不限于是与门，而是可以利用配置成启用和禁用驱动器部分160和170的其它逻辑门或逻辑门的组合来实现。
已经参考图1对方向控制电路14进行了描述。比较器40的一个输入连接到输入/输出端子152A，而比较器40的另一个输入端子连接到转换模块186的端子186A，并且转换模块186的输出端子186B连接到输入/输出端子152B。方向标记部44的输出端子连接到转换模块186的输入端子186C，而转换模块186的输出端子186D连接到输入端子152D。双向收发器152的一部分180耦合成接收工作电位源VCCA，而一部分182耦合成接收工作电位源VCCB。部分180可以包括方向控制电路14、反相器162和174及方向改变控制元件168，其中这些元件耦合成接收工作电位源VCCA，而部分182可以包括反相器164和172及方向改变控制元件178，其中这些元件耦合成接收工作电位源VCCB。另选地，方向控制电路14可以耦合成接收工作电位源VCCB而不是VCCA。转换模块166、176和186可以是彼此独立的单独的转换模块，或者它们可以是转换装置190的一部分并且它们可以耦合成从工作电位源VCCA和VCCB都接收电位。
除输入/输出端子152A和152B之间的电压被电压转换器166转换之外，双向收发器150的操作类似于双向收发器10的操作。
到目前为止，应当认识到，已经提供了双向收发器和用于双向发送数据的方法。根据本发明实施方式的双向收发器是自动感测、自动方向改变的双向收发器。由于它们自动改变信号发送方向的能力，可以从根据本发明实施方式配置的双向收发器中省略方向引脚。这降低了制造双向收发器的成本，消除了控制发送和接收方向的复杂软件，并且在多通道收发器中允许每个通道的方向独立于其它通道的方向。此外，双向收发器可以使用更少的引脚，这进一步降低了收发器的成本。
此外，根据本发明实施方式的双向收发器可以包括更强的输出驱动。
根据本发明的一个方面，提供一种自动感测双向收发器，包括：双向数据发送电路，具有第一和第二输入/输出端子以及第一和第二输入端子；比较器，具有第一和第二输入端子及输出端子，所述比较器的第一输入端子耦合到所述双向数据发送电路的第一输入/输出端子而所述比较器的第二输入端子耦合到所述双向数据发送电路的第二输入/输出端子；以及方向标记部，具有输入端子和第一输出端子，所述方向标记部的输入端子耦合到所述比较器的输出端子。
优选地，所述自动感测双向收发器还包括耦合在所述比较器的输出端子与所述方向标记部的输入之间的延迟元件。
优选地，所述比较器是异或逻辑门。
优选地，所述比较器是模拟比较器或数字比较器中的一种。
优选地，所述方向标记部是用于响应于在其输入端子处的脉冲而在第一和第二逻辑状态之间切换的装置。
优选地，所述方向标记部是触发器。
优选地，所述延迟元件的延迟时间比所述比较器和信号发送路径的总传播延迟长。
优选地，所述双向数据发送电路包括第一和第二信号发送路径。
优选地，所述第一信号发送路径包括具有输入端子、输出端子和使能端子的第一驱动器级。
优选地，所述第一驱动器级包括：第一反相器，具有输入端子和输出端子；以及第二反相器，具有输入端子、输出端子和使能端子，所述第二反相器的输入端子耦合到所述第一反相器的输出。
优选地，所述自动感测双向收发器还包括具有第一和第二输入端子及输出端子的第一与门，所述第一输入端子耦合到所述方向标记部的第一输出端子，并且所述输出端子耦合到所述第一反相器和所述第二反相器的使能端子。
优选地，所述第二信号发送路径包括具有输入端子、输出端子和使能端子的第二驱动器级。
优选地，所述第二驱动器级包括：第三反相器，具有输入端子、输出端子和使能端子；以及第四反相器，具有输入端子、输出端子和使能端子，所述第四反相器的输入端子耦合到所述第三反相器的输出。
优选地，所述方向标记部具有第二输出端子，并且所述双向收发器还包括具有第一和第二输入端子及输出端子的第二与门，所述第一输入端子耦合到方向标记部的所述第二输出端子，而所述输出端子耦合到所述第三反相器和所述第四反相器的使能端子。
优选地，所述第四反相器的输出端子耦合到所述第一反相器的输入端子，而所述第二反相器的输出端子耦合到所述第三反相器的输入端子。
优选地，所述自动感测双向收发器还包括耦合在所述第四反相器的输出端子与所述第一反相器的输入端子之间的第一电阻器。
根据本发明的另一方面，提供一种用于在多个方向发送电信号的方法，包括：提供双向数据发送电路，所述双向数据发送电路具有第一和第二输入/输出端子、第一和第二输入端子及第一和第二信号发送路径；响应于对在所述第一输入/输出端子处的第一信号与在所述第二输入/输出端子处的第二信号的比较，生成第一比较信号；响应于所述第一比较信号处于第一逻辑电压电平，生成第一使能信号；以及响应于所述第一使能信号，激活所述第一信号发送路径。
优选地，生成第一使能信号包括：经由延迟元件向方向标记部的输入端子发送第一比较信号；在所述方向标记部的输出端子生成输出信号，所述方向标记部的第一输出信号用作第一输入/输出信号。
优选地，经由所述延迟元件的延迟比生成第一比较信号的传播延迟长。
优选地，所述方法还包括：响应于对在所述第一输入/输出端子处的第三信号与在所述第二输入/输出端子处的第四信号的比较，生成第二比较信号；响应于所述第二比较信号处于第二逻辑电压电平，生成第二使能信号；以及响应于所述第二使能信号，激活所述第二信号发送路径。
尽管在此已经公开了具体的实施方式，但是不希望将本发明限定到所公开的实施方式。本领域技术人员将认识到，在不背离本发明主旨的情况下，可以进行修改与变化。希望本发明包含落在所附权利要求范围之内的所有这种修改与变化。

Claims (19)

1.一种自动感测双向收发器，包括：
双向数据发送电路，具有第一和第二输入/输出端子、第一和第二输入端子以及第一发送路径和第二发送路径，其中所述第一发送路径包括具有输入端子、输出端子和使能端子的第一驱动器级；
比较器，具有第一和第二输入端子及输出端子，所述比较器的第一输入端子耦合到所述双向数据发送电路的第一输入/输出端子，而所述比较器的第二输入端子耦合到所述双向数据发送电路的第二输入/输出端子；以及
方向标记部，具有输入端子和第一输出端子，所述方向标记部的输入端子耦合到所述比较器的输出端子，
其中所述第一驱动器级包括：
第一反相器，具有输入端子和输出端子；以及
第二反相器，具有输入端子、输出端子和使能端子，所述第二反相器的输入端子耦合到所述第一反相器的输出。
2.如权利要求1所述的自动感测双向收发器，其中
所述比较器的第一输入端子直接耦合到所述双向数据发送电路的第一输入/输出端子，而所述比较器的第二输入端子直接耦合到所述双向数据发送电路的第二输入/输出端子。
3.如权利要求2所述的自动感测双向收发器，还包括耦合在所述比较器的输出端子与所述方向标记部的输入之间的延迟元件。
4.如权利要求3所述的自动感测双向收发器，其中所述比较器是异或逻辑门。
5.如权利要求3所述的自动感测双向收发器，其中所述比较器是模拟比较器或数字比较器中的一种。
6.如权利要求3所述的自动感测双向收发器，其中所述方向标记部是用于响应于在其输入端子处的脉冲而在第一和第二逻辑状态之间切换的装置。
7.如权利要求3所述的自动感测双向收发器，其中所述方向标记部是触发器。
8.如权利要求3所述的自动感测双向收发器，其中所述延迟元件的延迟时间比所述比较器和第一发送路径的总传播延迟长。
9.如权利要求2所述的自动感测双向收发器，还包括耦合到所述第一发送路径的第一方向控制元件以及耦合到所述第二发送路径的第二方向控制元件。
10.如权利要求1所述的自动感测双向收发器，还包括具有第一和第二输入端子及输出端子的第一与门，所述第一输入端子耦合到所述方向标记部的第一输出端子，并且所述输出端子耦合到所述第一反相器和所述第二反相器的使能端子。
11.如权利要求10所述的自动感测双向收发器，其中所述第二发送路径包括具有输入端子、输出端子和使能端子的第二驱动器级。
12.如权利要求11所述的自动感测双向收发器，其中所述第二驱动器级包括：
第三反相器，具有输入端子、输出端子和使能端子；以及
第四反相器，具有输入端子、输出端子和使能端子，所述第四反相器的输入端子耦合到所述第三反相器的输出。
13.如权利要求12所述的自动感测双向收发器，其中所述方向标记部具有第二输出端子，并且所述双向收发器还包括具有第一和第二输入端子及输出端子的第二与门，所述第一输入端子耦合到方向标记部的所述第二输出端子，而所述输出端子耦合到所述第三反相器和所述第四反相器的使能端子。
14.如权利要求13所述的自动感测双向收发器，其中所述第四反相器的输出端子耦合到所述第一反相器的输入端子，而所述第二反相器的输出端子耦合到所述第三反相器的输入端子。
15.如权利要求14所述的自动感测双向收发器，还包括耦合在所述第四反相器的输出端子与所述第一反相器的输入端子之间的第一电阻器。
16.一种用于在多个方向发送电信号的方法，包括：
提供双向数据发送电路，所述双向数据发送电路具有第一和第二输入/输出端子、第一和第二输入端子及第一和第二信号发送路径，所述第一信号发送路径在所述第一输入/输出端子和所述第二输入/输出端子之间，被配置为将来自所述第一输入/输出端子的电信号通过第一驱动器级发送到所述第二输入/输出端子，所述第一驱动器级包括使能端子以及第一和第二反相器，其中所述第二反相器的输入端子耦合到所述第一反相器的输出端子，第二信号发送路径在所述第二输入/输出端子和所述第一输入/输出端子之间，被配置为在所述第二输入/输出端子和所述第一输入/输出端子之间发送另一电信号；
响应于对在所述第一输入/输出端子处的第一信号与在所述第二输入/输出端子处的第二信号的比较，生成第一比较信号；
响应于所述第一比较信号处于第一逻辑电压电平，生成第一使能信号；以及
响应于位于所述第一驱动器级的使能端子处的所述第一使能信号，激活所述第一信号发送路径。
17.如权利要求16所述的方法，其中生成第一使能信号包括：
经由延迟元件向方向标记部的输入端子发送第一比较信号；
在所述方向标记部的输出端子生成输出信号，所述方向标记部的第一输出信号用作第一输入/输出信号。
18.如权利要求17所述的方法，其中经由所述延迟元件的延迟比生成第一比较信号的传播延迟长。
19.如权利要求17所述的方法，还包括：
响应于对在所述第一输入/输出端子处的第三信号与在所述第二输入/输出端子处的第四信号的比较，生成第二比较信号；
响应于所述第二比较信号处于第二逻辑电压电平，生成第二使能信号；以及
响应于所述第二使能信号，激活所述第二信号发送路径。
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