JPH0451562A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0451562A JPH0451562A JP2161002A JP16100290A JPH0451562A JP H0451562 A JPH0451562 A JP H0451562A JP 2161002 A JP2161002 A JP 2161002A JP 16100290 A JP16100290 A JP 16100290A JP H0451562 A JPH0451562 A JP H0451562A
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路のヒユーズ回路に関する。
半導体集積回路（以下ＩＣと称す。）においてＩＣの外
部より何らかの操作を行うことによって工Ｃの特性や機
能を変更することがあった。たとえばプログラマブル・
ロジック・デバイスヤＰＲＯＭは書き込み操作によりユ
ーザー自身の思いのままの機能を達成することができた
。また、アナログエＣの特性を合わせ込む場合にもその
ＩＣ特有の操作により特性を合わせ込むことができるも
のがある。このように工Ｃができあがった後に調整、あ
るいは機能の変更を行う場合、従来主な技術としてはＦ
ＡＭＯ８やヒユーズがあった。ヒユーズとしては従来の
バイポーラＦＲＯＭやプログラマブル・ロジック・デ′
バイスでは昇華のしやすい金属−Ｎ１Ｃｒ、ＴｉＷ、Ｐ
ｔＳ″１等を用いている。第４図に代表的なヒユーズ回
路を示す。ここで４０はＶＳＳ、４１はＶＤＤ、４２が
ヒユーズで４５はセレクト用バイポーラトランジスタで
ある。４４は論理を内部へ伝達するゲート（インバータ
）である。４７はプルアップの高抵抗で４６は制御信号
でこれがＯＮ信号となれば４３がＯＮし４２のヒユーズ
に大電流が流れヒユーズは溶断する。ヒユーズが溶断す
る前はヒユーズ自体は抵抗が低いので４５の電位はＬＯ
Ｗであるがヒユーズ溶断後は４７のプルアップ抵抗にひ
かれ４５の電位はＨ工ＧＨとなっている。
部より何らかの操作を行うことによって工Ｃの特性や機
能を変更することがあった。たとえばプログラマブル・
ロジック・デバイスヤＰＲＯＭは書き込み操作によりユ
ーザー自身の思いのままの機能を達成することができた
。また、アナログエＣの特性を合わせ込む場合にもその
ＩＣ特有の操作により特性を合わせ込むことができるも
のがある。このように工Ｃができあがった後に調整、あ
るいは機能の変更を行う場合、従来主な技術としてはＦ
ＡＭＯ８やヒユーズがあった。ヒユーズとしては従来の
バイポーラＦＲＯＭやプログラマブル・ロジック・デ′
バイスでは昇華のしやすい金属−Ｎ１Ｃｒ、ＴｉＷ、Ｐ
ｔＳ″１等を用いている。第４図に代表的なヒユーズ回
路を示す。ここで４０はＶＳＳ、４１はＶＤＤ、４２が
ヒユーズで４５はセレクト用バイポーラトランジスタで
ある。４４は論理を内部へ伝達するゲート（インバータ
）である。４７はプルアップの高抵抗で４６は制御信号
でこれがＯＮ信号となれば４３がＯＮし４２のヒユーズ
に大電流が流れヒユーズは溶断する。ヒユーズが溶断す
る前はヒユーズ自体は抵抗が低いので４５の電位はＬＯ
Ｗであるがヒユーズ溶断後は４７のプルアップ抵抗にひ
かれ４５の電位はＨ工ＧＨとなっている。
また特性の調整を行うヒユーズの場合も考え方は同様で
あ、る。
あ、る。
この従来のヒユーズ回路は最も一般的なものであるがヒ
ーーズの材質としては前述した様に昇華しやすい金属°
として工０の標準プロセスには無い工程が必要となる場
合、または標準プロセスないでの金属（ＰＯＬＹ Ｓ
ｉ）を使う場合の二通りが考えられる。しかし、ここで
特殊な金属を用いる場合はプロセスの工程が増加しウェ
ファコストがアップしてほんの数ビットのヒユーズにつ
いては非常に不向きである。またｃ ｔａ ｏ ｓの１
Ｃ等におけるヒユーズでＰＯＬＹ Ｓｉを用いる場合
ＣＶＤで覆われている場合にはＰＯＬＹ Ｓｉは溶断
しにくく通常はヒユーズ部分のＰＯＬＹ Ｓｉの上は
ＣｖＤをオープンとしてお（。この場合ウェファ検査で
ヒーーズを切る場合には問題ないがモールド実装後はモ
ールド材がヒユーズ部のＣＶＤオープンをふさいでしま
いＰＯＬＹ Ｓｉが溶断しな（なってしまう。この様
に従来の技術では少数ビットでかつモールド実装後プロ
グラムする製品に対しては最適ではなかった。
ーーズの材質としては前述した様に昇華しやすい金属°
として工０の標準プロセスには無い工程が必要となる場
合、または標準プロセスないでの金属（ＰＯＬＹ Ｓ
ｉ）を使う場合の二通りが考えられる。しかし、ここで
特殊な金属を用いる場合はプロセスの工程が増加しウェ
ファコストがアップしてほんの数ビットのヒユーズにつ
いては非常に不向きである。またｃ ｔａ ｏ ｓの１
Ｃ等におけるヒユーズでＰＯＬＹ Ｓｉを用いる場合
ＣＶＤで覆われている場合にはＰＯＬＹ Ｓｉは溶断
しにくく通常はヒユーズ部分のＰＯＬＹ Ｓｉの上は
ＣｖＤをオープンとしてお（。この場合ウェファ検査で
ヒーーズを切る場合には問題ないがモールド実装後はモ
ールド材がヒユーズ部のＣＶＤオープンをふさいでしま
いＰＯＬＹ Ｓｉが溶断しな（なってしまう。この様
に従来の技術では少数ビットでかつモールド実装後プロ
グラムする製品に対しては最適ではなかった。
本発明はかかる問題点を解決するためのもので標準プロ
セスの工程内で特殊な工程を設ける必要がな（、安価に
かつ、確実にヒユーズとしての機能を果たすヒーーズを
提供するものである。
セスの工程内で特殊な工程を設ける必要がな（、安価に
かつ、確実にヒユーズとしての機能を果たすヒーーズを
提供するものである。
本発明の半導体装置は第一の配線金属と第二の配線金属
を有し、前記第一の配線金属と前記第二の配線金属とコ
ンタクトを介して第一の配線金属と第二の配線金属を接
続する抵抗を有し、前記第一の配線金属と前記第二の配
線金属との間に高エネルギーを印加し抵抗に電流を流し
配線金属の経路を作らせて抵抗の抵抗値をさげる手段を
有することを特徴とする。
を有し、前記第一の配線金属と前記第二の配線金属とコ
ンタクトを介して第一の配線金属と第二の配線金属を接
続する抵抗を有し、前記第一の配線金属と前記第二の配
線金属との間に高エネルギーを印加し抵抗に電流を流し
配線金属の経路を作らせて抵抗の抵抗値をさげる手段を
有することを特徴とする。
また本発明の半導体装置は基盤と反対極性のウェルとウ
ェル内の基盤と同極性の拡散によって構成するバイポー
ラトランジスタによって第一の配線金属と第二の配線金
属との間に高エネルギーを印加することを制御すること
を特赦とする。
ェル内の基盤と同極性の拡散によって構成するバイポー
ラトランジスタによって第一の配線金属と第二の配線金
属との間に高エネルギーを印加することを制御すること
を特赦とする。
本発明の一実施例を第１図に示す。第１図のαはヒユー
ズの構成で１０は配線用のＡ、Ｌ、 １１はＰＯＬＹ
８１の高抵抗、１２はＰＯＩ、Ｙ ＳｉとＡＬのコ
ンタクトを表している。第１図のｂにこのヒユーズを用
いたヒユーズ回路を示す。ここで１５は高抵抗ＰＯＬＹ
Ｓｉのヒユーズ、１４はＶＤＤで２５はＶＳＳであ
る。１５はＮＰＮＴｒでこれはＮ基盤とＰウェルとＰウ
ェル内のＮ拡散で構成することができる寄生バイポーラ
Ｔｒである。２６はプルアップ用の抵抗で１７は２６の
制御Ｐ ｃ ｈ Ｍ ＯＳ Ｔ ｒで１６はさらに１７
を制御するＯＲゲートである。１８は１７２分周カウン
タで２６は１８のクロックで内部クロックである２７は
１８のマスタ出力、２２はＸＱ高出力ある。１９はヒユ
ーズによるプログラム結果をロジックに伝えるＤ−ＦＦ
である。２０は１９へのデータ入力信号で２１はヒユー
ズの結果で、２４は１５をＭＷｉＪしヒユーズへのプロ
グラムを行う。第１図のα及びｂで本発明の説明を行う
。基本的な考え方を説明すると通常のヒユーズでは主に
金属の溶断により抵抗を無限大に近くするが、本発明は
高抵抗を低抵抗（はとんど数ｍΩ）とするとい５ＵＮＴ
エヒー−ズである。第１図のαに示す高抵抗のＰＯＬＹ
Ｓｉに高電圧をかけることにより電流を流しその流
れによってコンタクトの部分よりＡＬの原子が反対ｍｌ
のコンタクトに運ばれＰＯＬＹ ＳｉのなかにＡＬの
通路が形成される。
ズの構成で１０は配線用のＡ、Ｌ、 １１はＰＯＬＹ
８１の高抵抗、１２はＰＯＩ、Ｙ ＳｉとＡＬのコ
ンタクトを表している。第１図のｂにこのヒユーズを用
いたヒユーズ回路を示す。ここで１５は高抵抗ＰＯＬＹ
Ｓｉのヒユーズ、１４はＶＤＤで２５はＶＳＳであ
る。１５はＮＰＮＴｒでこれはＮ基盤とＰウェルとＰウ
ェル内のＮ拡散で構成することができる寄生バイポーラ
Ｔｒである。２６はプルアップ用の抵抗で１７は２６の
制御Ｐ ｃ ｈ Ｍ ＯＳ Ｔ ｒで１６はさらに１７
を制御するＯＲゲートである。１８は１７２分周カウン
タで２６は１８のクロックで内部クロックである２７は
１８のマスタ出力、２２はＸＱ高出力ある。１９はヒユ
ーズによるプログラム結果をロジックに伝えるＤ−ＦＦ
である。２０は１９へのデータ入力信号で２１はヒユー
ズの結果で、２４は１５をＭＷｉＪしヒユーズへのプロ
グラムを行う。第１図のα及びｂで本発明の説明を行う
。基本的な考え方を説明すると通常のヒユーズでは主に
金属の溶断により抵抗を無限大に近くするが、本発明は
高抵抗を低抵抗（はとんど数ｍΩ）とするとい５ＵＮＴ
エヒー−ズである。第１図のαに示す高抵抗のＰＯＬＹ
Ｓｉに高電圧をかけることにより電流を流しその流
れによってコンタクトの部分よりＡＬの原子が反対ｍｌ
のコンタクトに運ばれＰＯＬＹ ＳｉのなかにＡＬの
通路が形成される。
この通路によりＰＯＬＹ Ｓｉの両端のＡＬがショー
トし実質的にこのＰＯＬＹ Ｓｉの抵抗は数十ｍΩと
なる。第２図のａ Ｉ／ＣＡ Ｌが走ったあとの状態を
示す。２００はＡＬ配線、２０１は高抵抗ＰＯＬＹ
Ｓｉ、２０２はコンタクトである。ここで２０！Ｉの斜
線の部分はＡＬが吸いだされた部分で、この部分のＡＬ
が２０４のＡ、 Ｌの通路となる。第２図のｂはこのヒ
ユーズの電圧−電流特性を示す。このグラフにおいて横
軸は印加電圧、縦軸は電流である。あるポイントで急激
に増加し、測定器の電流リミッタにかかり、一定値とな
っている。ＰＯＬＹ Ｓｉに高電圧をかけた場合、Ｐ
ＯＬＹ Ｓｉの抵抗が大きくかつその面積と断面さい
場合大きな印加されるエネルギーにより溶断してしまう
がヒーーズとしてもちいるＰＯＬＹＳｌのコンタクトと
フンタクトの間隔（第１図αのＬ）のほうがＰＯＬＹ
８１０幅（第１図αのＷ）より小さい場合前述のＡＬ
の移動現象がおこる。ＰＯＬＹ Ｓｉはノンドープの
非常に高抵抗（ＭＭΩ〜数ＧΩ）のものから１０００／
口近辺のゲートに用いるＰＯＬＹまで適用可能である。
トし実質的にこのＰＯＬＹ Ｓｉの抵抗は数十ｍΩと
なる。第２図のａ Ｉ／ＣＡ Ｌが走ったあとの状態を
示す。２００はＡＬ配線、２０１は高抵抗ＰＯＬＹ
Ｓｉ、２０２はコンタクトである。ここで２０！Ｉの斜
線の部分はＡＬが吸いだされた部分で、この部分のＡＬ
が２０４のＡ、 Ｌの通路となる。第２図のｂはこのヒ
ユーズの電圧−電流特性を示す。このグラフにおいて横
軸は印加電圧、縦軸は電流である。あるポイントで急激
に増加し、測定器の電流リミッタにかかり、一定値とな
っている。ＰＯＬＹ Ｓｉに高電圧をかけた場合、Ｐ
ＯＬＹ Ｓｉの抵抗が大きくかつその面積と断面さい
場合大きな印加されるエネルギーにより溶断してしまう
がヒーーズとしてもちいるＰＯＬＹＳｌのコンタクトと
フンタクトの間隔（第１図αのＬ）のほうがＰＯＬＹ
８１０幅（第１図αのＷ）より小さい場合前述のＡＬ
の移動現象がおこる。ＰＯＬＹ Ｓｉはノンドープの
非常に高抵抗（ＭＭΩ〜数ＧΩ）のものから１０００／
口近辺のゲートに用いるＰＯＬＹまで適用可能である。
ＰＯＬＹ Ｓｉに流れる電流が大きいほどこの現象は
起こり安い。ただし、ＰＯＬＹ Ｓｉの抵抗の値をさ
げすぎるとヒユーズ部分に電流が流れすぎるため、適当
な設定が必要である。低消費電流を狙いまた、ヒーーズ
の信頼性を確保するために回路的に工夫することが必要
である。この回路の動作を説明する。まず、ヒユーズに
書き込みまえの通常動作時は２４の信号はＬＯＷレベル
となっており１５ＯＮＰＢｉバイポーラはＯＦＦｌ、て
いるまた、１６のＯＲはゲートが開いた状態となってお
り１８の１／２分周カウンタのマスク出力がそのまま１
７のＰｃｈＴｒを制纒する。ここでマスク出力がＬＯＷ
レベルであれば１７は０ＮＬ１７から２６の抵抗、１３
のＰＯＬＹ Ｓｉを通りｖＳＳへのＰＡＴＨができ２
０のレベルは２６と１６の抵抗分割となる。１３０ＰＯ
ＬＹ Ｓｉが高抵抗であれば２６の抵抗を高くするこ
とができる。この抵抗分割による２００レベルはＨＩＧ
Ｈ側となりこれが１９のＤ−ＦＦのデータ入力となる。
起こり安い。ただし、ＰＯＬＹ Ｓｉの抵抗の値をさ
げすぎるとヒユーズ部分に電流が流れすぎるため、適当
な設定が必要である。低消費電流を狙いまた、ヒーーズ
の信頼性を確保するために回路的に工夫することが必要
である。この回路の動作を説明する。まず、ヒユーズに
書き込みまえの通常動作時は２４の信号はＬＯＷレベル
となっており１５ＯＮＰＢｉバイポーラはＯＦＦｌ、て
いるまた、１６のＯＲはゲートが開いた状態となってお
り１８の１／２分周カウンタのマスク出力がそのまま１
７のＰｃｈＴｒを制纒する。ここでマスク出力がＬＯＷ
レベルであれば１７は０ＮＬ１７から２６の抵抗、１３
のＰＯＬＹ Ｓｉを通りｖＳＳへのＰＡＴＨができ２
０のレベルは２６と１６の抵抗分割となる。１３０ＰＯ
ＬＹ Ｓｉが高抵抗であれば２６の抵抗を高くするこ
とができる。この抵抗分割による２００レベルはＨＩＧ
Ｈ側となりこれが１９のＤ−ＦＦのデータ入力となる。
このデータ入力を１８のＸＱをクロックとして１９に取
り込む。この１９のＱ出力がヒユーズの結果である。次
にヒユーズをプログラムする場合を考える。プログラム
電圧として例えば７〜１０Ｖとして、１４を通常の動作
電圧（例えばＳＶ）からプログラム電圧まで引き上げ２
４のレベルをＨＩＧＨとする。２４がＨＩＧＨとなると
、１６のＯＲはＨＩＧＨを出力し１７をＯＦＦさせると
同時に１５のＮＰＮバイポーラＴｒをＯＮさせ、１５の
ＰＯＬＹ Ｓｉに高電圧をかけるこれにより前述した
とおりにＰＯＬＹ ＳｉにＡＬのＰＡＴＨが形成され
て、ヒーーズはその抵抗値が数十ｍΩまでさがる。プロ
グラム後通常動作状態に戻すと２０のレベルはほとんど
ＶＳＳとなりプログラムまえと同様なカウンタ動作によ
り１９の出力はＬＯＷとなる。この様な回路を用いるこ
とによりこのヒユーズ回路の消費電流を低減し、かつ２
６のクロックをパワーオンリセット時のみに数パルスす
るよう回路的に工夫を加えることにより長期にわたる動
作状態におけるヒーーズの抵抗値の変動にたいしても保
護回路となる。以上が本発明を説明するにあたっての一
実施例であ′るが第３図に別の実施例を示す。６１は高
抵抗ＰＯＬＹ Ｓｉで、６３はゲート等に用いる比較
的低抵抗である。このヒユーズの基本は電流によるＡＬ
原子のマイグレーションを積極的に活かすことによって
抵抗値を制御することである。したがっである程度電流
の流れ易い経路（低抵抗部分３６）を作ることによって
プログラム電圧を下げることができ、かつ安定したプロ
グラム特性を得ることができる。
り込む。この１９のＱ出力がヒユーズの結果である。次
にヒユーズをプログラムする場合を考える。プログラム
電圧として例えば７〜１０Ｖとして、１４を通常の動作
電圧（例えばＳＶ）からプログラム電圧まで引き上げ２
４のレベルをＨＩＧＨとする。２４がＨＩＧＨとなると
、１６のＯＲはＨＩＧＨを出力し１７をＯＦＦさせると
同時に１５のＮＰＮバイポーラＴｒをＯＮさせ、１５の
ＰＯＬＹ Ｓｉに高電圧をかけるこれにより前述した
とおりにＰＯＬＹ ＳｉにＡＬのＰＡＴＨが形成され
て、ヒーーズはその抵抗値が数十ｍΩまでさがる。プロ
グラム後通常動作状態に戻すと２０のレベルはほとんど
ＶＳＳとなりプログラムまえと同様なカウンタ動作によ
り１９の出力はＬＯＷとなる。この様な回路を用いるこ
とによりこのヒユーズ回路の消費電流を低減し、かつ２
６のクロックをパワーオンリセット時のみに数パルスす
るよう回路的に工夫を加えることにより長期にわたる動
作状態におけるヒーーズの抵抗値の変動にたいしても保
護回路となる。以上が本発明を説明するにあたっての一
実施例であ′るが第３図に別の実施例を示す。６１は高
抵抗ＰＯＬＹ Ｓｉで、６３はゲート等に用いる比較
的低抵抗である。このヒユーズの基本は電流によるＡＬ
原子のマイグレーションを積極的に活かすことによって
抵抗値を制御することである。したがっである程度電流
の流れ易い経路（低抵抗部分３６）を作ることによって
プログラム電圧を下げることができ、かつ安定したプロ
グラム特性を得ることができる。
また前記実施例においては、配線はＡＬ、ヒユーズはＰ
ＯＬＹ Ｓｉであるが、本発明は特にこれに限定され
るものではなく、ＡＬは他の配線金属でも十分に対応で
き、またＰＯＬＹ Ｓｉも他のヒユーズ材で十分に対
応可能である。
ＯＬＹ Ｓｉであるが、本発明は特にこれに限定され
るものではなく、ＡＬは他の配線金属でも十分に対応で
き、またＰＯＬＹ Ｓｉも他のヒユーズ材で十分に対
応可能である。
この様に本発明のヒーーズを用いれば新たに特殊なプロ
セス工程を付は加える必要がないので、はんの／！；＞
Ｍｌ）ｉｔのヒユーズでも十分にコストパフォーマンス
が良く非常に安価にできる。またこれは特殊なヒユーズ
用金属を用いた場合と比べ面積的にもその小ささは遜色
のないもので大容量のヒユーズアレイにも容易に適用で
きる。またプログラム特性としても通常のＰＯＬＹ
Ｓｉヒユーズの様な爆発による溶断とことなるため、確
実な書き込み特性が実現できる。また書き込み特性が爆
発によるものでないために周囲のＯＶＤやＡＬ、°拡散
等への破壊的影響を与えず、工Ｃの長期信頼性にとって
も非常に有益である。
セス工程を付は加える必要がないので、はんの／！；＞
Ｍｌ）ｉｔのヒユーズでも十分にコストパフォーマンス
が良く非常に安価にできる。またこれは特殊なヒユーズ
用金属を用いた場合と比べ面積的にもその小ささは遜色
のないもので大容量のヒユーズアレイにも容易に適用で
きる。またプログラム特性としても通常のＰＯＬＹ
Ｓｉヒユーズの様な爆発による溶断とことなるため、確
実な書き込み特性が実現できる。また書き込み特性が爆
発によるものでないために周囲のＯＶＤやＡＬ、°拡散
等への破壊的影響を与えず、工Ｃの長期信頼性にとって
も非常に有益である。
以上の様に、本発明を用いれば簡単にできるヒユーズと
して価格的にも、特性的にも非常によいものを提供でき
る。
して価格的にも、特性的にも非常によいものを提供でき
る。
第１図（ａ）は、本発明の実施例であり、ヒユーズ構造
を示す図。 第１図（ｂ）は、本発明使用回路例を示す図。 第２図（ａ）は、ヒユーズ説明図。 第２図（ｂ）は、ヒユーズ電圧−電流特性を示す図。 第３図は、本発明の第二の実施例を示す図。 第４図は、従来例を示す図。 ７０・・・・・・・・・配線用ＡＬ １１・・・・・・・・・ＰＯＬＹ Ｓｉの高抵抗１２
・・・・・・・・・コンタクト １６・・・・・・・・・ＰＯＬＹ Ｓｉヒユーズ１４
・・・ ・・・ ・・・ ＶＤＤｌ ５ ・−・・−
・−Ｎ Ｐ Ｎ寄生バイポーラＴｒ１６・・・・・・・
・・ＯＲゲート １ ７ ・＝ −・＝ Ｐ ｃ ｈ Ｍ
ＯＳ Ｔ ｒｌＢ・・・・・・・・・１／２分周
カウンタ１９ ・・・ ・・・ ・・・ ＤＦＦ２０．
２１．２２，２５，２４，２７・・・・・・・・・・・
・・・・各信号ライン ２５ ・・・ ・・・ −・ ＶＳＳ ２６・・・・・・・・・プルアンプ抵抗〕Ｄｌ 第２図（ａ−） 第２図（ｂ） 第３図
を示す図。 第１図（ｂ）は、本発明使用回路例を示す図。 第２図（ａ）は、ヒユーズ説明図。 第２図（ｂ）は、ヒユーズ電圧−電流特性を示す図。 第３図は、本発明の第二の実施例を示す図。 第４図は、従来例を示す図。 ７０・・・・・・・・・配線用ＡＬ １１・・・・・・・・・ＰＯＬＹ Ｓｉの高抵抗１２
・・・・・・・・・コンタクト １６・・・・・・・・・ＰＯＬＹ Ｓｉヒユーズ１４
・・・ ・・・ ・・・ ＶＤＤｌ ５ ・−・・−
・−Ｎ Ｐ Ｎ寄生バイポーラＴｒ１６・・・・・・・
・・ＯＲゲート １ ７ ・＝ −・＝ Ｐ ｃ ｈ Ｍ
ＯＳ Ｔ ｒｌＢ・・・・・・・・・１／２分周
カウンタ１９ ・・・ ・・・ ・・・ ＤＦＦ２０．
２１．２２，２５，２４，２７・・・・・・・・・・・
・・・・各信号ライン ２５ ・・・ ・・・ −・ ＶＳＳ ２６・・・・・・・・・プルアンプ抵抗〕Ｄｌ 第２図（ａ−） 第２図（ｂ） 第３図
Claims (2)
- （１）第一の配線金属と第二の配線金属を有し、前記第
一の配線金属と前記第二の配線金属とコンタクトを介し
て第一の配線金属と第二の配線金属を接続する抵抗を有
し、前記第一の配線金属と前記第二の配線金属との間に
高エネルギーを印加し前記抵抗に電流を流し配線金属の
経路を作らせて前記抵抗の抵抗値をさげる手段を有する
ことを特徴とする半導体装置。 - （２）基盤と反対極性のウェルとウェル内の基盤と同極
性の拡散によって構成するバイポーラトランジスタによ
って特許請求の範囲第１項記載の第一の配線金属と第二
の配線金属との間に高エネルギーを印加することを制御
することを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2161002A JPH0451562A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2161002A JPH0451562A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0451562A true JPH0451562A (ja) | 1992-02-20 |
Family
ID=15726709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2161002A Pending JPH0451562A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0451562A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026131A (ja) * | 2000-07-07 | 2002-01-25 | Fujitsu Ltd | トリミング回路、調整回路及び半導体装置 |
-
1990
- 1990-06-19 JP JP2161002A patent/JPH0451562A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026131A (ja) * | 2000-07-07 | 2002-01-25 | Fujitsu Ltd | トリミング回路、調整回路及び半導体装置 |
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