KR102364340B1 - 표시장치 - Google Patents

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Abstract

본 발명의 실시예는 게이트 제어신호 라인에 인가된 정전기로 인해 게이트 제어신호 라인에 과전류가 흘러 클럭 라인에 접속된 파워 IC가 손상되는 것을 방지할 수 있는 표시장치에 관한 것이다. 본 발명의 실시예에 따른 표시장치는 표시패널, 게이트 구동부, 타이밍 제어부, 파워 IC, 및 정전기 보호회로를 포함한다. 상기 표시패널에는 게이트 라인들 및 데이터 라인들에 접속되는 화소들이 마련된다. 상기 게이트 구동부는 상기 게이트 라인들에 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙하는 게이트 신호들을 공급한다. 상기 타이밍 제어부는 상기 게이트 구동부의 구동 타이밍을 제어하기 위한 게이트 제어신호를 출력한다. 상기 파워 IC는 상기 게이트 구동부와 상기 타이밍 제어부 사이에 배치되며, 상기 게이트 제어신호의 전압 스윙폭을 변경한다. 상기 정전기 보호회로는 상기 게이트 구동부와 상기 파워 IC 사이에 배치되며, 상기 게이트 제어신호가 공급되는 게이트 제어신호 라인에 상기 게이트 하이 전압보다 큰 전압을 갖는 포지티브 정전기가 인가되는 경우, 상기 게이트 제어신호 라인을 방전한다.

Description

표시장치{DISPLAY DEVICE}
본 발명의 실시예는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러가지 표시장치가 활용되고 있다.
표시장치는 표시패널, 게이트 구동부, 데이터 구동부, 타이밍 제어부, 및 파워 집적회로(integrated circuit, 이하 "IC"라 칭함)를 구비한다. 표시패널은 데이터라인들, 게이트라인들, 데이터라인들과 게이트라인들의 교차부에 형성되어 게이트라인들에 게이트신호들이 공급될때 데이터라인들의 데이터전압들을 공급받는 다수의 화소들을 포함한다. 화소들은 데이터전압들에 따라 소정의 밝기로 발광한다. 게이트 구동부는 게이트라인들에 게이트신호들을 공급한다. 데이터 구동부는 데이터라인들에 데이터전압들을 공급하는 소스 드라이브 IC들을 포함한다. 타이밍 제어부는 게이트 구동부의 동작 타이밍을 제어하기 위한 게이트 제어신호를 게이트 구동부로 출력하고, 데이터 구동부의 동작 타이밍을 제어하기 위한 데이터 제어신호를 데이터 구동부로 출력한다. 파워 IC는 데이터 구동부에 구동전압을 공급하고, 타이밍 제어부로부터의 게이트 제어신호의 전압 스윙폭을 변경하여 게이트 구동부로 출력한다.
최근에는 심미감을 높이기 위해 표시장치의 두께가 얇아지고 표시장치의 베젤 영역이 줄어들고 있다. 표시장치의 베젤 영역은 표시장치의 테두리로서 화상을 표시하지 않고 커버 부재에 의해 덮이는 비표시영역에 해당한다. 이로 인해, 최근에는 표시장치의 베젤 영역을 최소화하기 위해 표시패널의 상면 테두리 영역을 덮는 상부 케이스(top case)를 제거한 보더리스(borderless) 방식의 표시장치가 출시되고 있다.
보더리스 방식의 경우 표시패널의 상면 테두리 영역을 덮는 상부 케이스가 제거되므로, 표시패널의 라인 온 글래스(line on glass)가 형성되는 LOG 영역 일부는 플라스틱 재질의 커버 부재만으로 가려지게 된다. 예를 들어, LOG 영역에는 스타트 신호 라인과 클럭 라인들이 라인 온 글래스로 형성될 수 있다. 스타트 신호 라인은 파워 IC로부터 게이트 구동부로 스타트 신호를 공급하기 위한 라인이며, 클럭 라인들은 파워 IC로부터 클럭 신호들을 공급하기 위한 클럭 라인들을 포함한다. 게이트 제어신호는 스타트 신호와 클럭 신호들을 포함한다.
결국, LOG 영역 일부의 스타트 신호 라인과 클럭 라인들은 플라스틱 재질의 커버 부재만으로 가려지게 되므로, 정전기가 유입될 확률이 높다. 또한, 정전기가 스타트 신호 라인과 클럭 라인들에 유입되는 경우, 정전기로 인해 스타트 신호 라인과 클럭 라인들에 접속된 파워 IC가 손상될 수 있다.
본 발명의 실시예는 보더리스 방식에서 게이트 제어신호 라인에 정전기가 인가되는 경우 파워 IC가 손상되는 것을 방지할 수 있는 표시장치를 제공한다.
본 발명의 실시예에 따른 표시장치는 표시패널, 게이트 구동부, 타이밍 제어부, 파워 IC, 및 정전기 보호회로를 포함한다. 상기 표시패널에는 게이트 라인들 및 데이터 라인들에 접속되는 화소들이 마련된다. 상기 게이트 구동부는 상기 게이트 라인들에 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙하는 게이트 신호들을 공급한다. 상기 타이밍 제어부는 상기 게이트 구동부의 구동 타이밍을 제어하기 위한 게이트 제어신호를 출력한다. 상기 파워 IC는 상기 게이트 구동부와 상기 타이밍 제어부 사이에 배치되며, 상기 게이트 제어신호의 전압 스윙폭을 변경한다. 상기 정전기 보호회로는 상기 게이트 구동부와 상기 파워 IC 사이에 배치되며, 상기 게이트 제어신호가 공급되는 게이트 제어신호 라인에 상기 게이트 하이 전압보다 큰 전압을 갖는 포지티브 정전기가 인가되는 경우, 상기 게이트 제어신호 라인을 방전한다.
본 발명의 실시예는 게이트 하이 전압보다 큰 전압을 갖는 포지티브 정전기가 게이트 제어신호 라인에 인가되는 경우 정전기 보호회로를 통해 게이트 제어신호 라인을 게이트 하이 전압으로 방전하고, 게이트 로우 전압보다 작은 전압을 갖는 네거티브 정전기가 인가되는 경우 정전기 보호회로를 통해 게이트 제어신호 라인을 게이트 로우 전압으로 충전할 수 있다. 그 결과, 본 발명의 실시예는 게이트 제어신호 라인에 인가된 정전기로 인해 게이트 제어신호 라인에 과전류가 흘러 클럭 라인에 접속된 파워 IC가 손상되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여주는 블록도.
도 2는 도 1의 화소를 보여주는 일 예시도면.
도 3은 도 1의 화소를 보여주는 또 다른 예시도면.
도 4는 도 1의 표시패널의 하부기판, 게이트 구동부, 소스 드라이브 IC들, 연성필름들, 연성 회로보드, 타이밍 제어부, 파워 IC, 및 정전기 보호회로를 보여주는 일 예시도면.
도 5는 본 발명의 제1 실시예에 따른 정전기 보호회로를 보여주는 회로도.
도 6a는 게이트 하이 전압보다 큰 정전기가 인가된 경우 정전기 방전 경로를 보여주는 회로도.
도 6b는 게이트 로우 전압보다 작은 정전기가 인가된 경우 정전기 방전 경로를 보여주는 회로도.
도 7a 및 도 7b는 정전기가 인가되지 않은 경우와 정전기가 인가된 경우 클럭 신호를 보여주는 파형도들.
도 8은 본 발명의 제2 실시예에 따른 정전기 보호회로를 보여주는 회로도.
도 9a는 게이트 하이 전압보다 큰 정전기가 인가된 경우 정전기 방전 경로를 보여주는 회로도.
도 9b는 게이트 로우 전압보다 작은 정전기가 인가된 경우 정전기 방전 경로를 보여주는 회로도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(10), 게이트 구동부(20), 데이터 구동부(30), 타이밍 제어부(40), 및 파워 집적회로(integrated circuit, 이하 "IC"라 칭함)를 포함한다.
본 발명의 실시예에 따른 표시장치는 게이트신호들을 게이트라인들(G1~Gn)에 순차적으로 공급하는 라인 순차 스캐닝으로 픽셀들에 데이터전압들을 공급하는 어떠한 표시장치도 포함될 수 있다. 예를 들어, 본 발명의 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display), 유기발광 표시장치(Organic Light Emitting Display), 전계 방출 표시장치(Field Emission Display), 전기영동 표시장치(Electrophoresis display) 중에 어느 하나로 구현될 수도 있다.
표시패널(10)은 상부기판과 하부기판을 포함한다. 하부기판에는 데이터라인들(D1~Dm, m은 2 이상의 양의 정수), 게이트라인들(G1~Gn, n은 2 이상의 양의 정수)이 형성된다. 또한, 하부기판에는 데이터라인들(D1~Dm)과 게이트라인들(G1~Gn)에 접속되는 화소(P)들을 포함하는 표시 영역(PA)이 형성된다. 화소(P)는 데이터라인들(D1~Dm) 중 어느 하나와 게이트라인들(G1~Gn) 중 어느 하나에 접속될 수 있다. 이로 인해, 화소(P)는 게이트라인에 게이트신호가 공급될때 데이터라인의 데이터전압을 공급받으며, 공급된 데이터전압에 따라 소정의 밝기로 발광한다.
표시장치가 액정표시장치로 구현되는 경우, 화소(P)들 각각은 도 2와 같이 트랜지스터(T), 화소전극(11), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 트랜지스터(T)는 제k(k는 1≤k≤n을 만족하는 양의 정수) 게이트라인(Gk)의 게이트신호에 응답하여 제j(j는 1≤j≤m을 만족하는 양의 정수) 데이터라인(Dj)의 데이터전압을 화소전극(11)에 공급한다. 이로 인해, 화소(P)들 각각은 화소전극(11)에 공급된 데이터전압과 공통전극(12)에 공급된 공통전압의 전위차에 의해 발생되는 전계에 의해 액정층(13)의 액정을 구동하여 백라이트 유닛으로부터 입사되는 빛의 투과량을 조정할 수 있다. 공통전극(12)은 공통전압라인(VcomL)으로부터 공통전압을 공급받으며, 백라이트 유닛은 표시패널(10)의 아래에 배치되어 표시패널(10)에 균일한 빛을 조사한다. 또한, 스토리지 커패시터(Cst)는 화소전극(11)과 공통전극(12) 사이에 마련되어 화소전극(11)과 공통전극(12) 간의 전압차를 일정하게 유지한다.
표시장치가 유기발광표시장치로 구현되는 경우, 화소(P)들 각각은 도 3과 같이 유기발광다이오드(OLED), 스캔 트랜지스터(ST), 구동 트랜지스터(DT), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 스캔 트랜지스터(ST)는 제k 게이트라인(Gk)의 게이트신호에 응답하여 제j 데이터라인(Dj)의 데이터전압을 구동 트랜지스터(DT)의 게이트전극에 공급한다. 구동 트랜지스터(DT)는 그의 게이트 전극에 공급되는 데이터전압에 따라 고전위전압라인(VDDL)으로부터 유기발광다이오드(OLED)로 흐르는 구동전류를 제어한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DT)와 저전위전압라인(VSSL) 사이에 마련되어, 구동전류에 따라 소정의 밝기로 발광한다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극의 전압을 일정하게 유지하기 위해, 구동 트랜지스터(DT)의 게이트 전극과 고전위전압라인(VDDL) 사이에 마련될 수 있다.
게이트 구동부(20)는 파워 IC(50)로부터 게이트 제어신호(GCS)를 입력받는다. 게이트 구동부(20)는 게이트 제어신호(GCS)에 따라 게이트신호들을 생성하여 게이트라인들(G1~Gn)에 공급한다. 게이트 구동부(20)는 게이트 드라이브 인 패널(gate driver in panel, GIP) 방식으로 비표시영역에 형성될 수 있으나, 이에 한정되지 않는다. 비표시영역은 표시영역(PA)의 주변부로 화상을 표시하지 않는 영역을 가리킨다. 도 1에서는 게이트 구동부(11)가 표시영역(DA)의 일 측에 마련된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 게이트 구동부(11)는 표시영역(DA)의 양 측에 마련될 수 있다.
데이터 구동부(30)는 데이터라인들(D1~Dm)에 접속된다. 데이터 구동부(30)는 타이밍 제어부(40)로부터 디지털 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 입력받고, 데이터 제어신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터전압들로 변환한다. 데이터 구동부(30)는 데이터전압들을 데이터라인들(D1~Dm)에 공급한다. 데이터 구동부(30)는 도 4와 같이 복수의 소스 드라이브 IC(31)들을 포함할 수 있다.
타이밍 제어부(40)는 외부의 시스템 보드(미도시)로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들(TS)을 입력받는다. 타이밍 신호들(TS)은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal), 및 도트 클럭(dot clock)을 포함할 수 있다. 타이밍 제어부(40)는 타이밍 신호에 기초하여 게이트 구동부(20)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GCS)와 데이터 구동부(30)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 발생한다.
게이트 제어신호(GCS)는 스타트 신호(start signal)와 클럭 신호들(clock signals)을 포함할 수 있다. 스타트 신호는 1 프레임 기간의 첫 번째 게이트신호의 출력 타이밍을 제어하기 위한 신호이다. 클럭 신호들은 순차적으로 지연되는 i 상을 갖는 신호들이다.
데이터 제어신호(DCS)는 소스 스타트 신호(source start signal), 소스 샘플링 클럭(source sampling clock), 소스 출력 인에이블 신호(source output enable signal), 극성제어신호(polarity control signal) 등을 포함한다. 소스 스타트 신호는 데이터 구동부(30)의 데이터 샘플링 시작 시점을 제어하기 위한 신호이다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(30)의 샘플링 동작을 제어하기 위한 클럭 신호이다. 극성제어신호는 데이터 구동부(30)로부터 출력되는 데이터 전압들의 극성을 L(L은 자연수) 수평기간 주기로 반전시키기 위한 신호이다. 소스 출력 인에이블 신호는 데이터 구동부(30)의 출력을 제어하기 위한 신호이다.
타이밍 제어부(40)는 디지털 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 데이터 구동부(30)에 공급한다. 타이밍 제어부(40)는 게이트 제어신호(GCS)를 파워 IC(50)에 공급한다.
파워 IC(50)는 데이터 구동부(30)의 소스 드라이브 IC(31)들의 구동에 필요한 구동 전압(VDD)을 생성하여 데이터 구동부(30)의 소스 드라이브 IC(31)들에 공급한다. 또한, 파워 IC(50)는 타이밍 제어부(40)로부터 게이트 제어신호(GCS)를 입력받고, 게이트 제어신호(GCS)의 스윙 폭을 게이트 로우 전압(VGL)부터 게이트 하이 전압(VGH)까지 변경하여 게이트 구동부(20)로 출력한다. 또한, 파워 IC(50)는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)을 게이트 구동부(20)로 출력한다. 게이트 하이 전압(VGH)은 표시패널(10)에 형성된 화소(P)들의 트랜지스터들을 턴-온시킬 수 있는 전압이고, 게이트 로우 전압(VGL)은 표시패널(10)에 형성된 화소(P)들의 트랜지스터들을 턴-오프시킬 수 있는 전압으로 설정될 수 있다.
도 4는 도 1의 표시패널의 하부기판, 게이트 구동부, 소스 드라이브 IC들, 소스 연성필름들, 인쇄회로보드, 타이밍 제어부, 파워 IC, 및 정전기 보호회로를 보여주는 일 예시도면이다. 도 4에서는 설명의 편의를 위해, 표시패널(10)의 하부기판(11)에 형성된 데이터라인들, 게이트라인들, 및 화소들을 생략하였다.
도 4를 참조하면, 게이트 구동부(20)는 게이트 드라이브 인 패널(gate driver in panel, GIP) 방식으로 비표시영역에 형성될 수 있으나, 이에 한정되지 않는다. 즉, 게이트 구동부(20)는 구동 칩(chip)으로 제작되어 게이트 연성필름 상에 실장되고, 게이트 연성필름들은 이방성 도전 필름(anisotropic conductive flim)을 이용하여 TAB(tape automated bonding) 방식으로 하부기판(14) 상에 부착될 수 있다.
소스 드라이브 IC(31)들 각각은 구동 칩으로 제작되어 소스 연성필름(70)상에 실장될 수 있다. 소스 연성필름(70)들 각각은 테이프 캐리어 패키지(tape carrier package) 또는 칩온 필름(chip on film)으로 구현될 수 있다. 칩온 필름은 폴리이미드(polyimide)와 같은 베이스 필름과 베이스 필름상에 마련된 복수의 도전성 리드선들을 포함할 수 있다. 소스 연성필름(70)들 각각은 휘어지거나 구부러질 수 있다. 소스 연성필름(70)들은 이방성 도전 필름을 이용하여 TAB 방식으로 하부기판(14) 상에 부착될 수 있다.
또한, 소스 연성필름(70)들은 인쇄회로보드(printed circuit board, 80)상에 부착될 수 있다. 인쇄회로보드(80)는 휘어지거나 구부러질 수 있는 연성 인쇄회로보드(flexible printed circuit board)로 구현될 수 있다.
타이밍 제어부(40)와 파워 IC(50) 각각은 구동 칩으로 제작되어 인쇄회로보드(80) 상에 실장될 수 있다. 타이밍 제어부(40)와 파워 IC(50)는 제1 스타트 신호 라인(STL1)과 제1 클럭 신호 라인들(CLS1)을 통해 연결될 수 있다. 파워 IC(50)는 제2 스타트 신호 라인(STL2)과 제2 클럭 신호 라인들(CLS2)을 통해 연결될 수 있다. 제1 스타트 신호 라인(STL1)과 제1 클럭 신호 라인들(CLS1)은 인쇄회로보드(80)에 형성된다. 이에 비해, 제2 스타트 신호 라인(STL2)과 제2 클럭 신호 라인들(CLS2)은 인쇄회로보드(80), 소스 연성필름(70), 및 하부기판(14)에 형성된다. 특히, 하부기판(14) 상에 형성된 제2 스타트 신호 라인(STL2)과 제2 클럭 신호 라인들(CLS2)은 비표시영역에 라인 온 글래스(line on glass)로 형성될 수 있다. 한편, 게이트 제어신호는 스타트 신호와 클럭 신호들을 포함하므로, 제1 및 제2 스타트 신호 라인들(STL1, STL2)와 제1 및 제2 클럭 신호 라인들(CLS1, CLS2)은 게이트 제어신호 라인으로 통칭될 수 있다.
타이밍 제어부(40)는 제1 스타트 신호 라인(STL1)을 통해 스타트 신호를 파워 IC(50)로 공급하고, 클럭 신호 라인들(CLS)을 통해 클럭 신호들을 파워 IC(50)로 공급한다. 타이밍 제어부(40)로부터 출력된 스타트 신호와 클럭 신호들은 0 내지 3.3V 사이에서 스윙한다. 그러므로, 파워 IC(50)는 제1 스타트 신호 라인(STL1)을 통해 공급되는 스타트 신호의 전압 스윙 폭을 표시패널에 형성된 화소(P)들의 트랜지스터들을 구동하기에 적합하도록 변경한다. 즉, 파워 IC(50)는 제1 스타트 신호 라인(STL1)을 통해 공급되는 스타트 신호의 전압 스윙 폭을 게이트 로우 전압부터 게이트 하이 전압까지로 변경한다. 또한, 파워 IC(50)는 제1 클럭 라인들(CLS1)을 통해 공급되는 클럭 신호들의 전압 스윙 폭을 표시패널에 형성된 화소(P)들의 트랜지스터들을 구동하기에 적합하도록 변경한다. 즉, 파워 IC(50)는 제1 클럭 라인들(CLS1)을 통해 공급되는 클럭 신호들의 전압 스윙 폭을 게이트 로우 전압부터 게이트 하이 전압까지로 변경한다.
파워 IC(50)는 제2 스타트 신호 라인(STL2)을 통해 게이트 로우 전압부터 게이트 하이 전압까지의 스윙 폭을 갖는 스타트 신호를 게이트 구동부(20)로 공급한다. 파워 IC(50)는 제2 클럭 라인들(CLS2)을 통해 게이트 로우 전압부터 게이트 하이 전압까지의 스윙 폭을 갖는 클럭 신호들을 게이트 구동부(20)로 공급한다. 또한, 파워 IC(50)는 게이트 하이 전압을 게이트 하이 전압 라인(VGHL)을 통해 게이트 구동부(20)로 공급하고, 게이트 로우 전압(VGL)을 게이트 로우 전압 라인(VGLL)을 통해 게이트 구동부(20)로 공급한다.
한편, 본 발명의 실시예에 따른 표시장치는 심미감을 높이기 위해 표시패널의 상면 테두리 영역을 덮는 상부 케이스(top case)를 제거한 보더리스(borderless) 방식으로 제조될 수 있다. 본 발명의 실시예에 따른 표시장치가 보더리스 방식으로 제조되는 경우, 상부 케이스를 제거함으로써 표시장치의 베젤 영역을 최소화할 수 있다. 표시장치의 베젤 영역은 표시장치의 테두리로서 화상을 표시하지 않고 커버 부재에 의해 덮이는 비표시영역에 해당한다.
하지만, 본 발명의 실시예에 따른 표시장치가 보더리스 방식으로 제조되는 경우, 상부 케이스 제거로 인해 표시패널의 상면 테두리 영역에 형성된 라인 온 글래스(line on glass)에 해당하는 제2 스타트 신호 라인(STL2)과 제2 클럭 라인들(CLS2)이 플라스틱 재질의 커버 부재만으로 가려지게 된다. 이로 인해, 제2 스타트 신호 라인(STL2)과 제2 클럭 라인들(CLS2)에 정전기가 유입될 확률이 높다. 제2 스타트 신호 라인(STL2)과 제2 클럭 라인들(CLS2)에 정전기가 유입되는 경우, 제2 스타트 신호 라인(STL2)과 제2 클럭 라인들(CLS2)에 접속된 파워 IC(50)가 정전기에 의해 손상될 수 있다.
본 발명의 실시예에 따른 표시장치는 제2 스타트 신호 라인(STL2)과 제2 클럭 라인들(CLS2)에 접속된 파워 IC(50)가 정전기에 의해 손상되는 것을 방지하기 위해 제2 스타트 신호 라인(STL2)과 제2 클럭 라인들(CLS2) 각각에 접속된 정전기 보호회로(60a/60b)를 포함한다. 정전기 보호회로(60a/60b)는 도 4와 같이 인쇄회로보드(80)와 제2 스타트 신호 라인(STL2)과 제2 클럭 라인들(CLS2)이 라인 온 글래스로 형성되는 LOG 영역(LA)에 형성될 수 있다. 도 4에서는 정전기 보호회로(60a/60b)가 정전기 보호 효과를 높이기 위해 인쇄회로보드(80)와 LOG 영역(LA) 모두에 형성된 것을 예시하였으나, 인쇄회로보드(80)와 LOG 영역(LA) 중 어느 한 곳에만 형성될 수도 있다. 한편, 베젤 축소로 인해 표시패널의 LOG 영역(LA) 확대에는 제약이 있는 반면에, 인쇄회로보드(80)는 LOG 영역(LA)보다 제약이 덜하기 때문에, 정전기 보호회로(60a)는 인쇄회로보드(80)에 형성되는 경우 LOG 영역(LA)에 형성할 때보다 넓은 면적에서 설계될 수 있는 장점이 있다.
정전기 보호회로(60a/60b)는 게이트 하이 전압보다 큰 전압을 갖는 포지티브 정전기가 제2 스타트 신호 라인(STL2)과 제2 클럭 라인들(CLS2) 각각에 인가되는 경우, 제2 스타트 신호 라인(STL2)과 제2 클럭 라인들(CLS2) 각각을 방전한다. 정전기 보호회로(60a/60b)는 게이트 로우 전압보다 작은 전압을 갖는 네거티브 정전기가 제2 스타트 신호 라인(STL2)과 제2 클럭 라인들(CLS2) 각각에 인가되는 경우, 제2 스타트 신호 라인(STL2)과 제2 클럭 라인들(CLS2) 각각을 충전한다. 정전기 보호회로(60a/60b)에 대한 자세한 설명은 도 5 및 도 8을 결부하여 후술한다.
도 5는 본 발명의 제1 실시예에 따른 정전기 보호회로를 보여주는 회로도이다. 도 5에는 게이트 하이 전압이 공급되는 게이트 하이 전압 라인(VGHL), 게이트 로우 전압이 공급되는 게이트 로우 전압 라인(VGLL), 및 그라운드 전압을 갖는 그라운드(GND)가 나타나 있다. 그라운드 전압은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이의 레벨을 갖는 전압이다. 제2 스타트 신호 라인(STL2), 제2 클럭 라인들(CLS2), 게이트 하이 전압 라인(VGHL), 및 게이트 로우 전압 라인(VGLL)은 도 4 및 도 5에 도시된 바와 같이 파워 IC(50)와 게이트 구동부(20)를 연결한다.
도 5를 참조하면, 파워 IC(50)는 클럭 라인(CL)을 통해 도 7a와 같이 게이트 로우 전압(VGL)과 게이트 하이 전압(VGH) 사이에서 스윙하는 클럭 신호(CLK)를 게이트 구동부(20)에 공급한다. 도 5에서 RCL은 클럭 라인(CL)의 저항을 나타낸다. 도 5에서는 설명의 편의를 위해 제2 클럭 라인들(CLS2) 중 어느 한 클럭 라인(CL)에 접속된 정전기 보호회로만을 도시하였다. 그러므로, 제2 스타트 신호 라인(STL2)과 제2 클럭 라인들(CLS2) 중 다른 클럭 라인들 각각에 접속된 정전기 보호 회로는 도 5에 도시된 바와 실질적으로 동일하다.
본 발명의 제1 실시예에 따른 정전기 보호회로(60a/60b)는 제1 및 제2 다이오드들(D1, D2)와 제1 및 제2 커패시터들(C1, C2)을 포함한다.
제1 다이오드(D1)의 애노드 전극은 클럭 라인(CL)에 접속되고, 캐소드 전극은 게이트 하이 전압 라인(VGHL)에 접속된다. 제2 다이오드(D2)의 애노드 전극은 게이트 로우 전압 라인(VGLL)에 접속되고, 캐소드 전극은 클럭 라인(CL)에 접속된다. 제1 커패시터(C1)는 게이트 하이 전압 라인(VGHL)과 그라운드(GND) 사이에 접속되며, 제2 커패시터(C2)는 게이트 로우 전압 라인(VGLL)과 그라운드(GND) 사이에 접속된다.
정전기 보호회로(60a/60b)는 도 7b와 같이 게이트 하이 전압(VGH)보다 큰 전압을 갖는 포지티브 정전기(ESD(+))가 클럭 라인(CL)에 인가되는 경우, 클럭 라인(CL)의 전압은 도 6a와 같이 클럭 라인(CL)으로부터 제1 다이오드(D1), 게이트 하이 전압 라인(VGHL) 및 제1 커패시터(C1)를 거쳐 그라운드(GND)로 방전된다. 제1 다이오드(D1)의 애노드 전극이 클럭 라인(CL)에 접속되고, 캐소드 전극이 게이트 하이 전압 라인(VGHL)에 접속되므로, 게이트 하이 전압(VGH)보다 큰 전압을 갖는 포지티브 정전기(ESD(+))가 클럭 라인(CL)에 인가되는 경우에 클럭 라인(CL)의 전압은 도 7b와 같이 게이트 하이 전압(VGH)으로 방전될 수 있다.
정전기 보호회로(60a/60b)는 게이트 로우 전압(VGL)보다 작은 전압을 갖는 네거티브 정전기(ESD(-))가 클럭 라인(CL)에 인가되는 경우, 클럭 라인(CL)의 전압은 도 6b와 같이 그라운드(GND)로부터 제2 커패시터(C2), 게이트 로우 전압 라인(VGLL) 및 제2 다이오드(D2)를 거쳐 클럭 라인(CL)으로 충전된다. 제2 다이오드(D2)의 애노드 전극이 게이트 로우 전압 라인(VGLL)에 접속되고, 캐소드 전극이 클럭 라인(CL)에 접속되므로, 게이트 로우 전압(VGL)보다 작은 전압을 갖는 네거티브 정전기(ESD(-))가 클럭 라인(CL)에 인가되는 경우에 클럭 라인(CL)의 전압은 도 7b와 같이 게이트 로우 전압(VGL)으로 충전될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 제1 실시예는 게이트 하이 전압(VGH)보다 큰 전압을 갖는 포지티브 정전기(ESD(+))가 게이트 제어신호 라인에 인가되는 경우 정전기 보호회로(60a/60b)를 통해 게이트 제어신호 라인을 게이트 하이 전압(VGH)으로 방전하고, 게이트 로우 전압(VGL)보다 작은 전압을 갖는 네거티브 정전기(ESD(-))가 인가되는 경우 정전기 보호회로(60a/60b)를 통해 게이트 제어신호 라인을 게이트 로우 전압(VGL)으로 충전한다. 따라서, 본 발명의 제1 실시예는 게이트 제어신호 라인에 인가된 정전기로 인해 게이트 제어신호 라인에 과전류가 흘러 클럭 라인(CL)에 접속된 파워 IC(50)가 손상되는 것을 방지할 수 있다. 게이트 제어신호 라인은 제2 스타트 신호 라인(STL2)과 제2 클럭 신호 라인들(CLS) 중 어느 하나일 수 있다.
도 8은 본 발명의 제2 실시예에 따른 정전기 보호회로를 보여주는 회로도이다. 도 8에는 게이트 하이 전압이 공급되는 게이트 하이 전압 라인(VGHL), 게이트 로우 전압이 공급되는 게이트 로우 전압 라인(VGLL), 및 그라운드 전압을 갖는 그라운드(GND)가 나타나 있다. 제2 스타트 신호 라인(STL2), 제2 클럭 라인들(CLS2), 게이트 하이 전압 라인(VGHL), 및 게이트 로우 전압 라인(VGLL)은 도 4 및 도 8에 도시된 바와 같이 파워 IC(50)와 게이트 구동부(20)를 연결한다.
도 8을 참조하면, 파워 IC(50)는 클럭 라인(CL)을 통해 도 7a와 같이 게이트 로우 전압(VGL)과 게이트 하이 전압(VGH) 사이에서 스윙하는 클럭 신호(CLK)를 게이트 구동부(20)에 공급한다. 도 8에서는 설명의 편의를 위해 제2 클럭 라인들(CLS2) 중 어느 한 클럭 라인(CL)에 접속된 정전기 보호회로만을 도시하였다. 그러므로, 제2 스타트 신호 라인(STL2)과 제2 클럭 라인들(CLS2) 중 다른 클럭 라인들 각각에 접속된 정전기 보호 회로는 도 8에 도시된 바와 실질적으로 동일하다.
본 발명의 제2 실시예에 따른 정전기 보호회로(60a/60b)는 제1 및 제2 다이오드들(D1, D2), 제1 및 제2 커패시터들(C1, C2), 및 제1 및 제2 트랜지스터들(T1, T2), 및 제1 내지 제4 저항들(R1, R2, R3, R4)을 포함한다.
제1 다이오드(D1)의 애노드 전극은 클럭 라인(CL)에 접속되고, 캐소드 전극은 게이트 하이 전압 라인(VGHL)에 접속된다. 제2 다이오드(D2)의 애노드 전극은 게이트 로우 전압 라인(VGLL)에 접속되고, 캐소드 전극은 클럭 라인(CL)에 접속된다. 제1 커패시터(C1)는 게이트 하이 전압 라인(VGHL)과 그라운드(GND) 사이에 접속되며, 제2 커패시터(C2)는 게이트 로우 전압 라인(VGLL)과 그라운드(GND) 사이에 접속된다.
제1 및 제2 저항들(R1, R2)은 게이트 하이 전압 라인(VGHL)과 그라운드(GND) 사이에 직렬로 연결된다. 제3 및 제4 저항들(R3, R4)은 게이트 게이트 로우 전압 라인(VGLL)과 그라운드(GND) 사이에 직렬로 연결된다.
제1 트랜지스터(T1)의 게이트 전극은 제1 및 제2 저항들(R1, R2) 사이의 제1 노드(N1)에 접속되고, 소스 전극은 그라운드(GND)에 접속되며, 드레인 전극은 게이트 하이 전압 라인(VGHL)에 접속된다.
제1 노드(N1)의 전압은 제1 저항(R1)에 의해 게이트 하이 전압(VGH)으로부터 강하된 전압이다. 게이트 하이 전압(VGH)보다 큰 전압을 갖는 정전기(ESD(+))가 클럭 라인(CL)에 인가되지 않는 경우 제1 트랜지스터(T1)의 문턱전압은 제1 노드(N1)의 전압과 그라운드 전압 간의 차 전압보다 크다. 이로 인해, 게이트 하이 전압보다 큰 전압을 갖는 정전기(ESD(+))가 클럭 라인(CL)에 인가되지 않는 경우 제1 트랜지스터(T1)는 턴-온되지 않으며, 그러므로 게이트 하이 전압 라인(VGHL)은 게이트 하이 전압(VGH)을 안정적으로 유지할 수 있다.
도 7b와 같이 게이트 하이 전압(VGH)보다 큰 전압을 갖는 정전기(ESD(+))가 클럭 라인(CL)에 인가되는 경우 도 9a와 같이 제1 다이오드(D1)를 통해 클럭 라인(CL)으로부터 게이트 하이 전압 라인(VGHL)으로 전류가 흐르므로, 게이트 하이 전압 라인(VGHL)은 게이트 하이 전압(VGH)보다 높은 레벨의 전압을 갖게 된다. 이로 인해, 제1 노드(N1)의 전압 역시 상승한다. 그러므로, 제1 트랜지스터(T1)의 문턱전압은 제1 노드(N1)의 전압과 그라운드 전압 간의 차 전압보다 작아진다. 그 결과, 게이트 하이 전압보다 큰 전압을 갖는 정전기(ESD(+))가 클럭 라인(CL)에 인가되는 경우 제1 트랜지스터(T1)는 턴-온된다. 따라서, 클럭 라인(CL)의 전압은 도 9a와 같이 클럭 라인(CL)으로부터 제1 다이오드(D1), 게이트 하이 전압 라인(VGHL) 및 제1 트랜지스터(T1)를 거쳐 그라운드(GND)로 방전된다.
결국, 본원발명의 제2 실시예는 게이트 하이 전압보다 큰 전압을 갖는 정전기(ESD(+))가 클럭 라인(CL)에 인가되는 경우 클럭 라인(CL)의 전압을 제1 트랜지스터(T1)를 거쳐 그라운드(GND)로 방전하므로, 제1 커패시터(C1)를 거쳐 그라운드(GND)로 방전하는 제1 실시예보다 빠르게 안정적으로 방전할 수 있다. 한편, 제1 트랜지스터(T1)는 게이트 하이 전압(VGH)보다 큰 전압을 갖는 정전기(ESD(+))가 클럭 라인(CL)에 인가되지 않는 경우 턴-오프되어야 하고, 게이트 하이 전압보다 큰 전압을 갖는 정전기(ESD(+))가 클럭 라인(CL)에 인가되는 경우 턴-온되어 게이트 하이 전압 라인(VGHL)으로부터 그라운드(GND)로 전류를 흘려야 하므로, N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성되는 것이 바람직하다.
제2 트랜지스터(T2)의 게이트 전극은 제3 및 제4 저항들(R3, R4) 사이의 제2 노드(N2)에 접속되고, 소스 전극은 그라운드(GND)에 접속되며, 드레인 전극은 게이트 로우 전압 라인(VGLL)에 접속된다.
제2 노드(N2)의 전압은 제3 저항(R3)에 의해 게이트 로우 전압(VGL)으로부터 강하된 전압이다. 게이트 로우 전압(VGL)보다 작은 전압을 갖는 네거티브 정전기(ESD(-))가 클럭 라인(CL)에 인가되지 않는 경우 제2 트랜지스터(T2)의 문턱전압은 제2 노드(N2)의 전압과 그라운드 전압 간의 차 전압보다 크다. 이로 인해, 게이트 로우 전압(VGL)보다 작은 전압을 갖는 네거티브 정전기(ESD(-))가 클럭 라인(CL)에 인가되지 않는 경우 제2 트랜지스터(T2)는 턴-온되지 않으며, 그러므로 게이트 로우 전압 라인(VGLL)은 게이트 로우 전압(VGL)을 안정적으로 유지할 수 있다.
도 7b와 같이 게이트 로우 전압(VGL)보다 작은 전압을 갖는 네거티브 정전기(ESD(-))가 클럭 라인(CL)에 인가되는 경우 도 9b와 같이 제2 다이오드(D2)를 통해 게이트 로우 전압 라인(VGLL)으로 전류가 흐르므로, 게이트 로우 전압 라인(VGLL)은 게이트 로우 전압(VGL)보다 낮은 레벨의 전압을 갖게 된다. 이로 인해, 제2 노드(N2)의 전압 역시 낮아진다. 그러므로, 제2 트랜지스터(T2)의 문턱전압은 제1 노드(N1)의 전압과 그라운드 전압 간의 차 전압보다 작아진다. 그 결과, 게이트 로우 전압(VGL)보다 작은 전압을 갖는 네거티브 정전기(ESD(-))가 클럭 라인(CL)에 인가되는 경우 제2 트랜지스터(T2)는 턴-온된다. 따라서, 클럭 라인(CL)의 전압은 도 9b와 같이 그라운드(GND)로부터 제2 커패시터(C2), 게이트 로우 전압 라인(VGLL) 및 제2 다이오드(D2)를 거쳐 클럭 라인(CL)으로 충전된다.
결국, 본원발명의 제2 실시예는 게이트 로우 전압(VGL)보다 작은 전압을 갖는 네거티브 정전기(ESD(-))가 클럭 라인(CL)에 인가되는 경우 그라운드 전압을 제2 트랜지스터(T2)를 거쳐 클럭 라인(CL)으로 충전하므로, 제2 커패시터(C2)를 거쳐 클럭 라인(CL)으로 충전하는 제1 실시예보다 빠르게 안정적으로 충전할 수 있다. 한편, 한편, 제2 트랜지스터(T2)는 게이트 로우 전압(VGL)보다 작은 전압을 갖는 정전기(ESD(-))가 클럭 라인(CL)에 인가되지 않는 경우 턴-오프되어야 하고, 게이트 로우 전압(VGL)보다 작은 전압을 갖는 네거티브 정전기(ESD(-))가 클럭 라인(CL)에 인가되는 경우 턴-온되어 그라운드(GND)로부터 게이트 로우 전압 라인(VGLL)으로 전류를 흘려야 하므로, P 타입 MOSFET으로 형성되는 것이 바람직하다.
이상에서 살펴본 바와 같이, 본 발명의 제2 실시예는 게이트 하이 전압(VGH)보다 큰 전압을 갖는 포지티브 정전기(ESD(+))가 게이트 제어신호 라인에 인가되는 경우 정전기 보호회로(60a/60b)를 통해 게이트 제어신호 라인을 게이트 하이 전압(VGH)으로 방전하고, 게이트 로우 전압(VGL)보다 작은 전압을 갖는 네거티브 정전기(ESD(-))가 인가되는 경우 정전기 보호회로(60a/60b)를 통해 게이트 제어신호 라인을 게이트 로우 전압(VGL)으로 충전한다. 따라서, 본 발명의 제2 실시예는 게이트 제어신호 라인에 인가된 정전기로 인해 게이트 제어신호 라인에 과전류가 흘러 클럭 라인(CL)에 접속된 파워 IC(50)가 손상되는 것을 방지할 수 있다. 게이트 제어신호 라인은 제2 스타트 신호 라인(STL2)과 제2 클럭 신호 라인들(CLS) 중 어느 하나일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 11: 화소전극
12: 공통전극 13: 액정층
14: 하부기판 20: 게이트 구동부
30: 데이터 구동부 31: 소스 드라이브 IC
40: 타이밍 제어부 50: 파워 IC
60a/60b: 정전기 보호회로 70: 소스 연성필름
80: 인쇄회로보드 D1: 제1 다이오드
D2: 제2 다이오드 C1: 제1 커패시터
C2: 제2 커패시터 R1: 제1 저항
R2: 제2 저항 R3: 제3 저항
R4: 제4 저항 T1: 제1 트랜지스터
T2: 제2 트랜지스터 CL: 클럭 라인
CLS1: 제1 클럭 라인들 CLS2: 제2 클럭 라인들
CLK: 클럭 신호 STL1: 제1 스타트 신호 라인
STL2: 제2 스타트 신호 라인 GCS: 게이트 제어신호
DCS: 데이터 제어신호

Claims (13)

  1. 게이트 라인들 및 데이터 라인들에 접속되는 화소들이 마련된 표시패널;
    상기 게이트 라인들에 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙하는 게이트 신호들을 공급하는 게이트 구동부;
    상기 게이트 구동부의 구동 타이밍을 제어하기 위한 게이트 제어신호를 출력하는 타이밍 제어부;
    상기 게이트 구동부와 상기 타이밍 제어부 사이에 배치되며, 상기 게이트 제어신호의 전압 스윙폭을 변경하는 파워 IC; 및
    상기 게이트 구동부와 상기 파워 IC 사이에 배치되며, 상기 게이트 제어신호가 공급되는 게이트 제어신호 라인에 상기 게이트 하이 전압보다 큰 전압을 갖는 포지티브 정전기가 인가되는 경우, 상기 게이트 제어신호 라인을 상기 게이트 하이 전압으로 방전하는 제1 정전기 보호회로를 포함하며,
    상기 제1 정전기 보호회로는,
    애노드 전극이 상기 게이트 제어신호 라인에 접속되고, 캐소드 전극이 상기 게이트 하이 전압이 공급되는 게이트 하이 전압 라인에 접속되는 제1 다이오드; 및
    상기 게이트 하이 전압 라인과 그라운드 전압을 갖는 그라운드 사이에 접속되는 제1 커패시터를 포함하는 표시장치.
  2. 제 1 항에 있어서,
    상기 게이트 제어 신호 라인에 상기 게이트 로우 전압보다 작은 전압을 갖는 네거티브 정전기가 인가되는 경우, 상기 게이트 제어 신호 라인을 충전하는 제2 정전기 보호회로를 더 포함하는 표시장치.
  3. 제 2 항에 있어서,
    상기 타이밍 제어부, 상기 파워 IC, 및 상기 제1 및 제2 정전기 보호회로는 상기 표시패널에 접속된 연성필름에 접속된 인쇄회로보드 상에 마련되는 표시장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 타이밍 제어부와 상기 파워 IC는 상기 표시패널에 접속된 연성필름에 접속된 인쇄회로보드 상에 마련되고, 상기 제1 및 제2 정전기 보호회로는 상기 화소들이 마련되는 상기 표시패널의 표시영역의 주변부에 해당하는 상기 표시패널의 비표시영역에 마련되는 표시장치.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제1 정전기 보호회로는,
    상기 게이트 하이 전압 라인과 상기 그라운드 사이에 직렬 연결된 제1 및 제2 저항들; 및
    게이트 전극이 상기 제1 및 제2 저항들 사이의 제1 노드에 접속되고, 소스 전극이 상기 그라운드에 접속되며, 드레인 전극이 상기 게이트 하이 전압 라인에 접속되는 제1 트랜지스터를 더 포함하는 표시장치.
  7. 제 6 항에 있어서,
    상기 제1 노드의 전압은 상기 게이트 하이 전압이 상기 제1 저항에 의해 전압 강하된 전압이며,
    상기 포지티브 정전기가 상기 게이트 제어신호 라인에 인가되지 않는 경우 상기 제1 트랜지스터의 문턱전압은 상기 제1 노드의 전압과 상기 그라운드 전압 간의 차 전압보다 크고,
    상기 포지티브 정전기가 상기 게이트 제어신호 라인에 인가되는 경우 상기 제1 트랜지스터의 문턱전압은 상기 제1 노드의 전압과 상기 그라운드 전압 간의 차 전압보다 작은 표시장치.
  8. 제 6 항에 있어서,
    상기 제1 트랜지스터는 N타입 MOSFET인 표시장치.
  9. 제 2 항에 있어서,
    상기 제2 정전기 보호회로는,
    애노드 전극이 상기 게이트 로우 전압이 공급되는 게이트 로우 전압 라인에 접속되고, 캐소드 전극이 상기 게이트 제어신호 라인에 접속되는 제2 다이오드; 및
    상기 게이트 로우 전압 라인과 그라운드 전압을 갖는 그라운드 사이에 접속되는 제2 커패시터를 포함하는 표시장치.
  10. 제 9 항에 있어서,
    상기 제2 정전기 보호회로는,
    상기 게이트 로우 전압 라인과 상기 그라운드 사이에 직렬 연결된 제3 및 제4 저항들; 및
    게이트 전극이 상기 제3 및 제4 저항들 사이의 제2 노드에 접속되고, 소스 전극이 상기 그라운드에 접속되며, 드레인 전극이 상기 게이트 로우 전압 라인에 접속되는 제2 트랜지스터를 더 포함하는 표시장치.
  11. 제 10 항에 있어서,
    상기 제2 노드의 전압은 상기 게이트 로우 전압이 상기 제3 저항에 의해 전압 강하된 전압이며,
    상기 네거티브 정전기가 상기 게이트 제어신호 라인에 인가되지 않는 경우 상기 제2 트랜지스터의 문턱전압은 상기 제2 노드의 전압과 상기 그라운드 전압 간의 차 전압보다 크고,
    상기 네거티브 정전기가 상기 게이트 제어신호 라인에 인가되는 경우 상기 제2 트랜지스터의 문턱전압은 상기 제2 노드의 전압과 상기 그라운드 전압 간의 차 전압보다 작은 표시장치.
  12. 제 10 항에 있어서,
    상기 제2 트랜지스터는 P 타입 MOSFET인 표시장치.
  13. 제 1 항에 있어서,
    상기 게이트 제어신호는 1 프레임 기간의 첫 번째 게이트신호의 출력 타이밍을 제어하기 위한 스타트 신호이거나 순차적으로 위상이 지연되는 클럭 신호들 중 어느 하나인 표시장치.
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