KR20070041355A - 반도체 집적 회로 장치 및 전자 장치 - Google Patents

반도체 집적 회로 장치 및 전자 장치 Download PDF

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KR20070041355A
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mis transistor
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미노루 이토
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

임의로 설정한 리크 전류 검출 배율이 전원 전압이나 온도나 제조 편차에 의존하지 않고, 또한 리크 전류의 검출이 용이한 리크 전류 검출 회로를 가진 반도체 집적 회로 장치 및 전자 장치가 개시된다. 반도체 집적 회로 장치(100)는 2개의 NchMIS 트랜지스터의 중간으로부터 안정된 전위 Vg2를 취출하고, 그 전위를 게이트 전위로 하는 NchMOS 트랜지스터 Tn5의 드레인 전류를, 커런트 미러 회로(112)를 이용하여 임의의 배율의 전류값으로 증폭하고, 게이트와 드레인을 접속한 NchMOS 트랜지스터 Tn2에 그 전류값을 흐르게 하여, 그 NchMOS 트랜지스터 Tn2의 드레인 전위 Vg1을 리크 전류 검출 NchMOS 트랜지스터 Tn1의 게이트에 인가한다.

Description

반도체 집적 회로 장치 및 전자 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND ELECTRONIC EQUIPMENT}
도 1은 본 발명의 실시예 1에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면,
도 2는 상기 실시예 1에 따른 반도체 집적 회로 장치의 컨트롤러의 회로 구성을 도시하는 도면,
도 3은 본 발명의 실시예 2에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면,
도 4는 본 발명의 실시예 3에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면,
도 5는 본 발명의 실시예 4에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면,
도 6은 본 발명의 실시예 5에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면,
도 7은 본 발명의 실시예 6에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면,
도 8은 본 발명의 실시예 7에 따른 반도체 집적 회로 장치의 구성을 도시하 는 도면,
도 9는 본 발명의 실시예 8에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면,
도 10은 본 발명의 실시예 9에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면,
도 11은 본 발명의 실시예 10에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면,
도 12는 본 발명의 실시예 11에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면,
도 13은 상기 실시예 11에 따른 반도체 집적 회로 장치의 컨트롤러의 회로 구성을 도시하는 도면,
도 14는 본 발명의 실시예 12에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면,
도 15는 본 발명의 실시예 13에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면,
도 16은 본 발명의 실시예 14에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면,
도 17은 본 발명의 실시예 15에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면,
도 18은 본 발명의 실시예 16에 따른 반도체 집적 회로 장치의 구성을 도시 하는 도면,
도 19는 본 발명의 실시예 17에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면,
도 20은 본 발명의 실시예 18에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면,
도 21은 본 발명의 실시예 19에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면,
도 22는 본 발명의 실시예 20에 따른 전자 장치의 구성을 도시하는 블록도,
도 23은 종래의 NchMOS 트랜지스터의 임계값 전압을 제어하는 반도체 집적 회로 장치의 구성을 도시하는 도면,
도 24는 종래의 반도체 집적 회로 장치의 Vg, Vb와 Ib의 관계를 도시하는 도면.
본 발명은 MIS(Metal Insulated Semiconductor) 트랜지스터의 임계값 전압을 제어하는 반도체 집적 회로 장치에 관한 것으로서, 특히 미세화된 MIS 트랜지스터에 대한 저 전원 전압 동작에 있어서의 기판 전압 제어가 가능한 반도체 집적 회로 장치 및 전자 장치에 관한 것이다.
근래, 반도체 집적 회로의 저소비 전력화의 유력한 방법으로서, 전원 전압을 낮추는 방법이 알려져 있다. 그러나, 전원 전압을 낮춤으로써 MIS 트랜지스터 또는 MOS(Metal Oxide Semiconductor) 트랜지스터의 임계값 전압 변동이 반도체 집적 회로의 동작 속도에 미치는 영향이 커지게 되었다.
이러한 문제에 대해서, 종래 임계값 전압의 편차를 작게 하는 회로 기술이 개발되어 있다. 예를 들면, 반도체 집적 회로에 실장된 리크 전류 검출 회로와 기판 전압 회로를 사용해서 이하의 동작을 행한다. 즉, 임계값 전압이 목표값보다 낮을 때에는 리크 전류가 목표값보다 증가하므로 검출된 리크 전류가 설정값보다 커진다. 그 결과, 기판 전압 회로가 작동해서 기판 전압을 보다 낮춰서 임계값 전압은 높게 수정된다. 반대로, 임계값 전압이 목표값보다 높을 때에는 리크 전류가 목표값보다 낮아지기 때문에 검출한 리크 전류가 설정값보다 작아진다. 그 결과, 기판 전압 회로가 기판 전압을 보다 상승시켜서 임계값 전압은 낮게 수정된다. 예를 들면, 문헌1 "Kobayashi, T. and Sakurai, T., "Self-Adjusting Threshold-Voltage Scheme (SATS) for Low-Voltage High-Speed Operation." Proc. IEEE 1994 CICC, pp271-274, May 1994" 참조.
또한, 도 23에 도시하는 바와 같이 리크 전류 검출 회로의 회로 구성으로서, 게이트를 모두 제 1 전류원 Mgp에 접속한 2개의 NchMOS 트랜지스터 M1n과 M2n을 직렬로 연결하고, M1n의 드레인 전위 Vbn을 리크 전류 검출 NchMOS 트랜지스터 MLn의 게이 트에 인가한다. 그리고, 이 2개의 NchMOS 트랜지스터 M1n과 M2n을 서브 임계 영역에서 동작시켜, 리크 전류 검출용 NchMOS 트랜지스터 MLn의 입력 전위 Vbn을 발생시키도록 하고 있으므로, 리크 전류 검출 배율은 전원 전압이나 온도에 의존하지 않는다(문헌2 : 일본국 특허 공개 평성 제9-130232호 공보 참조).
그렇지만, 이와 같은 종래의 반도체 집적 회로 장치에 있어서는 이하와 같은 3개의 과제가 존재한다.
제 1 과제는, 리크 전류 검출 NchMOS 트랜지스터 MLn에서 검출하는 리크 전류가 대략 수㎀부터 수십㎀로 매우 미소하기 때문에 MOS 트랜지스터에 있어서의 프로세스 상의 결함에 의한 미소 리크 전류의 영향, MOS 트랜지스터의 사이즈의 증대 등에 의해, 안정된 미소 전류를 흐르게 하는 정전류원을 실현하는 것이 매우 곤란하다는 점 및 리크 전류 검출 NchMOS 트랜지스터 MLn의 드레인 전위의 변화가 느린 것에 의한 기판 전압 제어 동작의 응답 지연에 의해서, 기판 전압의 변동이 발생한다는 점이다.
제 2 과제는, 문헌1 및 문헌2에서는 리크 전류 검출 회로가 항상 동작하도록 하고 있기 때문에, 이 리크 전류 검출 회로에 있어서 항상 전력을 소비해 버린다는 점이다.
또한, 근래에 전원 전압을 동작 스피드에 따라 변화시키는 방향으로 향하고 있어서, 제 3 과제는 변화되는 시스템 클럭 주파수 또는 전원 전압에 적합한 임계값 전압을 어떻게 설정하는지가 큰 문제로 되고 있다.
본 발명의 목적은 임의로 설정한 리크 전류 검출 배율이 전원 전압이나 온도나 제조 편차에 의존하지 않고, 또한 리크 전류의 검출이 용이하고, 기판 전압 제어에 대한 응답이 빠른 리크 전류 검출 회로를 가진 반도체 집적 회로 장치 및 전자 장치를 제공하는 것이다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것으로서, 그 제 1 측면은 기준 전위 발생 회로와, 상기 기준 전위 발생 회로의 출력 전위를 게이트 전위로 하는 MIS 트랜지스터의 드레인 전류를 임의의 배율의 전류값으로 증폭 또는 감폭(減幅)하는 커런트 미러 회로와, 상기 커런트 미러 회로의 출력 전위를 게이트 전위로 하는 MIS 트랜지스터로 이루어지는 리크 전류 검출 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치이다.
또, 본 발명의 제 2 측면은 기준 전위 발생 회로와, 상기 기준 전위 발생 회로의 출력 전위를 임의의 배율의 전위로 증폭 또는 감폭하는 전압 증폭 회로와, 상기 전압 증폭 회로에 의해 증폭된 전위를 게이트 전위로 하는 MIS 트랜지스터로 이루어지는 리크 전류 검출 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치이다.
또, 본 발명의 제 3 측면은 소스가 제 1 전원에 접속된 제 1 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인에 접속되고, 드레인이 제 1 전류원에 접속되며, 게이트가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 게이트 및 상기 제 1 전류원에 접속된 제 2 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 전원에 접속되고, 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인 전위를 게이트 전위로 하는 제 3 의 제 1 도전형 MIS 트랜지스터의 드레인 전류를 임의의 배율의 전류값으로 증폭 또는 감폭하는 커런트 미러 회로를 구비하되, 상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터의 게이트 전위와 상기 제 1 전원의 전위의 차의 절대값이 상기 제 1 및 제 2 의 제 1 도전형 MIS 트랜지스터의 임계값 전압과 같거나 작게 되도록 해서, 상기 제 1 및 제 2 의 제 1 도전형 MIS 트랜지스터가 서브 임계 영역에서 동작하도록 하는 것을 특징으로 하는 반도체 집적 회로 장치이다.
또, 본 발명의 제 4 측면은 소스가 제 1 전원에 접속된 제 1 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인에 접속되고, 드레인이 제 1 전류원에 접속되며, 게이트가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 게이트 및 상기 제 1 전류원에 접속된 제 2 의 제 1 도전형 MIS 트랜지스터와, 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인 전위를 임의의 배율의 전위로 증폭 또는 감폭하는 전압 증폭 회로를 구비하되, 상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터의 게이트 전위와 상기 제 1 전원의 전위의 차의 절대값이 상기 제 1 및 제 2 의 제 1 도전형 MIS 트랜지스터의 임계값 전압과 같거나 작게 되도록 해서, 상기 제 1 및 제 2 의 제 1 도전형 MIS 트랜지스터가 서브 임계 영역에서 동작하도록 하는 것을 특징으로 하는 반도체 집적 회로 장치이다.
또, 본 발명의 제 5 측면은 소스가 제 1 전원에 접속된 제 1 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인에 접속되고, 드레인이 제 1 전류원에 접속된 제 2 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 전원에 접속되고, 게이트와 드레인이 공통으로 해서 상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터 각각의 게이트 및 제 2 전류원에 접속된 제 4 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 전원에 접속되고, 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인 전위를 게이트 전위로 하는 제 3 의 제 1 도전형 MIS 트랜지스터의 드레인 전류를 임의의 배율의 전류값으로 증폭 또는 감폭하는 커런트 미러 회로를 구비하되, 상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터와 상기 제 4 의 제 1 도전형 MIS 트랜지스터의 게이트 전위와 상기 제 1 전원의 전위의 차의 절대값이 상기 제 1, 제 2 및 제 4 의 제 1 도전형 MIS 트랜지스터의 임계값 전압과 같거나 작게 되도록 해서, 상기 제 1, 제 2 및 제 4 의 제 1 도전형 MIS 트랜지스터가 서브 임계 영역에서 동작하도록 하는 것을 특징으로 하는 반도체 집적 회로 장치이다.
또, 본 발명의 제 6 측면은 소스가 제 1 전원에 접속된 제 1 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인에 접속되고, 드레인이 제 1 전류원에 접속된 제 2 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 전원에 접속되고, 게이트와 드레인이 공통으로 해서 상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터 각각의 게이트 및 제 2 전류원에 접속된 제 4 의 제 1 도전형 MIS 트랜지스터와, 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인 전위를 임의의 배율의 전위로 증폭 또는 감폭하는 전압 증폭 회로를 구비하되, 상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터와 상기 제 4 제 1 도전형 MIS 트랜지스터의 게이트 전위와 상기 제 1 전원의 전위의 차의 절대값이 상기 제 1, 제 2 및 제 4 의 제 1 도전형 MIS 트랜지스터의 임계값 전압과 같거나 작게 되도록 해서, 상기 제 1, 제 2 및 제 4 의 제 1 도전형 MIS 트랜지스터가 서브 임계 영역에서 동작하도록 하는 것을 특징으로 하는 반도체 집적 회로 장치이다.
또, 본 발명의 제 7 측면은 반도체 기판 상에 복수의 MIS 트랜지스터를 갖는 내부 회로와, 상기 내부 회로에 기판 전압을 공급하여 해당 내부 회로의 MIS 트랜지스터의 임계값 전압을 제어하는 기판 전압 제어 블록과, 기준 전위 발생 회로와, 상기 기준 전위 발생 회로의 출력 전위를 게이트 전위로 하는 MIS 트랜지스터의 드레인 전류를 임의의 배율의 전류값으로 증폭 또는 감폭하는 커런트 미러 회로와, 상기 기판 전압은 상기 기판 전압 제어 블록에 의해 공급되며, 상기 커런트 미러 회로의 출력 전위를 게이트 전위로 하는 MIS 트랜지스터로 이루어지는 리크 전류 검출 회로를 구비하되, 상기 리크 전류 검출 회로의 출력 신호를 상기 기판 전압 제어 블록에 입력함으로써 임계값 전압을 제어하는 것을 특징으로 하는 반도체 집적 회로 장치이다.
또, 본 발명의 제 8 측면은 반도체 기판 상에 복수의 MIS 트랜지스터를 갖는 내부 회로와, 상기 내부 회로에 기판 전압을 공급하여 해당 내부 회로의 MIS 트랜지스터의 임계값 전압을 제어하는 기판 전압 제어 블록과, 기준 전위 발생 회로와, 상기 기준 전위 발생 회로의 출력 전위를 임의의 배율의 전위로 증폭 또는 감폭하는 전압 증폭 회로와, 상기 기판 전압은 상기 기판 전압 제어 블록에 의해 공급되며, 상기 전압 증폭 회로에 의해 증폭 또는 감폭된 전위를 게이트 전위로 하는 MIS 트랜지스터로 이루어지는 리크 전류 검출 회로를 구비하고, 상기 리크 전류 검출 회로의 출력 신호를 상기 기판 전압 제어 블록에 입력함으로써 임계값 전압을 제어하는 것을 특징으로 하는 반도체 집적 회로 장치이다.
또, 본 발명의 제 9 측면은 반도체 기판 상에 복수의 MIS 트랜지스터를 갖는 내부 회로와, 상기 내부 회로에 기판 전압을 공급하여 해당 내부 회로의 제 1 도전형 MIS 트랜지스터의 임계값 전압을 제어하는 기판 전압 제어 블록과, 소스가 제 1 전원에 접속된 제 1 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인에 접속되고, 드레인이 제 1 전류원에 접속되며, 게이트가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 게이트 및 상기 제 1 전류원에 접속된 제 2 의 제 1 도전형 MIS 트랜지스터에 의해 구성되고, 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인으로부터 안정된 기준 전위를 발생하는 기준 전위 발생 회로와, 소스가 상기 제 1 전원에 접속되고, 상기 기준 전위를 게이트 전위로 하는 제 3 의 제 1 도전형 MIS 트랜지스터의 드레인 전류를 임의의 배율의 전류값으로 증폭 또는 감폭하는 커런트 미러 회로와, 게이트와 드레인을 접속하여, 상기 커런트 미러 회로에 의해 증폭된 전류값을 흘리는 제 5 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 전원에 접속되고, 드레인이 제 3 전류원에 접속되며, 게이트에는 상기 제 5 의 제 1 도전형 MIS 트랜지스터의 드레인 전위를 인가하 고, 기판 전압이 상기 기판 전압 제어 블록에 의해 제어되는 리크 전류 검출용 제 1 도전형 MIS 트랜지스터를 구비하되, 상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터의 게이트 전위와 상기 제 1 전원의 전위의 차의 절대값이 상기 제 1 및 제 2 의 제 1 도전형 MIS 트랜지스터의 임계값 전압과 같거나 작게 되도록 해서 상기 제 1 및 제 2 의 제 1 도전형 MIS 트랜지스터가 서브 임계 영역에서 동작하도록 하며, 상기 리크 전류 검출용 제 1 도전형 MIS 트랜지스터의 드레인 전위 변동에 근거하는 신호를 상기 기판 전압 제어 블록에 입력함으로써 임계값 전압을 제어하는 것을 특징으로 하는 반도체 집적 회로 장치이다.
또, 본 발명의 제 10 측면은 반도체 기판 상에 복수의 MIS 트랜지스터를 갖는 내부 회로와, 상기 내부 회로에 기판 전압을 공급하여 해당 내부 회로의 제 1 도전형 MIS 트랜지스터의 임계값 전압을 제어하는 기판 전압 제어 블록과, 소스가 제 1 전원에 접속된 제 1 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인에 접속되고, 드레인이 제 1 전류원에 접속되며, 게이트가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 게이트 및 상기 제 1 전류원에 접속된 제 2 의 제 1 도전형 MIS 트랜지스터에 의해 구성되고, 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인으로부터 안정된 기준 전위를 발생하는 기준 전위 발생 회로와, 상기 기준 전위를 임의의 배율의 전위에 증폭 또는 감폭하는 전압 증폭 회로와, 소스가 상기 제 1 전원에 접속되고, 드레인이 제 3 전류원에 접속되며, 게이트에는 상기 전압 증폭 회로에 의해 증폭한 전위를 인가하여, 기판 전 압이 상기 기판 전압 제어 블록에 의해 제어되는 리크 전류 검출용 제 1 도전형 MIS 트랜지스터를 구비하되, 상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터의 게이트 전위와 상기 제 1 전원의 전위의 차의 절대값이 상기 제 1 및 제 2 의 제 1 도전형 MIS 트랜지스터의 임계값 전압과 같거나 작게 되도록 해서, 상기 제 1 및 제 2 의 제 1 도전형 MIS 트랜지스터가 서브 임계 영역에서 동작하도록 하고, 상기 리크 전류 검출용 제 1 도전형 MIS 트랜지스터의 드레인 전위 변동에 근거하는 신호를 상기 기판 전압 제어 블록에 입력함으로써 임계값 전압을 제어하는 것을 특징으로 하는 반도체 집적 회로 장치이다.
또, 본 발명의 제 11 측면은 반도체 기판 상에 복수의 MIS 트랜지스터를 갖는 내부 회로와, 상기 내부 회로에 기판 전압을 공급하여 해당 내부 회로의 제 1 도전형 MIS 트랜지스터의 임계값 전압을 제어하는 기판 전압 제어 블록과, 소스가 제 1 전원에 접속된 제 1 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인에 접속되고, 드레인이 제 1 전류원에 접속된 제 2 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 전원에 접속되고, 게이트와 드레인이 공통으로 해서 상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터 각각의 게이트 및 제 2 전류원에 접속된 제 4 의 제 1 도전형 MIS 트랜지스터로 구성되어, 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인으로부터 안정된 기준 전위를 발생하는 기준 전위 발생 회로와, 소스가 상기 제 1 전원에 접속되고, 상기 기준 전위를 게이트 전위로 하는 제 3 의 제 1 도전형 MIS 트랜지스터의 드레인 전류를 임의의 배율의 전류값으로 증폭 또는 감폭 하는 커런트 미러 회로와, 게이트와 드레인을 접속해서 상기 커런트 미러 회로에 의해 증폭된 전류값을 흘리는 제 5 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 전원에 접속되고, 드레인이 제 3 전류원에 접속되며, 게이트에는 상기 제 5 의 제 1 도전형 MIS 트랜지스터의 드레인 전위를 인가하여, 기판 전압이 상기 기판 전압 제어 블록에 의해 제어되는 리크 전류 검출용 제 1 도전형 MIS 트랜지스터를 구비하되, 상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터와 상기 제 4 의 제 1 도전형 MIS 트랜지스터의 게이트 전위와 상기 제 1 전원의 전위의 차의 절대값이 상기 제 1, 제 2 및 제 4 의 제 1 도전형 MIS 트랜지스터의 임계값 전압과 같거나 작게 되도록 해서 상기 제 1, 제 2 및 제 4 의 제 1 도전형 MIS 트랜지스터가 서브 임계 영역에서 동작하도록 하며, 상기 리크 전류 검출용 제 1 도전형 MIS 트랜지스터의 드레인 전위 변동에 근거하는 신호를 상기 기판 전압 제어 블록에 입력함으로써 임계값 전압을 제어하는 것을 특징으로 하는 반도체 집적 회로 장치이다.
또, 본 발명의 제 12 측면은 반도체 기판 상에 복수의 MIS 트랜지스터를 갖는 내부 회로와, 상기 내부 회로에 기판 전압을 공급하여 해당 내부 회로의 제 1 도전형 MIS 트랜지스터의 임계값 전압을 제어하는 기판 전압 제어 블록과, 소스가 제 1 전원에 접속된 제 1 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인에 접속되고, 드레인이 제 1 전류원에 접속된 제 2 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 전원에 접속되어, 게이트와 드레인이 공통으로 해서 상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터 각각의 게이트 및 제 2 전류원에 접속된 제 4 의 제 1 도전형 MIS 트랜지스터로 구성되되, 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인으로부터 안정한 기준 전위를 발생하는 기준 전위 발생 회로와, 상기 기준 전위를 임의의 배율의 전위에 증폭 또는 감폭하는 전압 증폭 회로와, 소스가 상기 제 1 전원에 접속되고, 드레인이 제 3 전류원에 접속되며, 게이트에는 상기 전압 증폭 회로에 의해 증폭된 전위를 인가하며, 기판 전압이 상기 기판 전압 제어 블록에 의해 제어되는 리크 전류 검출용 제 1 도전형 MIS 트랜지스터를 구비하되, 상기 제 1 의 제 1 도전형 MIS 트랜지스터와, 상기 제 2 의 제 1 도전형 MIS 트랜지스터와, 상기 제 4 의 제 1 도전형 MIS 트랜지스터의 게이트 전위와 상기 제 1 전원의 전위의 차의 절대값이 상기 제 1, 제 2 및 제 4 의 제 1 도전형 MIS 트랜지스터의 임계값 전압과 같거나 작게 되도록 해서 상기 제 1, 제 2 및 제 4 의 제 1 도전형 MIS 트랜지스터가 서브 임계 영역에서 동작하도록 하며, 상기 리크 전류 검출용 제 1 도전형 MIS 트랜지스터의 드레인 전위 변동에 근거하는 신호를 상기 기판 전압 제어 블록에 입력함으로써 임계값 전압을 제어하는 것을 특징으로 하는 반도체 집적 회로 장치이다.
또한, 본 발명의 제 13 측면은 전원 장치와 임계값 전압 제어 기능을 갖는 반도체 집적 회로 장치를 구비하는 전자 장치로서, 상기 반도체 집적 회로는 청구항 7항에 기재된 반도체 집적 회로 장치에 의해 구성되는 것을 특징으로 하는 전자 장치이다.
본 발명의 그 밖의 목적과 특징은 예시로서 도시된 첨부된 도면을 참조로 이 하의 상세한 설명에 의해서 명확하게 될 것이다.
[발명을 실시하기 위한 최량의 형태]
이하, MIS 트랜지스터의 대표예인 MOS 트랜지스터를 이용한 본 발명의 실시예에 대해서 도면을 참조하여 상세하게 설명한다.
(원리 설명)
우선, 본 발명의 기본 원리에 대해서 설명한다.
본 발명의 트랜지스터의 임계값 전압을 제어하는 반도체 집적 회로 장치는 리크 전류 검출 블록과 기판 전압 제어 블록과 내부 회로에 의해 구성되고, 상기 리크 전류 검출 블록은 이하의 회로 구성을 취한다. 우선, 제 1 과제를 해결하기 위해서, 소스가 저전위측 전원 전압 VSS에 접속되고, 드레인이 정전류원에 접속되며, 기판 전압이 기판 전압 제어 블록이 발생시키는 전압에 의해 제어되는 리크 전류 검출용 NchMOS 트랜지스터 Tn1을 형성한다. 다음으로, NchMOS 트랜지스터 Tn6과 NchMOS 트랜지스터 Tn7을 직렬로 접속하고, NchMOS 트랜지스터 Tn6의 소스를 저전위측 전원 전압 VSS에 접속하며, NchMOS 트랜지스터 Tn7의 드레인을 별도의 정전류원에 접속하고, 상기 직렬로 접속된 2개의 NchMOS 트랜지스터 Tn6과 Tn7 각각의 게이트를 공통으로 해서 NchMOS 트랜지스터 Tn7의 드레인에 접속하며, 상기 2개의 NchMOS 트랜지스터의 중간으로부터 안정된 전위 Vg2를 취출하고, 그 전위 Vg2를 게이트 전위로 하는 NchMOS 트랜지스터 Tn5의 드레인 전류를 커런트 미러 회로를 이용하여 임의의 배율의 전류값으로 증폭하고, 게이트와 드레인을 접속한 NchMOS 트랜지스터 Tn2에 그 전류값을 흐르게 하고, 그 트랜지스터의 드레인 전위 Vg1을 상기 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 게이트에 인가하는 구성을 취한다.
다른 회로 구성으로서, 커런트 미러 회로 대신에 OP 앰프에 의한 전압 증폭 회로를 이용하는 것에 의해서도, 전위 Vg2로부터 임의의 배율로 증폭한 Vg1을 얻을 수 있다.
또, 다른 기준 전압 발생 회로 구성으로서, 별도의 정전류원에 게이트와 드레인을 접속하고, 소스를 저전위측 전원 전압 VSS에 접속한 NchMOS 트랜지스터 Tn8의 드레인 전압을, 기준 전위를 발생시키는 NchMOS 트랜지스터 Tn6과 Tn7의 게이트 전위 Vg3에 인가하는 구성을 취한다.
또, 다른 리크 전류 검출 회로 구성으로서, 상기한 바와 같이 회로 접속된 리크 전류 검출용 NchMOS 트랜지스터 Tn1 대신에, 드레인이 고전위측 전원 전압 VDD에 접속되고, 소스가 정전류원에 접속되며, 기판 전압이 기판 전압 제어 블록에 의 해 제어되는 리크 전류 검출용 NchMOS 트랜지스터 Tn21에 의해 구성된 소스 폴로워 회로를 이용하여 상기 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 소스 전위를 비교기에 의해서, 기준 전위인 저전위측 전원 전압 VSS와 전위 비교를 행하는 것에 의해서도, 마찬가지로 리크 전류를 검출할 수 있다.
또, 상기 소스 전위 및 기준 전위가 되는 저전위측 전원 전압 VSS와, 비교기의 입력 IN1, IN2 사이에 스위치를 삽입하고, 비교기의 DC 오프셋을 제거한 회로 구성에서도, 마찬가지로 정밀도가 높은 리크 전류를 검출할 수 있다.
또, 다른 리크 전류 검출 회로 구성으로서, 소스가 저전위측 전원 전압 VSS에 접속되고, 게이트와 드레인이 접속되고, 또한 정전류원에 접속되고, 기판 전압이 기판 전압 제어 블록에 의해 제어되는 리크 전류 검출용 NchMOS 트랜지스터 Tn31의 드레인 전위와 상기 커런트 미러 회로 또는 OP 앰프에 의한 전압 증폭기의 출력을 비교기에 의해서 전위 비교를 행하는 것에 의해서도, 마찬가지로 리크 전류를 검출할 수 있다.
또, 상기 드레인 전위 및 상기 커런트 미러 회로 또는 OP 앰프에 의한 전압 증폭기의 출력과, 비교기의 입력 IN1, IN2 사이에 스위치를 삽입하고, 비교기의 DC 오프셋을 없앤 회로 구성에서도, 마찬가지로 정밀도가 높은 리크 전류를 검출할 수 있다.
이상의 회로 구성에 의해, 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 검출 전류값을 임의의 배율로 증가시킬 수 있기 때문에, 리크 전류의 검출 및 목표 전류값과의 비교, 판정이 매우 용이하게 되고, 또 기판 전압 제어에 대한 응답을 빠르게 할 수 있기 때문에 기판 전압의 변동이 억제된다.
또, 제 2 과제를 해결하기 위해서, 리크 전류 검출 회로의 정전류원을 구성하고 있는 회로에 제어 신호를 이용하여 정전류원을 온, 오프함으로써 리크 전류 검출 회로가 동작하지 않을 때의 소비 전력을 낮게 억제하는 것이 가능하게 된다.
또, 제 3 과제를 해결하기 위해서, 커런트 미러 회로의 전류 증폭율 및 OP 앰프에 의한 전압 증폭 회로의 전압 증폭율을, 시스템 클럭 주파수 또는 전원 전압값에 따라서 가변할 수 있도록 함으로써, 변화하는 시스템 클럭 주파수 또는 전원 전압에 따라서 임계값 전압을 임의로 변화시키는 것이 가능하게 된다.
또, CMOS(Complementary Metal Oxide Semiconductor) 회로에 있어서, NchMOS 트랜지스터와 PchMOS 트랜지스터 각각에 임계값 전압 제어 회로 장치를 구비시킴으로써 집적 회로 전체의 고속화와 저소비 전력화를 도모하는 것이 가능하게 된다.
(실시예 1)
도 1은 상기 기본적인 생각에 근거하는 본 발명의 실시예 1에 따른 트랜지스터의 임계값 전압을 제어하는 반도체 집적 회로 장치의 구성을 도시하는 도면이다. 본 실시예는 NchMOS 트랜지스터의 리크 전류 검출 블록과 기판 전압 제어 블록과 내부 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다.
도 1에 있어서, 반도체 집적 회로 장치(100)는 NchMOS 트랜지스터의 리크 전 류 검출 블록(110)과, 기판 전압 제어를 행하는 기판 전압 제어 블록(120)과, 반도체 기판 상에 복수의 MOS 트랜지스터를 갖는 내부 회로(130)를 구비하고, 반도체 집적 회로 장치(100)는 내부 회로(130)를 등가적으로 나타낸 NchMOS 트랜지스터 Tn(LSI)에 대해서 리크 전류 검출용으로 드레인이 정전류원에 접속된 리크 전류 검출용 NchMOS 트랜지스터 Tn1을 이용하는 기본 구성을 취한다.
리크 전류 검출 블록(110)은 기준 전압 발생 회로(111)와, 커런트 미러 회로(112)와, 리크 전류 검출 회로(113)를 구비해서 구성된다. 리크 전류 검출 블록(110)은 커런트 미러 회로(112)를 이용하여, 리크 전류 검출 회로(113)의 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 리크 전류값을 임의로 증폭하여 리크 전류의 검출, 판정을 용이하게 한다. 또, 기판 전압 제어에 대한 응답을 빠르게 할 수 있기 때문에 기판 전압의 변동이 억제된다. 또, 리크 전류 검출 회로(113)가 동작하지 않을 때, 리크 전류 검출 회로(113)에 관통 전류가 흐르지 않도록 구성되어 있다.
[기준 전압 발생 회로(111)의 회로 구성]
기준 전압 발생 회로(111)는 기판 전압 제어 블록(120)으로부터의 제어 신호 N을 게이트에서 받는 NchMOS 트랜지스터 Tn9, NchMOS 트랜지스터 Tn9의 드레인에 접속된 PchMOS 트랜지스터 Tp9, NchMOS 트랜지스터 Tn9의 드레인이 게이트에 접속된 PchMOS 트랜지스터 Tp6, 및 PchMOS 트랜지스터 Tp6과 직렬로 접속된 NchMOS 트랜지스터 Tn7 및 NchMOS 트랜지스터 Tn6으로 구성된다.
또 기능적으로 봤을 때, 기준 전압 발생 회로(111)는 리크 전류 검출 회로(113)의 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 게이트 전위 Vg1을 생성하기 위한 전위를 발생하는 전압 발생부(111a)를 구성하는 NchMOS 트랜지스터 Tn6 및 NchMOS 트랜지스터 Tn7과, 이 NchMOS 트랜지스터 Tn6 및 NchMOS 트랜지스터 Tn7에 정전류를 공급하는 정전류원(111b)을 구성하는 NchMOS 트랜지스터 Tn9, PchMOS 트랜지스터 Tp9, PchMOS 트랜지스터 Tp6 및 리크 전류 검출 회로(113)의 PchMOS 트랜지스터 Tp1로 이루어진다.
기준 전압 발생 회로(111)의 전압 발생부(111a)는 NchMOS 트랜지스터 Tn6과 NchMOS 트랜지스터 Tn7을 직렬로 접속하고, NchMOS 트랜지스터 Tn6의 소스를 저전위측 전원 전압 VSS에 접속하고, NchMOS 트랜지스터 Tn7의 드레인을 별도의 정전류원(111b)에 접속하고, 또한 그 기판을 NchMOS 트랜지스터 Tn7 자신의 소스에 접속하고, NchMOS 트랜지스터 Tn6과 NchMOS 트랜지스터 Tn7 각각의 게이트를 공통으로 하여 NchMOS 트랜지스터 Tn7의 드레인에 접속한다. NchMOS 트랜지스터 Tn6의 드레인 전위 Vg2를 NchMOS 트랜지스터 Tn5의 게이트에 인가한다. NchMOS 트랜지스터 Tn6의 드레인 및 NchMOS 트랜지스터 Tn7의 소스의 전위 Vg2가 기준 전압 발생 회로(111)의 발생 전위가 된다. NchMOS 트랜지스터 Tn6과 NchMOS 트랜지스터 Tn7의 게이트 전위 Vg3과 상기 전위 Vg2의 관계에 대해서는 후술한다.
정전류원(111b)의 회로예로서, 본 실시예에서는 소스가 저전위측 전원 전압 VSS에 접속되고 게이트에서 제어 신호 N을 받는 NchMOS 트랜지스터 Tn9와, 소스가 고전위측 전원 전압 VDD에 접속되고 게이트와 드레인이 NchMOS 트랜지스터 Tn9의 드레인에 접속된 PchMOS 트랜지스터 Tp9와, PchMOS 트랜지스터 Tp9와 커런트 미러 회로를 구성하는 PchMOS 트랜지스터 Tp6 및 PchMOS 트랜지스터 Tp1로 구성된다.
상기 리크 전류 검출 회로(113)의 정전류원(111b)을 구성하고 있는 회로내의 NchMOS 트랜지스터 Tn9를 제어 신호 N으로 제어함으로써 리크 전류 검출 회로(113)가 동작하지 않을 때의 소비 전력을 낮게 억제하는 것이 가능하게 된다.
[커런트 미러 회로(112)의 회로 구성]
커런트 미러 회로(112)는 기준 전압 발생 회로(111)의 발생 전위 Vg2를 게이트에서 받는 NchMOS 트랜지스터 Tn5, NchMOS 트랜지스터 Tn5의 드레인에 접속된 PchMOS 트랜지스터 Tp5와 PchMOS 트랜지스터 Tp4, PchMOS 트랜지스터 Tp4의 드레인에 접속된 NchMOS 트랜지스터 TP4와 NchMOS 트랜지스터 Tn3, NchMOS 트랜지스터 Tn3의 드레인에 접속된 PchMOS 트랜지스터 TP3과 PchMOS 트랜지스터 Tp2, PchMOS 트랜지스터 Tp2의 드레인에 접속된 NchMOS 트랜지스터 Tn2로 구성된다.
또 기능적으로 보면, 커런트 미러 회로(112)는 게이트가 공통이고 소스가 동일 전위인, 따라서 쌍을 이루는 트랜지스터가 같은 동작 조건에서 동작하는 커런트 미러 회로를 복수단 구비한다. 구체적으로는 NchMOS 트랜지스터 Tn5의 드레인에 접속된 PchMOS 트랜지스터 Tp5와 PchMOS 트랜지스터 Tp4로 이루어지는 제 1 커런트 미러 회로(112a), PchMOS 트랜지스터 Tp4의 드레인에 접속된 NchMOS 트랜지스터 Tn4와 NchMOS 트랜지스터 Tn3으로 이루어지는 제 2 커런트 미러 회로(112b), NchMOS 트랜지스터 Tn3의 드레인에 접속된 PchMOS 트랜지스터 Tp3과 PchMOS 트랜지스터 Tp2로 이루어지는 제 3 커런트 미러 회로(112c), PchMOS 트랜지스터 Tp2의 드레인에 접속된 NchMOS 트랜지스터 Tn2와 리크 전류 검출용 Nch 트랜지스터 Tn1로 이루어지는 제 4 커런트 미러 회로(112d)로 이루어지는 복수단의 커런트 미러 회로를 갖는다.
상기 복수단의 커런트 미러 회로(112a~112d) 중, 제 1 커런트 미러 회로(112a), 제 2 커런트 미러 회로(112b) 및 제 3 커런트 미러 회로(112c)는 기준 전압 발생 회로(111)의 발생 전위 Vg2를 게이트 전위로 하는 NchMOS 트랜지스터 Tn5 의 드레인 전류 I5를 임의의 배율의 전류값으로 증폭하여 NchMOS 트랜지스터 Tn2에 흐르게 하기 위한 전류 증폭 회로이며, 제 4 커런트 미러 회로(112d)는 게이트와 드레인을 공통으로 한 NchMOS 트랜지스터 Tn2에 드레인 전류 I2를 흐르게 했을 때의 NchMOS 트랜지스터 Tn2의 드레인 전위 Vg1을 취출하여 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 게이트에 인가하는 회로이다.
커런트 미러 회로(112)는 (1) 별도의 전원이 필요하지 않고, (2) 후술하는 바와 같이 물리적인 트랜지스터의 사이즈, 구체적으로는 채널폭 W 등을 바꿈으로써 드레인 전류를 임의의 배율로 증폭할 수 있으며, (3) 다단 구성(여기서는 3단)으로 할 수 있고, (4) 전원 전압이나 온도의 변동이나 프로세스의 편차의 영향을 받기 어렵다는 점에서 원래 우수한 특징을 갖고 있다. 또, 리크 전류 검출 블록(110)에 적용하는 경우, (5) NchMOS 트랜지스터 Tn5를 흐르는 드레인 전류 I5의 전류값과 내부 회로(130)의 NchMOS 트랜지스터 Tn (LSI) 전류값의 비를 트랜지스터 사이즈로 이론적으로 제어할 수 있고, 리크 전류 검출시에 전원 전압이나 온도의 변동이나 프로세스의 편차의 영향을 거의 받지 않는다(세부 사항에 대해서는 후술한다). 즉, 커런트 미러 회로를 이용해서 임의로 설정한 리크 검출 전류값으로 증폭함으로써 검출·판정을 용이하게 할 수 있고, 또 기판 전압 제어에 대한 응답을 빠르게 할 수 있기 때문에, 기판 전압의 변동이 억제되는 효과를 얻는 한편, NchMOS 트랜지스터 Tn1을 흐르는 드레인 전류값과 내부 회로(130)의 NchMOS 트랜지스터 Tn(LSI)의 전류값 의 비도 트랜지스터 사이즈로 이론적으로 제어할 수 있어서, 리크 전류 검출시에 전원 전압이나 온도의 변동이나 프로세스의 편차의 영향을 거의 받는 일이 없다.
또한, 본 실시예에서는 리크 검출 전류값을 증폭하기 위한 커런트 미러 회로를 3단 구성(커런트 미러 회로(112a~112c))로 함으로써, 통상의 트랜지스터 사이즈에 의한 커런트 미러 회로를 이용할 수 있어, 실시가 용이하다.
[리크 전류 검출 회로(113)의 회로 구성]
리크 전류 검출 회로(113)는 전위 Vg1을 게이트에서 받는 리크 전류 검출용 NchMOS 트랜지스터 Tn1, 리크 전류 검출용 NchMOS 트랜지스터 Tn1에 직렬로 접속되는 PchMOS 트랜지스터 Tp1, OR 게이트 회로 G1 및 인버터 회로 G2를 구비해서 구성된다.
리크 전류 검출용 NchMOS 트랜지스터 Tn1은 드레인이 OR 게이트 회로 G1에 접속되고, 소스가 저전위측 전원 전압 VSS에 접속되며, 게이트가 커런트 미러 회로(112)의 NchMOS 트랜지스터 Tn2의 게이트에 접속되어서, NchMOS 트랜지스터 Tn2와 제 4 커런트 미러 회로(112d)를 구성한다.
또, PchMOS 트랜지스터 Tp1은 소스가 고전위측 전원 전압 VDD에 접속되고, 드레인이 리크 전류 검출용 NchMOS 트랜지스터 Tn1에 접속되어서, 기준 전압 발생 회 로(111)의 PchMOS 트랜지스터 Tp9와 커런트 미러 회로를 구성한다.
[기판 전압 제어 블록(120)의 회로 구성]
기판 전압 제어 블록(120)은 외부로부터의 동작 모드 신호에 의해 기판 전압을 제어하는 컨트롤러(121)와, 컨트롤러(121)로부터의 디지털값을 DA 변환하여 기판 전압을 발생하는 DA 변환기(122)를 구비해서 구성된다.
도 2는 컨트롤러(121)의 회로 구성을 도시하는 도면이다. 도 1 및 도 2에 있어서, 컨트롤러(121)는 업다운 카운터(123), 레지스터(124)(레지스터1), 기판 전압 설정 상한값 레지스터(125), 기판 전압 설정 하한값 레지스터(126), 비교 회로(127), 레지스터(128)(레지스터2), 및 제어 회로(129)에 의해 구성된다.
컨트롤러(121)는 게이트 회로 G1의 출력에 기초해서 업다운 카운터의 카운트값을 변화시킴으로써 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 기판 및 내부 회로(130)의 NchMOS 트랜지스터의 기판에 인가하는 기판 전압을 바꾸는 제어를 행한다. DA 변환기(122)는 컨트롤러(121)로부터의 디지털값을 DA 변환하여 기판 전압을 발생한다.
컨트롤러(121)로부터 레지스터2의 값을 DA 변환기(122)에 입력하고, DA 변환기(122)로부터 레지스터2에 대응하는 기판 전압이, 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 기판 및 내부 회로(130)의 NchMOS 트랜지스터의 기판에 인가된다. 또는 DA 변환기(122)는 예를 들면 OP 앰프를 사용한 버퍼(DA 변환기의 출력을 OP 앰 프의 +입력 단자에 접속하고, OP 앰프의 -입력 단자와 출력 단자를 결선한 임피던스 변환 회로)를 거침으로써 기판 전압을 발생한다.
내부 회로(130)는 반도체 집적 회로 장치(100)에 의해서 내부의 NchMOS 트랜지스터의 임계값 전압이 제어되는 회로라면 어떠한 회로라도 좋지만, 여기서는 PchMOS 트랜지스터와 NchMOS 트랜지스터를 직렬로 접속하고 게이트를 공통으로 한 CMOS 회로를 예로 취한다.
상기 리크 전류 검출용 NchMOS 트랜지스터 Tn1은 내부 회로(130)의 NchMOS 트랜지스터와 같은 기판 상에 배치되어도 되고, 또한, 별도의 기판 상에 배치되어서 전기적으로 접속되어도 된다.
이하, 상술한 바와 같이 구성된 반도체 집적 회로 장치(100)의 기판 전압 제어 동작에 대해서 설명한다. 우선, 각 블록의 동작을 설명하고, 그 다음에 기판 전압 제어에 의한 임계값 전압 제어 동작, 리크 전류 IL. LCM의 검출 원리에 대해서 설명한다.
[리크 전류 검출 블록(110) 동작]
(1) 기준 전압 발생 회로(111) 동작
우선, 기준 전압 발생 회로(111)에 있어서, 직렬로 접속한 NchMOS 트랜지스터 Tn6과 Tn7을 모두 서브 임계 영역에서 동작시킴으로써 Tn6과 Tn7의 중간으로부터 안정된 전위 Vg2가 생성되어서 커런트 미러 회로(112)의 NchMOS 트랜지스터 Tn5의 게이 트에 인가된다.
(2)커런트 미러 회로(112) 동작
커런트 미러 회로(112)의 제 1 커런트 미러 회로(112a)에서는 NchMOS 트랜지스터 Tn5의 드레인 전류 I5를 임의의 배율(예를 들면, 10배)로 증폭한다. PchMOS 트랜지스터 Tp4의 드레인은 제 2 커런트 미러 회로(112b)를 구성하는 NchMOS 트랜지스터 Tn4에 접속되고, 제 2 커런트 미러 회로(112b)에서는 전단(前段)의 제 1 커런트 미러 회로(112a)에서 10배로 증폭된 드레인 전류 I4를 또 임의의 배율(예를 들면, 10배)로 증폭한다. NchMOS 트랜지스터 Tn3의 드레인은 제 3 커런트 미러 회로(112c)를 구성하는 PchMOS 트랜지스터 Tp3에 접속되고, 제 3 커런트 미러 회로(112c)에서는 전단의 제 2 커런트 미러 회로(112b)에서 100배까지 증폭된 드레인 전류 I3을 또 임의의 배율(예를 들면 10배)로 증폭한다. 그 결과, NchMOS 트랜지스터 Tn2의 드레인 전류 I2의 전류값은 상기 NchMOS 트랜지스터 Tn5의 드레인 전류 I5의 전류값을 임의의 배율(여기서는 1000배)로 증폭시킨 전류값으로 된다.
커런트 미러 회로(112)의 NchMOS 트랜지스터 Tn2는 리크 전류 검출 회로(113)의 리크 전류 검출용 NchMOS 트랜지스터 Tn1과 제 4 커런트 미러 회로(112d)를 구성하고 있으며, 게이트와 드레인을 공통으로 한 NchMOS 트랜지스터 Tn2에 드레 인 전류 I2를 흐르게 했을 때의 NchMOS 트랜지스터 Tn2의 드레인 전위 Vg1이 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 게이트에 인가된다.
NchMOS 트랜지스터 Tn2의 드레인 전류 I2는 NchMOS 트랜지스터 Tn5의 드레인 전류 I5의 검출 전류값을 커런트 미러 회로(112a~112c)에 의해 1000배로 증폭시킨 전류값이 되기 때문에, NchMOS 트랜지스터 Tn2와 커런트 미러 회로(112d)를 구성하는 리크 전류 검출용 NchMOS 트랜지스터 Tn1에는 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 임계값 전압에 가까운 전위 Vg1이 인가되게 된다. 따라서, 리크 전류 검출용 NchMOS 트랜지스터 Tn1은 적절한 동작 레벨로 검출 동작을 행하는 것이 가능하게 되기 때문에, 리크 전류의 검출 및 목표값의 비교, 판정이 매우 용이하게 되고, 또 기판 전압 제어에 대한 응답을 빠르게 할 수 있기 때문에, 기판 전압의 변동이 억제된다.
(3) 리크 전류 검출 회로(113) 동작
리크 전류 검출용 NchMOS 트랜지스터 Tn1의 드레인은 게이트 회로 G1에 입력되고, 게이트 회로 G1로부터는 디지털 신호가 출력된다. 또, 게이트 회로 G1에는 기판 전압 제어 블록(120)의 컨트롤러(121)로부터의 제어 신호 N이 입력되고, 게이트 회로 G1은 그 밖에 제어 신호 N이 없으면(제어 신호 N이 L 레벨이라면) 버퍼 회로 또는 인버터 회로가 되고, 제어 신호 N이 있는 경우에는 OR/NOR 회로 또는 AND/NAND 회로가 된다. 실시예 1에서는 OR 회로를 사용한다. 게이트 회로 G1의 출력은 검출 신호 N으로서, 기판 전압 제어 블록(120)의 컨트롤러(121)에 입력된다. 컨트롤러(121)의 제어 신호 N은 리크 전류 검출 회로(113)의 정전류원(111b)을 구성하는 PchMOS 트랜지스터 Tp9의 게이트에 접속되어 있고, 리크 전류 검출 회로(113)가 동작하지 않을 때 리크 전류 검출 회로(113)에 관통 전류가 흐르지 않게 해서, 리크 전류 검출 회로(113)가 동작하지 않을 때의 소비 전력을 낮게 억제한다. 이 때, 상기 정전류원(111b)을 구성하는 각 트랜지스터는 하이 임피던스 상태가 되어서 회로 동작이 안정되지 않는 것을 미연에 방지하기 위해서, 컨트롤러(121)는 게이트 회로 G1에 제어 신호 N을 입력하고, 제어 신호 N에 의해서도 이 부분의 회로 동작을 정지시킨다.
[기판 전압 제어 블록(120) 동작]
기판 전압 제어 블록(120)은 아날로그 방식의 회로와 디지털 방식의 회로의 2종류가 있지만, 여기서는 디지털 방식의 회로의 예를 설명한다. 도 2에 도시하는 바와 같이 기판 전압 제어 블록(120)은 기판 전압 제어를 행하는 업다운 카운터(123), 레지스터(124)(레지스터1), 기판 전압 설정 상한값 레지스터(125), 기판 전압 설정 하한값 레지스터(126), 비교 회로(127), 레지스터(128)(레지스터2) 및 제어 회로(129)에 의해 구성된 컨트롤러(121)와, 컨트롤러(121)로부터 디지털값을 받아서 기판 전압을 발생하는 DA 변환기(122)에 의해 구성되어 있다. 제어 회 로(129)는 동작 모드 신호를 받아서 업다운 카운터(123)와 레지스터(124, 128)를 제어한다. 또, 리크 전류 검출 블록(110)으로의 제어 신호 N을 출력한다. 제어 신호 N이 인버터 회로 G2를 거쳐서 OR 게이트 회로 G1에 입력되므로, 리크 전류 검출 블록(110)을 동작시키지 않을 때에 관통 전류를 차단하는 기능과, OR 게이트 회로 G1의 출력을 하이 레벨로 고정하는 기능을 한다. DA 변환기(122)가 발생시키는 기판 전압은 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 기판 및 내부 회로(130)를 등가적으로 나타낸 NchMOS 트랜지스터 Tn(LSI)의 기판에 인가된다.
다음으로, 기판 전압 제어에 의한 임계값 전압 제어 동작에 대해서 설명한다.
본 실시예에서는 기판 전압 제어의 동작을 개시하기 전에, 업다운 카운터값 및 레지스터의 값을 제로(0)로 리셋하거나, 전회에 측정한 값을 설정한다. 다음으로, 제어 신호 N이 하이 레벨(H)이 되면 리크 전류 검출 회로(113)가 동작을 개시한다. 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 드레인 전류가 정전류원(111b)을 구성하는 PchMOS 트랜지스터 Tp1에서 생성하는 목표 전류값보다 작으면, OR 게이트 회로 G1로부터 출력되는 검출 신호 N은 하이 레벨이 되어서, 업다운 카운터(123)는 업 카운트되며, 카운트값이 레지스터1에 저장된다. 비교 회로(127)는 기판 전압 설정 상한값 또는 하한값을 넘는지 여부를 비교하여, 레지스터2에 비교 결과를 저장한다. 그리고, DA 변환기(122)는 레지스터2의 값에 대응하는 기판 전압을 출력 하고, 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 기판 전압을 올린다(작게 한다). 그 결과, 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 임계값 전압이 작아지고, NchMOS 트랜지스터 Tn1의 드레인 전류가 커진다.
반대로, 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 드레인 전류가 목표 전류값보다 크면, 검출 신호 N은 로우 레벨이 되고, 업다운 카운터(123)는 다운 카운트되며, 카운트값이 레지스터1에 저장된다. 비교 회로(127)는 기판 전압 설정 상한값 또는 하한값을 넘는지 여부를 비교하여, 레지스터2에 비교 결과를 저장한다. 그리고, DA 변환기(122)는 레지스터2의 값에 대응하는 기판 전압을 출력하고 리크 전류 검출 NchMOS 트랜지스터 Tn1의 기판 전압을 내린다(크게 한다). 그 결과, 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 임계값 전압이 커지고, NchMOS 트랜지스터 Tn1의 드레인 전류가 작아진다.
이상의 동작을 반복함으로써, 최종적으로는 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 드레인 전류가 목표 전류값과 같아지도록 수렴시킨다. 상기 드레인 전류가 목표 전류값으로 수렴되었으면 레지스터2의 값을 고정하고, 업다운 카운터(123)의 동작을 정지하며, 제어 신호 N을 L로 함으로써 리크 전류 검출 회로(113)에 관통 전류가 흐르지 않도록, 또한 오동작 방지를 위해서 OR 게이트 회로의 출력을 하이 레벨로 고정할 수도 있다.
또, 내부 회로가 동작하고 있지 않을 때, 예를 들면 전원 투입시나 테스트 모드 시에, 임계값 전압 제어 동작을 행하고, 구해진 레지스터2의 값을 보존해 두며, 통상 동작 모드시에 레지스터2의 값을 이용하여 내부 회로의 임계값 전압 제어를 행할 수도 있다.
기판 전압 제어 블록(120)의 출력의 하한은 NchMOS 트랜지스터에 GIDL(Gate-Induced Drain Leakage) 효과가 발생하지 않는 범위의 전압으로 설정되는 것이 바람직하다. GIDL 효과라는 것은 기판에 대해서 부(負) 전압인 백바이어스를 지나치게 걸면, 서브 임계 전류가 증가하는 효과이다.
또, 기판 전압 제어 블록(120)의 출력의 상한은 MOS 트랜지스터가 바이폴라 특성을 나타내지 않는 범위의 전압으로 설정되는 것이 바람직하다. 기판에 대해서 정(正)의 전압인 포워드(forward; 순방향) 바이어스를 지나치게 걸면, MOS 트랜지스터가 바이폴라 특성을 나타내어서, 임계값 제어 회로의 피드백의 게인이 매우 커지고, 피드백계가 발진을 일으키므로 방지할 필요가 있다.
다음으로, 리크 전류 검출용 NchMOS 트랜지스터의 전류값과 내부 회로(130)의 NchMOS 트랜지스터의 전류값의 비를 트랜지스터 사이즈로 이론적으로 제어할 수 있다는 점에 대해서 설명한다. 이로써, 리크 전류 검출시에 전원 전압이나 온도의 변동이나 프로세스의 편차의 영향을 거의 받지 않게 된다.
내부 회로(130)를 등가적으로 나타낸 NchMOS 트랜지스터 Tn (LSI)의 리크 전류 IL.LSI와 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 리크 전류 IL. LCM의 관계에 대해서 기술한다.
도 1에 있어서, 기준 전압 발생 회로(111)의 NchMOS 트랜지스터 Tn6과 NchMOS 트랜지스터 Tn7이 서브 임계 영역에서 동작하도록, 정전류원의 전류값 I6을 조정한다. 또, NchMOS 트랜지스터 Tn6의 채널폭을 W1로 하고, NchMOS 트랜지스터 Tn7의 채널폭을 W2로 한다. 이 때, NchMOS 트랜지스터 Tn6의 게이트 전위 Vg3과 VSS 전위의 전위차는 NchMOS 트랜지스터 Tn6 및 NchMOS 트랜지스터 Tn7의 임계값 전압과 같거나 혹은 작게 되도록 한다.
서브 임계 영역에서 동작하는 NchMOS 트랜지스터의 드레인 전류는 다음 식 (1)로 표시된다.
Figure 112006073751250-PAT00001
여기서, W는 채널폭, VGS는 게이트·소스 전압이며, VTC는 채널폭 W0의 MOS 트랜지스터에 드레인 전류 I0이 흐르기 시작할 때의 VGS(임계값 전압)이다. S는 S 파라미터라고 불리고, 리크 전류를 1자리수 내리기 위해서 필요한 VGS의 값을 나타내고 있다. 이 S 파라미터는 다음 식 (2)로 나타내어진다.
Figure 112006073751250-PAT00002
따라서, 내부 회로(130)의 NchMOS 트랜지스터 Tn (LSI)의 리크 전류는 다음 식 (3)으로 나타내어진다.
Figure 112006073751250-PAT00003
리크 전류 검출용 NchMOS 트랜지스터 Tn1에서 검출되는 리크 전류는 식 (1)을 기초로 식 (4)로 나타내어진다
Figure 112006073751250-PAT00004
실시예 1에 따른 반도체 집적 회로 장치(100)의 NchMOS 트랜지스터 Tn6과 NchMOS 트랜지스터 Tn7에 있어서는 드레인 전류는 식 (1)로 나타내어지고, 양자가 똑같기 때문에, 이하의 식 (5)가 성립한다.
Figure 112006073751250-PAT00005
여기서, VTC1은 Tn6의 임계값 전압, VTC2는 Tn7의 임계값 전압이다. 따라서, 게이트 전위 Vg2는 이하와 같이 식 (6)으로 나타내어진다.
Figure 112006073751250-PAT00006
또, NchMOS 트랜지스터 Tn2로부터 Tn5까지의 커런트 미러 회로(112)의 커런트 미러를 구성하는 PchMOS 트랜지스터 트랜지스터 Tp3과 Tp2(제 3 커런트 미러 회로(112c)), NchMOS 트랜지스터 Tn4와 Tn3(제 2 커런트 미러 회로(112b)), PchMOS 트랜지스터 Tp5와 Tp4(제 1 커런트 미러 회로(112a))의 채널폭 비를 10배 또는 채널 길이 비를 10분의 1배라고 가정하면, 전류 I2의 전류값은 전류 I5의 전류값의 1,000배의 전류값으로 되므로, 게이트 전위 Vg1은 다음 식 (7)로 나타내어진다.
Figure 112006073751250-PAT00007
따라서, 내부 회로(130)의 NchMOS 트랜지스터 Tn (LSI)의 리크 전류와 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 리크 전류의 리크 전류 검출 배율은 다음 식 (8)로 나타내어진다.
Figure 112006073751250-PAT00008
식 (8)부터 알 수 있는 바와 같이, 리크 전류 검출 배율은 전원 전압이나 온 도의 변동이나 프로세스의 편차의 영향을 거의 받지 않고, NchMOS 트랜지스터 Tn6과 NchMOS 트랜지스터 Tn7의 채널폭 W1, W2의 비에 의해서 설계할 수 있고, 또한 커런트 미러 회로에 의해서 전류값을 임의의 배율로 증가시킨 만큼 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 리크 검출 전류값을 증가시킬 수 있다.
본 실시예에서는 NchMOS 트랜지스터 Tn6과 NchMOS 트랜지스터 Tn7의 기판은 전기적으로 분리되어 있지만, 기판 끼리를 접속할 수도 있다. 이 경우에는 식 (6)의 근사식은 성립하지 않게 되고, 리크 전류 검출 배율은 약간 온도 의존성을 가지게 되지만 실제 사용에 이용하는 것은 가능하다.
(실시예 2)
실시예 2는 리크 전류 검출용 PchMOS 트랜지스터를 이용한 리크 전류 검출 회로에 적용하는 예이다.
도 3은 본 발명의 실시예 2에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면이다. 본 실시예는 PchMOS 트랜지스터의 리크 전류 검출 회로와 기판 전압 제어 블록과 내부 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 1과 동일 구성 부분에는 동일 부호를 붙여 중복 개소의 설명을 생략한다.
도 3에 있어서, 반도체 집적 회로 장치(200)는 PchMOS 트랜지스터의 리크 전류 검출 블록(210)과, 기판 전압 제어를 행하는 기판 전압 제어 블록(120)과, 반도체 기판 상에 복수의 MOS 트랜지스터를 갖는 내부 회로(130)를 구비하고, 반도체 집적 회로 장치(200)는 내부 회로(130)를 등가적으로 나타낸 PchMOS 트랜지스터 Tp(LSI)에 대해서, 리크 전류 검출용으로 드레인이 정전류원에 접속된 리크 전류 검출용 PchMOS 트랜지스터 Tp51을 이용하는 기본 구성을 취한다.
리크 전류 검출 블록(210)은 기준 전압 발생 회로(211)와, 커런트 미러 회로(212)와, 리크 전류 검출 회로(213)를 구비해서 구성된다. 리크 전류 검출 블록(210)은 커런트 미러 회로(212)를 이용하여 리크 전류 검출 회로(213)의 리크 전류 검출용 PchMOS 트랜지스터 Tp51의 리크 전류값을 임의로 증폭하여서 리크 전류의 검출, 판정을 용이하게 한다. 또, 기판 전압 제어에 대한 응답을 빠르게 할 수 있기 때문에, 기판 전압의 변동이 억제된다. 또, 리크 전류 검출 회로(213)가 동작하지 않을 때에, 리크 전류 검출 회로(213)에 관통 전류가 흐르지 않도록 구성되어 있다.
[기준 전압 발생 회로(211)의 회로 구성]
기준 전압 발생 회로(211)는 기판 전압 제어 블록(120)으로부터의 제어 신호 P를 게이트에서 받는 PchMOS 트랜지스터 Tp59, PchMOS 트랜지스터 Tp59의 드레인에 접속된 NchMOS 트랜지스터 Tn59, NchMOS 트랜지스터 Tn59의 드레인이 게이트에 접속된 NchMOS 트랜지스터 Tn56 및 NchMOS 트랜지스터 Tn56과 직렬로 접속된 PchMOS 트랜지스터 Tp56 및 PchMOS 트랜지스터 Tp57로 구성된다.
또 기능적으로 볼 때, 기준 전압 발생 회로(211)는 리크 전류 검출 회로(213)의 리크 전류 검출용 PchMOS 트랜지스터 Tp51의 게이트 전위 Vg11을 생성하기 위한 전위를 발생하는 전압 발생부(211a)를 구성하는 PchMOS 트랜지스터 Tp56 및 PchMOS 트랜지스터 Tp57과, 이 PchMOS 트랜지스터 Tp56 및 PchMOS 트랜지스터 Tp57에 정전류를 공급하는 정전류원(211b)을 구성하는 PchMOS 트랜지스터 Tp59, NchMOS 트랜지스터 Tn59, NchMOS 트랜지스터 Tn56 및 리크 전류 검출 회로(213)의 NchMOS 트랜지스터 Tn51로 이루어진다.
기준 전압 발생 회로(211)의 전압 발생부(211a)는 PchMOS 트랜지스터 Tp56과 PchMOS 트랜지스터 Tp57을 직렬로 접속하고, PchMOS 트랜지스터 Tp56의 소스를 고전위측 전원 전압 VDD에 접속하며, PchMOS 트랜지스터 Tp57의 드레인을 별도의 정전류원(211b)에 접속하고, 또한 그 기판을 PchMOS 트랜지스터 Tp57 자신의 소스에 접속하며, PchMOS 트랜지스터 Tp56과 PchMOS 트랜지스터 Tp57 각각의 게이트를 공통으로 하여 PchMOS 트랜지스터 Tp57의 드레인에 접속한다. PchMOS 트랜지스터 Tp56의 드레인 전위 Vg12를 PchMOS 트랜지스터 Tp55의 게이트에 인가한다. PchMOS 트랜지스터 Tp56의 드레인 및 PchMOS 트랜지스터 Tp57의 소스의 전위 Vg12가 기준 전압 발생 회로(211)의 발생 전위가 된다. PchMOS 트랜지스터 Tp56과 PchMOS 트랜지스터 Tp57의 게이트 전위 Vg13과 상기 전위 Vg12의 관계에 대해서는 실시예 1과 마찬가지 관계에 있다.
정전류원(211b)의 회로예로서, 본 실시예에서는 소스를 고전위측 전원 전압 VDD에 접속하고 게이트에서 제어 신호 P를 받는 PchMOS 트랜지스터 Tp59와, 소스가 저전위측 전원 전압 VSS에 접속되고, 게이트와 드레인이 PchMOS 트랜지스터 Tp59의 드레인에 접속된 NchMOS 트랜지스터 Tn59와, NchMOS 트랜지스터 Tn59와 커런트 미러 회로를 구성하는 NchMOS 트랜지스터 Tn56 및 NchMOS 트랜지스터 Tn51로 구성된다.
상기 리크 전류 검출 회로(213)의 정전류원(111b)을 구성하고 있는 회로내의 PchMOS 트랜지스터 Tp59를 제어 신호 P로 제어함으로써, 리크 전류 검출 회로(213)가 동작하지 않을 때의 소비 전력을 낮게 억제하는 것이 가능하게 된다.
[커런트 미러 회로(212)의 회로 구성]
커런트 미러 회로(212)는 기준 전압 발생 회로(211)의 발생 전위 Vg12를 게이트에서 받는 PchMOS 트랜지스터 Tp55, PchMOS 트랜지스터 Tp55의 드레인에 접속된 NchMOS 트랜지스터 Tn55와 NchMOS 트랜지스터 Tn54, NchMOS 트랜지스터 Tn54의 드레인에 접속된 PchMOS 트랜지스터 Tp54와 PchMOS 트랜지스터 Tp53, PchMOS 트랜지스터 Tp53의 드레인에 접속된 NchMOS 트랜지스터 Tn53과 NchMOS 트랜지스터 Tn52, NchMOS 트랜 지스터 Tn52의 드레인에 접속된 PchMOS 트랜지스터 Tp52로 구성된다.
또 기능적으로 보면, 커런트 미러 회로(212)는 PchMOS 트랜지스터 Tp55의 드레인에 접속된 NchMOS 트랜지스터 Tn55와 NchMOS 트랜지스터 Tn54로 이루어지는 제 1 커런트 미러 회로(212a), NchMOS 트랜지스터 Tn54의 드레인에 접속된 PchMOS 트랜지스터 Tp54와 PchMOS 트랜지스터 Tp53으로 이루어지는 제 2 커런트 미러 회로(212b), PchMOS 트랜지스터 Tp53의 드레인에 접속된 NchMOS 트랜지스터 Tn53과 NchMOS 트랜지스터 Tn52로 이루어지는 제 3 커런트 미러 회로(212c), NchMOS 트랜지스터 Tn52의 드레인에 접속된 PchMOS 트랜지스터 Tp52와 리크 전류 검출용 Pch 트랜지스터 Tp51로 이루어지는 제 4 커런트 미러 회로(212d)로 이루어지는 복수단의 커런트 미러 회로를 갖는다.
상기 복수단의 커런트 미러(212a~212d) 중, 제 1 커런트 미러 회로(212a), 제 2 커런트 미러 회로(212b) 및 제 3 커런트 미러 회로(212c)는 기준 전압 발생 회로(211)의 발생 전위 Vg12를 게이트 전위로 하는 PchMOS 트랜지스터 Tp55의 드레인 전류 I15를 임의의 배율의 전류값으로 증폭하여 PchMOS 트랜지스터 Tp52에 흐르게 하기 위한 전류 증폭 회로이며, 제 4 커런트 미러 회로(212d)는 게이트와 드레인을 공통으로 한 PchMOS 트랜지스터 Tp52에 드레인 전류 I12를 흐르게 했을 때의 PchMOS 트랜지스터 Tp52의 드레인 전위 Vg11을 취출해서 리크 전류 검출용 PchMOS 트랜지스터 Tp51의 게이트에 인가하는 회로이다.
각 커런트 미러 회로(212a~212c)는 실시예 1과 마찬가지로, 설계에 의해 전류값을 임의의 배율로 증폭할 수 있다.
[리크 전류 검출 회로(213)의 회로 구성]
리크 전류 검출 회로(213)는 전위 Vg11을 게이트에서 받는 리크 전류 검출용 PchMOS 트랜지스터 Tp51, 리크 전류 검출용 PchMOS 트랜지스터 Tp51에 직렬로 접속되는 NchMOS 트랜지스터 Tn51, OR 게이트 회로 G51을 구비해서 구성된다.
리크 전류 검출용 PchMOS 트랜지스터 Tp51은 드레인이 OR 게이트 회로 G51에 접속되고, 소스가 고전위측 전원 전압 VDD에 접속되고, 게이트가 커런트 미러 회로(212)의 PchMOS 트랜지스터 Tp52의 게이트에 접속되고, PchMOS 트랜지스터 Tp52와 제 4 커런트 미러 회로(212d)를 구성한다.
또, NchMOS 트랜지스터 Tn51은 소스가 저전위측 전원 전압 VSS에 접속되고, 드레인이 리크 전류 검출용 PchMOS 트랜지스터 Tp51에 접속되고, 기준 전압 발생 회로(211)의 NchMOS 트랜지스터 Tn59와 커런트 미러 회로를 구성한다.
리크 전류 검출 회로(213)는 리크 전류 검출용 PchMOS 트랜지스터 Tp51의 검출 전류값이 증가함으로써, 리크 전류의 검출 및 목표값의 비교, 판정이 용이하게 되고, 또 기판 전압 제어에 대한 응답을 빠르게 할 수 있기 때문에 기판 전압의 변동이 억제된다.
또, 기판 전압 제어 블록(120) 및 내부 회로(130)의 회로 구성은 도 1 및 도 2와 마찬가지이기 때문에 설명을 생략한다.
이하, 상술한 바와 같이 구성된 반도체 집적 회로 장치(200)의 기판 전압 제어 동작에 대해서 설명한다.
NchMOS 트랜지스터와 PchMOS 트랜지스터가 교체될 뿐으로, 동작 원리는 도 1과 완전히 같다.
[리크 전류 검출 블록(210) 동작]
(1) 기준 전압 발생 회로(211) 동작
우선, 기준 전압 발생 회로(211)에 있어서, 직렬로 접속한 PchMOS 트랜지스터 Tp56과 Tp57을 모두 서브 임계 영역에서 동작시킴으로써, Tp56과 Tp57의 중간으로부터 안정된 전위 Vg12가 생성되고, 커런트 미러 회로(212)의 PchMOS 트랜지스터 Tp55의 게이트에 인가된다.
(2) 커런트 미러 회로(212) 동작
커런트 미러 회로(212)의 제 1 커런트 미러 회로(212a)에서는 PchMOS 트랜지 스터 Tp55의 드레인 전류 I15를 임의의 배율(예를 들면 10배)로 증폭한다. NchMOS 트랜지스터 Tn54의 드레인은 제 2 커런트 미러 회로(212b)를 구성하는 PchMOS 트랜지스터 Tp54에 접속되고, 제 2 커런트 미러 회로(212b)에서는 전단의 제 1 커런트 미러 회로(212a)에서 10배로 증폭된 드레인 전류 I14를 또 임의의 배율(예를 들면 10배)로 증폭한다. PchMOS 트랜지스터 Tp53의 드레인은 제 3 커런트 미러 회로(212c)를 구성하는 NchMOS 트랜지스터 Tn53에 접속되고, 제 3 커런트 미러 회로(212c)에서는 전단의 제 2 커런트 미러 회로(212b)에서 100배까지 증폭된 드레인 전류 I13을 또 임의의 배율(예를 들면 10배)로 증폭한다. 그 결과, PchMOS 트랜지스터 Tp52의 드레인 전류 I12의 전류값은 상기 PchMOS 트랜지스터 Tp55의 드레인 전류 I15의 전류값을 임의의 배율(여기서는 1000배)로 증폭시킨 전류값이 된다.
커런트 미러 회로(212)의 PchMOS 트랜지스터 Tp52는 리크 전류 검출 회로(213)의 리크 전류 검출용 PchMOS 트랜지스터 Tp51과 제 4 커런트 미러 회로(212d)를 구성하고 있으며, 게이트와 드레인을 공통으로 한 PchMOS 트랜지스터 Tp52에 드레인 전류 I12를 흐르게 했을 때의 PchMOS 트랜지스터 Tp52의 드레인 전위 Vg11이 리크 전류 검출용 PchMOS 트랜지스터 Tp51의 게이트에 인가된다.
PchMOS 트랜지스터 Tp52의 드레인 전류 I12는 PchMOS 트랜지스터 Tp55의 드레인 전류 I15의 검출 전류값을 커런트 미러 회로(212a~212c)에 의해 1000배로 증폭시킨 전류값이 되기 때문에, PchMOS 트랜지스터 Tp52와 커런트 미러 회로(212d)를 구성하는 리크 전류 검출용 PchMOS 트랜지스터 Tp51에는 리크 전류 검출용 PchMOS 트랜지스터 Tp51의 임계값 전압에 가까운 전위 Vg11이 인가되게 된다. 따라서, 리크 전류 검출용 PchMOS 트랜지스터 Tp51은 적절한 동작 레벨로 검출 동작을 행하는 것이 가능하게 되기 때문에, 리크 전류의 검출 및 목표값과의 비교, 판정이 매우 용이하게 되고, 또 기판 전압 제어에 대한 응답을 빠르게 할 수 있기 때문에, 기판 전압의 변동이 억제된다.
(3) 리크 전류 검출 회로(213) 동작
리크 전류 검출용 PchMOS 트랜지스터 Tp51의 드레인은 게이트 회로 G51에 입력되고, 기판 전압 제어 블록(120)의 컨트롤러(121)로부터의 제어 신호 P가 입력되며, 게이트 회로 G51로부터는 디지털 신호가 출력된다. 게이트 회로 G51의 출력은 기판 전압 제어 블록(120)의 컨트롤러(121)에 입력된다. 컨트롤러(121)의 제어 신호 P는 리크 전류 검출 회로(213)의 정전류원(211b)을 구성하는 NchMOS 트랜지스터 Tn59의 게이트에 접속되어 있고, 리크 전류 검출 회로(213)가 동작하지 않을 때에, 리크 전류 검출 회로(213)에 관통 전류가 흐르지 않게 해서 리크 전류 검출 회로(213)가 동작하지 않을 때의 소비 전력을 낮게 억제한다. 이 때, 상기 정전류원(211b)을 구성하는 각 트랜지스터는 하이 임피던스 상태가 되어 회로 동작이 안 정되지 않는 것을 미연에 방지하기 위해서, 컨트롤러(121)는 게이트 회로 G51에 제어 신호 P를 입력하고, 제어 신호 P에 의해서도 이 부분의 회로 동작을 정지시킨다.
[기판 전압 제어 블록(120) 동작]
기판 전압 제어 블록(120)은 도 2에 도시하는 바와 같이 기판 전압 제어에 이용하는 레지스터를 내장한 컨트롤러(121)와, 컨트롤러(121)로부터 디지털값을 받아 기판 전압을 발생하는 DA 변환기(122)로 구성되어 있다. 기판 전압 제어 블록(120)이 발생하는 기판 전압은 리크 전류 검출 PchMOS 트랜지스터 Tp51의 기판 및 내부 회로(130)를 등가적으로 나타낸 PchMOS 트랜지스터 Tp (LSI)의 기판에 인가된다.
본 실시예에서는 기판 전압 제어의 동작을 개시하기 전에, 업다운 카운터값 및 레지스터의 값을 제로(0)로 리셋하거나, 전회 측정한 값을 설정한다. 다음으로, 제어 신호 P가 하이 레벨(H)이 되면, 리크 전류 검출 회로(213)가 동작을 개시한다. 리크 전류 검출용 PchMOS 트랜지스터 Tp51의 드레인 전류가 정전류원(211b)을 구성하는 NchMOS 트랜지스터 Tn51에서 생성하는 목표 전류값보다 작으면, OR 게이트 회로 G51로부터 출력되는 검출 신호 P는 하이 레벨로 되고, 업다운 카운터(123)는 업 카운트되며, 카운트값이 레지스터1에 저장된다. 비교 회로(127)는 기판 전압 설정 상한값 또는 하한값을 넘지 않는지 여부를 비교하고, 레지스터2에 비교 결과를 저장한다. 그리고, DA 변환기(122)는 레지스터2의 값에 대응하는 기 판 전압을 출력하고, 리크 전류 검출용 PchMOS 트랜지스터 Tp51의 기판 전압을 올린다(작게 한다). 그 결과, 리크 전류 검출용 PchMOS 트랜지스터 Tp51의 임계값 전압이 작아지고, PchMOS 트랜지스터 Tp51의 드레인 전류가 커진다.
반대로, 리크 전류 검출용 PchMOS 트랜지스터 Tp51의 드레인 전류가 목표 전류값보다 크면, 검출 신호 P는 로우 레벨이 되고, 업다운 카운터(123)는 다운 카운트되며, 카운트값이 레지스터1에 저장된다. 비교 회로(127)는 기판 전압 설정 상한값 또는 하한값을 넘지 않는지 여부를 비교하고, 레지스터2에 비교 결과를 저장한다. 그리고, DA 변환기(122)는 레지스터2의 값에 대응하는 기판 전압을 출력하고, 리크 전류 검출용 PchMOS 트랜지스터 Tp51의 기판 전압을 내린다(크게 한다). 그 결과, 리크 전류 검출 PchMOS 트랜지스터 Tp51의 임계값 전압이 커지고, PchMOS 트랜지스터 Tp51의 드레인 전류가 작아진다.
이상의 동작을 반복함으로써, 최종적으로는 리크 전류 검출용 PchMOS 트랜지스터 Tp51의 드레인 전류가 목표 전류값과 같아지도록 수렴시킨다. 상기 드레인 전류가 목표 전류값으로 수렴되었으면, 레지스터2의 값을 고정하고, 업다운 카운터(123)의 동작을 정지하며, 제어 신호 P를 L로 함으로써 리크 전류 검출 회로(213)에 관통 전류가 흐르지 않도록, 또한 오동작 방지를 위해서 OR 게이트 회로(51)의 출력을 하이 레벨로 고정할 수도 있다.
본 실시예에 따르면, 리크 전류 검출용 PchMOS 트랜지스터를 이용한 리크 전 류 검출 회로에 적용할 수 있고, 실시예 1과 마찬가지 효과, 즉 리크 전류의 검출 및 목표값과의 비교, 판정이 매우 용이하게 되고, 또 기판 전압 제어에 대한 응답을 빠르게 할 수 있기 때문에 기판 전압의 변동이 억제되는 효과가 있다.
상기 실시예 1과 실시예 2에서는 홀수단의 커런트 미러 회로를 이용했지만, 짝수단의 커런트 미러 회로를 이용하면, 실시예 1의 기준 전압 발생 회로와 실시예 2의 리크 전류 검출 회로의 조합이나, 실시예 2의 기준 전압 발생 회로와 실시예 1의 리크 전류 검출 회로의 조합이 가능하게 된다.
(실시예 3)
실시예 3은 리크 전류 검출용 NchMOS 트랜지스터를 이용한 리크 전류 검출 회로에 있어서, 커런트 미러 회로 대신에 전압 증폭 회로를 적용하는 예이다.
도 4는 본 발명의 실시예 3에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면이다. 본 실시예는 NchMOS 트랜지스터의 리크 전류 검출 회로와 기판 전압 제어 블록과 내부 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 1과 동일 구성 부분에는 동일 부호를 붙여 중복 개소의 설명을 생략한다.
도 4에 있어서, 반도체 집적 회로 장치(300)는 NchMOS 트랜지스터의 리크 전류 검출 블록(310)과, 기판 전압 제어를 행하는 기판 전압 제어 블록(120)과, 반도체 기판 상에 복수의 MOS 트랜지스터를 갖는 내부 회로(130)를 구비하고, 반도체 집적 회로 장치(300)는 내부 회로(130)를 등가적으로 나타낸 NchMOS 트랜지스터 Tn(LSI)에 대해서, 리크 전류 검출용으로 드레인이 정전류원에 접속된 리크 전류 검출용 NchMOS 트랜지스터 Tn1을 이용하는 기본 구성을 취한다.
리크 전류 검출 블록(310)은 기준 전압 발생 회로(111)와, 전압 증폭 회로(320)와, 리크 전류 검출 회로(113)를 구비해서 구성된다. 리크 전류 검출 블록(310)은 전압 증폭 회로(320)를 이용하여, 리크 전류 검출 회로(113)의 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 리크 전류값을 임의로 증폭하고, 리크 전류의 검출, 판정을 용이하게 한다. 또, 기판 전압 제어에 대한 응답을 빠르게 할 수 있기 때문에 기판 전압의 변동이 억제된다. 또, 리크 전류 검출 회로(113)가 동작하지 않을 때에, 리크 전류 검출 회로(113)에 관통 전류가 흐르지 않도록 구성되어 있다.
전압 증폭 회로(320)는 OP 앰프 OP1, 저항 R1 및 R2로 구성된다. 기준 전압 발생 회로(111)의 NchMOS 트랜지스터 Tn6의 드레인을 OP 앰프 OP1의 +입력단에 접속하고, OP 앰프 OP1의 -입력단은 저항 R1을 거쳐서 저전위측 전원 전압 VSS에 접속하고, 또한 저항 R2를 거쳐서 OP 앰프 OP1 자신의 출력에 접속한다. OP 앰프 OP1에는 +전원으로서 고전위측 전원 전압 VDD를 인가하고, -전원으로서 VSS보다 낮은 전원 전압인 VSS2를 인가한다. OP 앰프 OP1의 출력은 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 게이트에 접속되어 있다.
이하, 상술한 바와 같이 구성된 반도체 집적 회로 장치(300)의 기판 전압 제어 동작에 대해서 설명한다.
기준 전압 발생 회로(111)의 NchMOS 트랜지스터 Tn6의 드레인 전위 Vg2와 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 게이트 전위 Vg1의 관계는 다음 식 (9)로 나타내어진다.
Figure 112006073751250-PAT00009
게이트 전위 Vg2는 식 (6)으로 나타내어지므로, 게이트 전위 Vg1은 다음 식 (10)으로 나타내어진다.
Figure 112006073751250-PAT00010
따라서, 내부 회로(130)의 NchMOS 트랜지스터 Tn (LSI)의 리크 전류와 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 리크 전류의 리크 전류 검출 배율은 다음 식 (11)로 나타내어진다.
Figure 112006073751250-PAT00011
식 (11)로부터 알 수 있는 바와 같이, 리크 전류 검출 배율은 전원 전압이나 온도의 변동이나 프로세스의 편차의 영향을 거의 받지 않고, NchMOS 트랜지스터 Tn6과 NchMOS 트랜지스터 Tn7의 채널폭 W1, W2의 비 및 저항 R1과 저항 R2의 값에 의해서 설계할 수 있고, 또한 전압 증폭 회로(320)에 의해서 전위값을 임의의 배율로 증가할 수 있으므로, 전위 증가분에 대응해서 리크 검출 전류값을 증가시킬 수 있다.
본 실시예에 따르면, 커런트 미러 회로(112) 대신에 OP 앰프에 의한 전압 증폭 회로(320)를 이용하는 것에 의해서도, Vg2를 임의의 배율로 증폭한 Vg1을 얻을 수 있고, 실시예 1과 마찬가지 효과를 얻을 수 있다.
(실시예 4)
실시예 4는 리크 전류 검출용 PchMOS 트랜지스터를 이용한 리크 전류 검출 회로에 있어서, 커런트 미러 회로 대신에 전압 증폭 회로를 적용하는 예이다.
도 5는 본 발명의 실시예 4에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면이다. 본 실시예는 PchMOS 트랜지스터의 리크 전류 검출 회로와 기판 전압 제어 블록과 내부 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 3과 동일 구성 부분에는 동일 부호를 붙여 중복 개소의 설명을 생략한다.
도 5에 있어서, 반도체 집적 회로 장치(400)는 PchMOS 트랜지스터의 리크 전류 검출 블록(410)과, 기판 전압 제어를 행하는 기판 전압 제어 블록(120)과, 반도체 기판 상에 복수의 MOS 트랜지스터를 갖는 내부 회로(130)를 구비하고, 반도체 집적 회로 장치(200)는 내부 회로(130)를 등가적으로 나타낸 PchMOS 트랜지스터 Tp(LSI)에 대해서 리크 전류 검출용으로 드레인이 정전류원에 접속된 리크 전류 검출용 PchMOS 트랜지스터 Tp51을 이용하는 기본 구성을 취한다.
리크 전류 검출 블록(410)은 기준 전압 발생 회로(211)와, 전압 증폭 회로(420)와, 리크 전류 검출 회로(213)를 구비해서 구성된다. 리크 전류 검출 블록(410)은 전압 증폭 회로(420)를 이용하여, 리크 전류 검출 회로(213)의 리크 전류 검출용 PchMOS 트랜지스터 Tp51의 리크 전류값을 임의로 증폭하고, 리크 전류의 검출, 판정을 용이하게 한다. 또, 기판 전압 제어에 대한 응답을 빠르게 할 수 있기 때문에, 기판 전압의 변동이 억제된다. 또, 리크 전류 검출 회로(213)가 동작하지 않을 때에, 리크 전류 검출 회로(213)에 관통 전류가 흐르지 않도록 구성되어 있다.
전압 증폭 회로(420)는 도 4의 전압 증폭 회로(320)와 마찬가지로, OP 앰프 OP1, 저항 R1 및 R2로 구성된다. 기준 전압 발생 회로(211)의 PchMOS 트랜지스터 Tp56의 드레인을 OP 앰프 OP1의 +입력단에 접속하고, OP 앰프 OP1의 -입력단을 저항 R1을 거쳐서 고전위측 전원 전압 VDD에 접속하고, 또한 저항 R2를 거쳐서 OP 앰프 OP1 자신의 출력단에 접속한다. OP 앰프 OP1에는 +전원으로서 고전위측 전원 전압 VDD보다 높은 전원 전압인 고전위측 전원 전압 VDD2를 인가하고, -전원으로서 저전위 측 전원 VSS를 인가한다. OP 앰프 OP1의 출력은 리크 전류 검출용 PchMOS 트랜지스터 Tp51의 게이트에 접속되어 있다.
본 실시예의 반도체 집적 회로 장치(400)는 도 3의 반도체 집적 회로 장치(200)의 커런트 미러 회로(212) 대신에 전압 증폭 회로(420)를 적용했을 뿐으로, 동작 원리는 도 3의 실시예 2와 마찬가지이다. 또, 전압 증폭 회로(420)의 동작에 대해서도 도 4의 실시예 3의 전압 증폭 회로(320)의 기판 전압 제어 동작과 완전히 같다.
따라서, 실시예 1 내지 3과 마찬가지 효과를 얻을 수 있다.
(실시예 5)
실시예 5는 리크 전류 검출 블록의 기준 전위 발생 회로에 다른 기준 전위 발생 회로를 적용하는 예이다.
도 6은 본 발명의 실시예 5에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면이다. 본 실시예는 NchMOS 트랜지스터의 리크 전류 검출 회로와 기판 전압 제어 블록과 내부 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 1과 동일 구성 부분에는 동일 부호를 붙여 중복 개소의 설명을 생략한다.
도 6에 있어서, 반도체 집적 회로 장치(500)는 NchMOS 트랜지스터의 리크 전류 검출 블록(510)과, 기판 전압 제어를 행하는 기판 전압 제어 블록(120)과, 반도체 기판 상에 복수의 MOS 트랜지스터를 갖는 내부 회로(130)를 구비하고, 반도체 집적 회로 장치(500)는 내부 회로(130)를 등가적으로 나타낸 NchMOS 트랜지스터 Tn(LSI)에 대해서, 리크 전류 검출용으로 드레인이 정전류원에 접속된 리크 전류 검출용 NchMOS 트랜지스터 Tn1을 이용하는 기본 구성을 취한다.
리크 전류 검출 블록(510)은 기준 전압 발생 회로(511)와, 커런트 미러 회로(112)와, 리크 전류 검출 회로(113)를 구비해서 구성된다. 리크 전류 검출 블록(510)은 커런트 미러 회로(112)를 이용하여, 리크 전류 검출 회로(113)의 리크 전류 검출 NchMOS 트랜지스터 Tn1의 리크 전류값을 임의로 증폭하여 리크 전류의 검출, 판정을 용이하게 한다. 또, 기판 전압 제어에 대한 응답을 빠르게 할 수 있기 때문에, 기판 전압의 변동이 억제된다. 또, 리크 전류 검출 회로(113)가 동작하지 않을 때 리크 전류 검출 회로(113)에 관통 전류가 흐르지 않도록 구성되어 있다.
기준 전압 발생 회로(511)는 리크 전류 검출 회로(113)의 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 게이트 전위 Vg1을 생성하기 위한 전위를 발생하는 전압 발생부(511a)를 구성하는 NchMOS 트랜지스터 Tn6 및 NchMOS 트랜지스터 Tn7과, 소스가 저전위측 전원 전압 VSS에 접속되고, 드레인과 게이트가 또 다른 정전류원(511b)에 접속된 NchMOS 트랜지스터 Tn8과, 이 NchMOS 트랜지스터 Tn8, NchMOS 트랜지스터 Tn6 및 NchMOS 트랜지스터 Tn7에 정전류를 공급하는 정전류원(511b)을 구성하는 NchMOS 트랜지스터 Tn9, PchMOS 트랜지스터 Tp9, PchMOS 트랜지스터 Tp8, PchMOS 트랜지스터 Tp6 및 리크 전류 검출 회로(113)의 PchMOS 트랜지스터 Tp1로 구성된다.
즉, 기준 전압 발생 회로(511)는 도 1의 기준 전압 발생 회로(111)에 또한, 소스가 저전위측 전원 전압 VSS에 접속되고, 드레인과 게이트가 또 다른 정전류원(511b)에 접속된 NchMOS 트랜지스터 Tn8을 추가하여, NchMOS 트랜지스터 Tn6, Tn7의 각각의 게이트를 공통으로 해서, 그 게이트를 상기 NchMOS 트랜지스터 Tn8의 드레인에 접속한 것이다.
바꿔 말하면, 정전류원(511b)에 게이트와 드레인을 접속하고, 소스를 VSS에 접속한 NchMOS 트랜지스터 Tn8의 드레인 전압을, 기준 전위를 발생시키는 NchMOS 트랜지스터 Tn6과 Tn7의 게이트 전위 Vg3에 인가하는 구성으로 되어 있다.
여기서, NchMOS 트랜지스터 Tn6과 Tn7을 흐르는 전류 I6과 NchMOS 트랜지스터 Tn8을 흐르는 전류 I7의 관계를 살펴보면, 이하와 같이 된다.
도 24는 종래의 반도체 집적 회로 장치에 있어서의 Vg, Vb와 Ib의 관계를 도시하는 도면이다.
종래 기술인 문헌 2를 참고로 하면, 도 24에 도시하는 바와 같이 각 NchMOS 트랜지스터의 임계값 전압을 0.55V, W2/W1=10, W3=W2, S 파라미터를 0.08V로 하고, Vg3=0.55V, Vg2=0.08V라고 가정하면, NchMOS 트랜지스터 Tn7의 게이트·소스 전압 Vgs 는 다음 식 (12)로 나타내어진다.
Figure 112006073751250-PAT00012
따라서, I6과 I7은 다음 식 (13)으로 나타내어진다.
Figure 112006073751250-PAT00013
즉, Tn8에 흐르는 I7은 Tn6과 Tn7에 흐르는 I6의 10배의 전류가 흐르게 된다.
따라서, 정전류원으로서 상기 문헌2에 기재된 장치와 같이, 게이트를 VSS에 접속하고, 소스를 VDD에 접속한 PchMOS 트랜지스터의 경우를 생각하면, 예를 들면 I6= 1㎁, I7= 10㎁로 하고, 최소 치수의 PchMOS 트랜지스터의 온 저항을 약 200㏀으로 하면, I6을 흐르게 하는 정전류원용 PchMOS 트랜지스터 Tp6의 채널폭을 0.13㎛로 하면, 채널 길이는 650㎛가 되고, I7을 흐르게 하는 정전류원용 PchMOS 트랜지스터 Tp7의 채널 길이는 65㎛가 된다. 이 경우, 정전류원용 트랜지스터의 사이즈를 10분의 1로 작게 할 수 있다.
또, 본 실시예에서는 상기 문헌2에 기재된 장치에 비해서 회로가 증가되었지만, NchMOS 트랜지스터 Tn9에서 전류값을 결정하고, 정전류원(511b)으로서 NchMOS 트랜지스터 Tn9와 커런트 미러 회로를 구성함으로써 상기한 바와 같은 채널 길이가 매우 긴 MOS 트랜지스터를 사용할 필요가 없고, 회로 증가에 의한 면적 증가는 약간이며, 상술한 트랜지스터 사이즈 축소의 효과 측면이 크다. 커런트 미러 회로의 단수를 늘리면, 더욱 면적을 축소하는 것이 가능하다.
또, 본 실시예는 실시예 1에 비해서, NchMOS 트랜지스터 Tn6, Tn7 게이트를 다른 NchMOS 트랜지스터 Tn8에 의해서 독립해서 제어할 수 있고, 전류 조정 가능 범위가 넓다고 하는 이점을 가지고 있다.
기준 전압 발생 회로(511) 이외에는 실시예 1과 완전히 같으므로, 상기 식 (8)로 나타낸 내부 회로의 NchMOS 트랜지스터 Tn (LSI)의 리크 전류와 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 리크 전류의 검출 배율의 관계가 성립한다.
(실시예 6)
실시예 6은 리크 전류 검출 블록의 기준 전위 발생 회로에 다른 기준 전위 발생 회로를 적용하는 예이다.
도 7은 본 발명의 실시예 6에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면이다. 본 실시예는 PchMOS 트랜지스터의 리크 전류 검출 회로와 기판 전압 제어 블록과 내부 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 3과 동일 구성 부분에는 동일 부호를 붙여 중복 개소의 설명을 생략한다.
도 7에 있어서, 반도체 집적 회로 장치(600)는 PchMOS 트랜지스터의 리크 전류 검출 블록(610)과, 기판 전압 제어를 행하는 기판 전압 제어 블록(120)과, 반도 체 기판 상에 복수의 MOS 트랜지스터를 갖는 내부 회로(130)를 구비하고, 반도체 집적 회로 장치(600)는 내부 회로(130)를 등가적으로 나타낸 PchMOS 트랜지스터 Tp(LSI)에 대해서, 리크 전류 검출용으로 드레인이 정전류원에 접속된 리크 전류 검출용 PchMOS 트랜지스터 Tp51을 이용하는 기본 구성을 취한다.
리크 전류 검출 블록(610)은 기준 전압 발생 회로(611)와, 커런트 미러 회로(212)와, 리크 전류 검출 회로(213)를 구비해서 구성된다. 리크 전류 검출 블록(610)은 커런트 미러 회로(212)를 이용하여, 리크 전류 검출 회로(213)의 리크 전류 검출용 PchMOS 트랜지스터 Tp51의 리크 전류값을 임의로 증폭해서 리크 전류의 검출, 판정을 용이하게 한다. 또, 기판 전압 제어에 대한 응답을 빠르게 할 수 있기 때문에, 기판 전압의 변동이 억제된다. 또, 리크 전류 검출 회로(213)가 동작하지 않을 때에, 리크 전류 검출 회로(213)에 관통 전류가 흐르지 않도록 구성되어 있다.
기준 전압 발생 회로(611)는 리크 전류 검출 회로(213)의 리크 전류 검출용 PchMOS 트랜지스터 Tp51의 게이트 전위 Vg11을 생성하기 위한 전위를 발생하는 전압 발생부(611a)를 구성하는 PchMOS 트랜지스터 Tp56 및 PchMOS 트랜지스터 Tp57과, 소스가 고전위측 전원 전압 VDD에 접속되고, 드레인과 게이트가 또 다른 정전류원(611b)에 접속된 PchMOS 트랜지스터 Tp58과, 이 PchMOS 트랜지스터 Tp58, PchMOS 트랜지스터 Tp56 및 PchMOS 트랜지스터 Tp57에 정전류를 공급하는 정전류원(611b)을 구성하는 PchMOS 트랜지스터 Tp59, NchMOS 트랜지스터 Tn59, NchMOS 트랜지스터 Tn58, NchMOS 트랜지스터 Tn56 및 리크 전류 검출 회로(213)의 NchMOS 트랜지스터 Tn51로 구성된다.
즉, 기준 전압 발생 회로(611)는 도 3의 기준 전압 발생 회로(211)에 더해서 소스가 고전위측 전원 전압 VDD에 접속되고, 드레인과 게이트가 또 다른 정전류원(611b)에 접속된 PchMOS 트랜지스터 Tp58을 추가하고, PchMOS 트랜지스터 Tp56, Tp57 각각의 게이트를 공통으로 해서, 그 게이트를 상기 PchMOS 트랜지스터 Tp58의 드레인에 접속한 것이다.
바꿔 말하면, 정전류원(611b)에 게이트와 드레인을 접속하고, 소스를 VDD에 접속한 PchMOS 트랜지스터 Tp58의 드레인 전압을 기준 전위를 발생시키는 PchMOS 트랜지스터 Tp56과 Tp57의 게이트 전위 Vg13에 인가하는 구성으로 되어 있다.
실시예 6에 의하면, NchMOS 트랜지스터와 PchMOS 트랜지스터가 교체될 뿐으로, 동작 원리는 도 6에 도시하는 회로와 완전히 같다.
따라서, 실시예 1 내지 5와 마찬가지 효과를 얻을 수 있다. 특히, 본 실시예는 실시예 5와 마찬가지로 실시예 2에 비해서, PchMOS 트랜지스터 Tp56, Tp57의 게이트를 다른 PchMOS 트랜지스터 Tp58에 의해서 독립적으로 제어할 수 있고, 전류 조정 가능 범위가 넓다는 이점을 가지고 있다.
(실시예 7)
실시예 7은 리크 전류 검출용 NchMOS 트랜지스터를 이용한 리크 전류 검출 회로에 있어서, 커런트 미러 회로 대신에 전압 증폭 회로를 적용함과 동시에, 리크 전류 검출 블록의 기준 전위 발생 회로에 다른 기준 전위 발생 회로를 적용하는 예이다.
도 8은 본 발명의 실시예 7에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면이다. 본 실시예는 NchMOS 트랜지스터의 리크 전류 검출 회로와 기판 전압 제어 블록과 내부 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 4 및 도 6과 동일 구성 부분에는 동일 부호를 붙여 중복 개소의 설명을 생략한다.
도 8에 있어서, 반도체 집적 회로 장치(700)는 NchMOS 트랜지스터의 리크 전류 검출 블록(710)과, 기판 전압 제어를 행하는 기판 전압 제어 블록(120)과, 반도체 기판 상에 복수의 MOS 트랜지스터를 갖는 내부 회로(130)를 구비하고, 반도체 집적 회로 장치(700)는 내부 회로(130)를 등가적으로 나타낸 NchMOS 트랜지스터 Tn(LSI)에 대해서, 리크 전류 검출용으로 드레인이 정전류원에 접속된 리크 전류 검출용 NchMOS 트랜지스터 Tn1을 이용하는 기본 구성을 취한다.
리크 전류 검출 블록(710)은 기준 전압 발생 회로(511)와, 전압 증폭 회로(320)와, 리크 전류 검출 회로(113)를 구비해서 구성된다. 리크 전류 검출 블록(710)은 전압 증폭 회로(320)를 이용하여, 리크 전류 검출 회로(113)의 리크 전류 검출 NchMOS 트랜지스터 Tn1의 리크 전류값을 임의로 증폭하여 리크 전류의 검 출, 판정을 용이하게 한다. 또, 기판 전압 제어에 대한 응답을 빠르게 할 수 있기 때문에, 기판 전압의 변동이 억제된다. 또, 리크 전류 검출 회로(113)가 동작하지 않을 때에, 리크 전류 검출 회로(113)에 관통 전류가 흐르지 않도록 구성되어 있다.
기준 전압 발생 회로(511)는 도 4의 기준 전압 발생 회로(111)에 더해서, 소스가 저전위측 전원 전압 VSS에 접속되고, 드레인과 게이트가 또 다른 정전류원(511b)에 접속된 NchMOS 트랜지스터 Tn8을 추가하고, NchMOS 트랜지스터 Tn6, Tn7 각각의 게이트를 공통으로 해서, 그 게이트를 상기 NchMOS 트랜지스터 Tn8의 드레인에 접속한 것이다.
전압 증폭 회로(320)는 도 4와 마찬가지로, OP 앰프 OP1, 저항 R1 및 R2로 구성된다. 기준 전압 발생 회로(511)의 NchMOS 트랜지스터 Tn6의 드레인을 OP 앰프 OP1의 +입력단에 접속하고, OP 앰프 OP1의 -입력단은 저항 R1을 거쳐서 저전위측 전원 전압 VSS에 접속하고, 또한 저항 R2를 거쳐서 OP 앰프 OP1 자신의 출력에 접속한다. OP 앰프 OP1에는 +전원으로서 고전위측 전원 전압 VDD를 인가하고, -전원으로서 VSS보다 낮은 전원 전압인 VSS2를 인가한다. OP 앰프 OP1의 출력은 리크 전류 검출 NchMOS 트랜지스터 Tn1의 게이트에 접속되어 있다.
이와 같이, 본 실시예에 따르면, 기준 전압 발생 회로(511) 이외는 도 4의 실시예 3과 완전히 같으므로, 상기 식 (11)로 나타낸 내부 회로의 NchMOS 트랜지스터 Tn (LSI)의 리크 전류와 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 리크 전류의 검출 배율의 관계가 성립한다.
또, 기준 전압 발생 회로(511)를 구비하고 있으므로, 실시예 6과 마찬가지로 실시예 1에 비해서, NchMOS 트랜지스터 Tn6, Tn7의 게이트를 다른 NchMOS 트랜지스터 Tn8에 의해서 독립적으로 제어할 수 있어서 전류조정 가능범위가 넓다고 하는 이점을 가지고 있다.
(실시예 8)
실시예 8은 리크 전류 검출용 PchMOS 트랜지스터를 이용한 리크 전류 검출 회로에 있어서, 커런트 미러 회로 대신에 전압 증폭 회로를 적용함과 동시에, 리크 전류 검출 블록의 기준 전위 발생 회로에 다른 기준 전위 발생 회로를 적용하는 예이다.
도 9는 본 발명의 실시예 8에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면이다. 본 실시예는 PchMOS 트랜지스터의 리크 전류 검출 회로와 기판 전압 제어 블록과 내부 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 5 및 도 7과 동일 구성 부분에는 동일 부호를 붙여 중복 개소의 설명을 생략한다.
도 9에 있어서, 반도체 집적 회로 장치(800)는 PchMOS 트랜지스터의 리크 전류 검출 블록(810)과, 기판 전압 제어를 행하는 기판 전압 제어 블록(120)과, 반도 체 기판 상에 복수의 MOS 트랜지스터를 갖는 내부 회로(130)를 구비하고, 반도체 집적 회로 장치(800)는 내부 회로(130)를 등가적으로 나타낸 PchMOS 트랜지스터 Tp(LSI)에 대해서 리크 전류 검출용으로 드레인이 정전류원에 접속된 리크 전류 검출용 PchMOS 트랜지스터 Tp51을 이용하는 기본 구성을 취한다.
리크 전류 검출 블록(810)은 기준 전압 발생 회로(611)와, 전압 증폭 회로(420)와, 리크 전류 검출 회로(213)를 구비해서 구성된다. 리크 전류 검출 블록(810)은 전압 증폭 회로(420)를 이용하여, 리크 전류 검출 회로(213)의 리크 전류 검출용 PchMOS 트랜지스터 Tp51의 리크 전류값을 임의로 증폭해서 리크 전류의 검출, 판정을 용이하게 한다. 또, 기판 전압 제어에 대한 응답을 빠르게 할 수 있기 때문에, 기판 전압의 변동이 억제된다. 또, 리크 전류 검출 회로(213)가 동작하지 않을 때에, 리크 전류 검출 회로(213)에 관통 전류가 흐르지 않도록 구성되어 있다.
기준 전압 발생 회로(611)는 도 5의 기준 전압 발생 회로(211)에 더해서, 소스가 고전위측 전원 전압 VDD에 접속되고, 드레인과 게이트가 또 다른 정전류원(611b)에 접속된 PchMOS 트랜지스터 Tp58을 추가하여, PchMOS 트랜지스터 Tp56, Tp57 각각의 게이트를 공통으로 해서, 그 게이트를 상기 PchMOS 트랜지스터 Tp58의 드레인에 접속한 것이다.
전압 증폭 회로(420)는 도 5와 마찬가지로, OP 앰프 OP1, 저항 R1 및 R2로 구 성된다. 기준 전압 발생 회로(611)의 PchMOS 트랜지스터 Tp56의 드레인을 OP 앰프 OP1의 +입력단에 접속하고, OP 앰프 OP1의 -입력단은 저항 R1을 거쳐서 고전위측 전원 전압 VDD에 접속하고 또한 저항 R2를 거쳐서 OP 앰프 OP1 자신의 출력에 접속한다. OP 앰프 OP1에는 +전원으로서 고전위측 전원 전압 VDD보다 높은 전원 전압인 고전위측 전원 전압 VDD2를 인가하고, -전원으로서 저전위측 전원 VSS를 인가한다. OP 앰프 OP1의 출력은 리크 전류 검출용 PchMOS 트랜지스터 Tp51의 게이트에 접속되어 있다.
이와 같이, 본 실시예에서는 NchMOS 트랜지스터와 PchMOS 트랜지스터가 교체될 뿐으로, 동작 원리는 도 8에 도시하는 회로와 완전히 같다. 따라서, 본 실시예에 따르면, 실시예 1 내지 4의 효과에 더하여, 또, PchMOS 트랜지스터 Tp56, Tp57의 게이트를 다른 PchMOS 트랜지스터 Tp58에 의해서 독립적으로 제어할 수 있어서 전류 조정 가능 범위가 넓다고 하는 이점을 가지고 있다.
(실시예 9)
실시예 9는 리크 전류 검출 블록의 리크 전류 검출 회로 및 기준 전위 발생 회로에 별도의 리크 전류 검출 회로 및 기준 전위 발생 회로를 적용하는 예이다.
도 10은 본 발명의 실시예 9에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면이다. 본 실시예는 NchMOS 트랜지스터의 리크 전류 검출 회로와 기판 전압 제어 블록과 내부 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 1과 동일 구성 부분에는 동일 부호를 붙여 중복 개소의 설명을 생략한다.
도 10에 있어서, 반도체 집적 회로 장치(900)는 NchMOS 트랜지스터의 리크 전류 검출 블록(910)과, 기판 전압 제어를 행하는 기판 전압 제어 블록(120)과, 반도체 기판 상에 복수의 MOS 트랜지스터를 갖는 내부 회로(130)를 구비하고, 반도체 집적 회로 장치(900)는 내부 회로(130)를 등가적으로 나타낸 NchMOS 트랜지스터 Tn(LSI)에 대해서, 드레인이 고전위측 전원 전압 VDD에 접속되고, 소스가 정전류원에 접속되고, 기판 전압이 기판 전압 제어 블록(120)에 의해 제어된 리크 전류 검출용 NchMOS 트랜지스터 Tn21에 의해 구성된 소스 폴로워 회로를 이용하는 기본 구성을 취한다.
리크 전류 검출 블록(910)은 기준 전압 발생 회로(911)와, 커런트 미러 회로(112)와, 리크 전류 검출 회로(913)를 구비해서 구성된다. 리크 전류 검출 블록(910)은 커런트 미러 회로(112)를 이용하여 리크 전류 검출 회로(913)의 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 리크 전류값을 임의로 증폭함과 동시에, 리크 전류 검출용 NchMOS 트랜지스터 Tn21에 의해 구성된 소스 폴로워 회로를 이용하여 상기 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 소스 전위를 기준 전위와의 전위 비교에 의해 검출하여, 리크 전류의 검출, 판정을 용이하게 한다. 또, 리크 전류 검출 회로(913)가 동작하지 않을 때에, 리크 전류 검출 회로(913)에 관통 전류가 흐르지 않도록 구성되어 있다.
기준 전압 발생 회로(911)는 리크 전류 검출 회로(913)의 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 게이트 전위 Vg1을 생성하기 위한 전위를 발생하는 전압 발생부(911a)를 구성하는 NchMOS 트랜지스터 Tn6 및 NchMOS 트랜지스터 Tn7과, 이 NchMOS 트랜지스터 Tn6 및 NchMOS 트랜지스터 Tn7에 정전류를 공급하는 정전류원(911b)을 구성하는 NchMOS 트랜지스터 Tn9, PchMOS 트랜지스터 Tp9 및 PchMOS 트랜지스터 Tp6과, 리크 전류 검출 회로(913)의 정전류원 NchMOS 트랜지스터 Tn22의 게이트 전압을 생성하는 회로(911c)를 구성하는 NchMOS 트랜지스터 Tn10 및 PchMOS 트랜지스터 Tp10으로 이루어진다.
즉, 기준 전압 발생 회로(911)는 도 1의 기준 전압 발생 회로(111)에 또, 소스가 저전위측 전원 전압 VSS보다 저전위의 저전위측 전원 전압 VSS2에 접속되고, 드레인과 게이트가 리크 전류 검출 회로(913)의 정전류원 NchMOS 트랜지스터 Tn22의 게이트에 접속된 NchMOS 트랜지스터 Tn10, 및 NchMOS 트랜지스터 Tn10에 정전류를 공급하는 PchMOS 트랜지스터 Tp10을 추가한 것이다.
리크 전류 검출 회로(913)는 드레인이 VDD에 접속되고, 소스가 정전류원에 접속되며, 전위 Vg1을 게이트에서 받고, 기판 전압이 기판 전압 제어 블록(120)에 의해 제어되는 리크 전류 검출용 NchMOS 트랜지스터 Tn21과, 소스가 저전위측 전원 전압 VSS보다 저전위의 저전위측 전원 전압 VSS2에 접속되고, 드레인이 리크 전류 검출용 NchMOS 트랜지스터 Tn21에 접속되는 정전류원 NchMOS 트랜지스터 Tn22와, 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 소스 전위와 기준 전위인 VSS 전위를 비교하는 비교기 COMP1과, 소스가 고전위측 전원 전압 VDD에 접속되고, 드레인이 비교기 COMP1에 접속되며, 게이트에서 인버터 회로 G3을 거쳐서 컨트롤러(121)로부터의 제어 신호 N을 받는 PchMOS 트랜지스터 Tp11을 구비해서 구성된다.
이와 같이, 리크 전류 검출 블록(910)은 전술한 각 실시예 1, 3, 5 및 7과 같이 회로 접속된 리크 전류 검출용 NchMOS 트랜지스터 Tn1 대신에, 드레인이 VDD에 접속되고, 소스가 정전류원에 접속되고, 기판 전압이 기판 전압 제어 블록(120)에 의해 제어된 리크 전류 검출용 NchMOS 트랜지스터 Tn21에 의해 구성된 소스 폴로워 회로를 이용하며, 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 소스 전위를 비교기 COMP1에 의해서 기준 전위인 VSS와 전위 비교를 행하는 구성을 취한다.
이하, 상술한 바와 같이 구성된 반도체 집적 회로 장치(900)의 기판 전압 제어 동작에 대해서 설명한다. 전체 동작은 실시예 1 및 3과 마찬가지이기 때문에 설명을 생략하고, 다른 동작에 대해서 설명한다.
도 1에 도시하는 실시예 1과는 리크 전류 검출 회로의 구성이 다르고, 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 드레인측에 정전류원을 접속하는데 대해서, 본 실시예에서는 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 소스측에 정전류원을 접속하고, 그 소스 전위를 비교기 COMP1을 이용하여 기준 전위인 VSS와 비교하는 구성이다. 비교기 COMP1에는 전원 전압으로서 VDD와 VSS보다 낮은 전압인 VSS2를 인가한다. 내부 회로(130)에 있어서는 VSS는 복수의 NchMOS 트랜지스터의 소스에 접속되어 있다. 비교기 COMP1의 출력은 기판 전압 제어 블록(120)에 입력된다.
비교기 COMP1은 콤페어레이터(comparator)나 OP 앰프로 구성되며, 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 소스 전위가 기준 전위인 VSS보다 높으면, 로우 레벨의 검출 신호 N을 출력한다. 기판 전압 제어 블록(120)은 실시예 1과 마찬가지 동작을 행하여 기판 전압을 출력하고, 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 기판 전압을 내린다(크게 한다). 그 결과, 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 임계값 전압이 커지고, 소스 전위가 내려간다. 반대로, 소스 전위가 기준 전압인 VSS보다 낮으면, 비교기 COMP1은 하이 레벨의 검출 신호 N을 출력하고, 기판 전압 제어 블록(120)은 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 기판 전압을 올리도록(작게 하도록) 동작한다. 그 결과, 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 임계값 전압이 작아지고, 소스 전위가 올라간다.
리크 전류 검출용 NchMOS 트랜지스터 Tn21의 게이트 전위를 생성하는 회로는 실시예 1과 마찬가지로, 기준 전압 발생 회로(911)와 커런트 미러 회로(112)로 구성된다. 다만, 기준 전압 발생 회로(911)에는 정전류원 NchMOS 트랜지스터 Tn22의 게이트 전압을 생성하는 NchMOS 트랜지스터 Tn10 및 PchMOS 트랜지스터 Tp10 회로가 추가되어 있다. 따라서, 상기 식 (8)로 나타낸 내부 회로의 NchMOS 트랜지스터의 리크 전류와 리크 전류 검출용 NchMOS 트랜지스터의 리크 전류의 검출 배율의 관계는 본 실시예에 있어서도 성립한다.
이상 기술한 바와 같이, 본 실시예에 따르면, 리크 전류 검출용 NchMOS 트랜지스터 Tn1 대신에, 드레인이 고전위측 전원 전압 VDD에 접속되고, 소스가 정전류원에 접속되고, 기판 전압이 기판 전압 제어 블록(120)에 의해 제어된 리크 전류 검출용 NchMOS 트랜지스터 Tn21에 의해 구성된 소스 폴로워 회로를 이용하여, 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 소스 전위를 비교기 COMP1에 의해서, 기준 전위인 저전위측 전원 전압 VSS와 전위 비교를 행함으로써 마찬가지로 리크 전류를 검출할 수 있다. 특히, 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 검출 전류값을 임의의 배율로 증가시킬 수 있기 때문에, 리크 전류의 검출 및 목표 전류값과의 비교, 판정이 매우 용이하게 된다.
(실시예 10)
실시예 10은 리크 전류 검출 블록의 리크 전류 검출 회로 및 기준 전위 발생 회로에 다른 리크 전류 검출 회로 및 기준 전위 발생 회로를 적용하는 예이다.
도 11은 본 발명의 실시예 10에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면이다. 본 실시예는 PchMOS 트랜지스터의 리크 전류 검출 회로와 기판 전압 제어 블록과 내부 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 3과 동일 구성 부분에는 동일 부호를 붙여 중복 개소의 설명을 생략한다.
도 11에 있어서, 반도체 집적 회로 장치(1000)는 PchMOS 트랜지스터의 리크 전류 검출 블록(1010)과, 기판 전압 제어를 행하는 기판 전압 제어 블록(120)과, 반도체 기판 상에 복수의 MOS 트랜지스터를 갖는 내부 회로(130)를 구비하고, 반도체 집적 회로 장치(1000)는 내부 회로(130)를 등가적으로 나타낸 PchMOS 트랜지스터 Tp (LSI))에 대해서 드레인이 저전위측 전원 전압 VSS에 접속되고, 소스가 정전류원에 접속되고, 기판 전압이 기판 전압 제어 블록(120)에 의해 제어되는 리크 전류 검출용 PchMOS 트랜지스터 Tp71에 의해 구성된 소스 폴로워 회로를 이용하는 기본 구성을 취한다.
리크 전류 검출 블록(1010)은 기준 전압 발생 회로(1011)와, 커런트 미러 회로(212)와, 리크 전류 검출 회로(1013)를 구비해서 구성된다. 리크 전류 검출 블록(1010)은 커런트 미러 회로(212)를 이용하여 리크 전류 검출 회로(1013)의 리크 전류 검출용 PchMOS 트랜지스터 Tp71의 리크 전류값을 임의로 증폭함과 동시에, 리 크 전류 검출용 PchMOS 트랜지스터 Tp71에 의해 구성된 소스 폴로워 회로를 이용하여 상기 리크 전류 검출용 PchMOS 트랜지스터 Tp71의 소스 전위를, 기준 전위와의 전위 비교에 의해 검출하고, 리크 전류의 검출, 판정을 용이하게 한다. 또, 리크 전류 검출 회로(1013)가 동작하지 않을 때에, 리크 전류 검출 회로(1013)에 관통 전류가 흐르지 않도록 구성되어 있다.
기준 전압 발생 회로(1011)는 리크 전류 검출 회로(1013)의 리크 전류 검출용 PchMOS 트랜지스터 Tp71의 게이트 전위 Vg11을 생성하기 위한 전위를 발생하는 전압 발생부(1011a)를 구성하는 PchMOS 트랜지스터 Tp56 및 PchMOS 트랜지스터 Tp57과, 이 PchMOS 트랜지스터 Tp56 및 PchMOS 트랜지스터 Tp57에 정전류를 공급하는 정전류원(1011b)를 구성하는 PchMOS 트랜지스터 Tp59, NchMOS 트랜지스터 Tn59 및 NchMOS 트랜지스터 Tn56과, 리크 전류 검출 회로(1013)의 정전류원 PchMOS 트랜지스터 Tp72의 게이트 전압을 생성하는 회로(1011c)를 구성하는 PchMOS 트랜지스터 Tp60 및 NchMOS 트랜지스터 Tn60으로 이루어진다.
즉, 기준 전압 발생 회로(1011)는 도 3의 기준 전압 발생 회로(211)에 더해서, 소스가 고전위측 전원 전압 VDD보다 고전위의 고전위측 전원 전압 VDD2에 접속되고, 드레인과 게이트가 리크 전류 검출 회로(1013)의 정전류원 PchMOS 트랜지스터 Tp72의 게이트에 접속된 PchMOS 트랜지스터 Tp60 및 PchMOS 트랜지스터 Tp60에 정전류 를 공급하는 NchMOS 트랜지스터 Tn60을 추가한 것이다.
리크 전류 검출 회로(1013)는 드레인이 VSS에 접속되고, 소스가 정전류원에 접속되며, 전위 Vg11을 게이트에서 받고, 기판 전압이 기판 전압 제어 블록(120)에 의해 제어되는 리크 전류 검출용 PchMOS 트랜지스터 Tp71과, 소스가 고전위측 전원 전압 VDD보다 고전위의 고전위측 전원 전압 VDD2에 접속되고, 드레인이 리크 전류 검출용 PchMOS 트랜지스터 Tp71에 접속되는 정전류원 PchMOS 트랜지스터 Tp72와, 리크 전류 검출용 PchMOS 트랜지스터 Tp71의 소스 전위와 기준 전위인 VDD 전위를 비교하는 비교기 COMP2와, 소스가 저전위측 전원 전압 VSS에 접속되고, 드레인이 비교기 COMP2에 접속되고, 게이트에서 인버터 회로 G52를 거쳐서 컨트롤러(121)로부터의 제어 신호 P를 받는 NchMOS 트랜지스터 Tn61을 구비해서 구성된다.
이와 같이, 리크 전류 검출 블록(1010)은 전술한 각 실시예 2, 4, 6 및 8과 같이 회로 접속된 리크 전류 검출용 PchMOS 트랜지스터 Tp51 대신에, 드레인이 VSS에 접속되고, 소스가 정전류원에 접속되며, 기판 전압이 기판 전압 제어 블록(120)에 의해 제어된 리크 전류 검출용 PchMOS 트랜지스터 Tp71에 의해 구성된 소스 폴로워 회로를 이용하여, 리크 전류 검출용 PchMOS 트랜지스터 Tp71의 소스 전위를 비교기 COMP2에 의해서, 기준 전위인 VDD와 전위 비교를 행하는 구성을 취한다.
본 실시예에서는 NchMOS 트랜지스터와 PchMOS 트랜지스터가 교체될 뿐으로, 동작 원리는 도 10에 도시하는 회로와 완전히 같다. 따라서, 본 실시예 10에 있어서도 실시예 9와 마찬가지로, 리크 전류 검출용 PchMOS 트랜지스터 Tp71의 검출 전류값을 임의의 배율로 증가시킬 수 있기 때문에, 리크 전류의 검출 및 목표 전류값과의 비교, 판정이 매우 용이하게 된다.
상술한 실시예 9 및 실시예 10은 소스 폴로워 회로와 비교기를 이용한 임계값 전압 제어 회로에 적용한 예이다. 소스 폴로워 회로와 비교기를 이용하는 구성을, 도 4 및 도 5의 실시예 3 및 실시예 4에서 나타낸 OP 앰프를 이용한 전압 증폭 회로나, 도 6 내지 도 9의 실시예 5 내지 실시예 8에서 나타낸 기준 전압 발생 회로와의 조합에 의한 구성에 적용하는 것도 가능하고, 마찬가지 효과를 얻을 수가 있다.
(실시예 11)
실시예 11은 비교기의 DC 오프셋을 없애는 리크 전류 검출 회로에 적용하는 예이다.
도 12는 본 발명의 실시예 11에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면이다. 본 실시예는 NchMOS 트랜지스터의 리크 전류 검출 회로와 기판 전압 제어 블록과 내부 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 10과 동일 구성 부분에는 동일 부호를 붙여 중복 개소의 설명을 생략한다.
도 12에 있어서, 반도체 집적 회로 장치(1100)는 NchMOS 트랜지스터의 리크 전류 검출 블록(1110)과, 기판 전압 제어를 행하는 기판 전압 제어 블록(1120)과, 반도체 기판 상에 복수의 MOS 트랜지스터를 갖는 내부 회로(130)를 구비하고, 반도체 집적 회로 장치(1100)는 내부 회로(130)를 등가적으로 나타낸 NchMOS 트랜지스터 Tn (LSI)에 대해서, 드레인이 고전위측 전원 전압 VDD에 접속되고, 소스가 정전류원에 접속되고, 기판 전압이 기판 전압 제어 블록(1120)에 의해 제어된 리크 전류 검출용 NchMOS 트랜지스터 Tn21에 의해 구성된 소스 폴로워 회로를 이용하는 기본 구성을 취한다.
리크 전류 검출 블록(1110)은 기준 전압 발생 회로(911)와, 커런트 미러 회로(112)와, 리크 전류 검출 회로(1113)를 구비해서 구성된다. 리크 전류 검출 블록(1110)은 커런트 미러 회로(112)를 이용하여, 리크 전류 검출 회로(1113)의 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 리크 전류값을 임의로 증폭함과 동시에, 리크 전류 검출용 NchMOS 트랜지스터 Tn21에 의해 구성된 소스 폴로워 회로를 이용하여, 상기 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 소스 전위를, 기준 전위와의 전위 비교에 의해 검출하여, 리크 전류의 검출, 판정을 용이하게 한다. 또, 리크 전류 검출 회로(1113)가 동작하지 않을 때에, 리크 전류 검출 회로(1113)에 관통 전류가 흐르지 않도록 구성되어 있다.
리크 전류 검출 회로(1113)는 드레인이 VDD에 접속되고, 소스가 정전류원에 접속되며, 전위 Vg1을 게이트에서 받고, 기판 전압이 기판 전압 제어 블록(1120)에 의해 제어된 리크 전류 검출용 NchMOS 트랜지스터 Tn21과, 소스가 저전위측 전원 전압 VSS보다 저전위의 저전위측 전원 전압 VSS2에 접속되고, 드레인이 리크 전류 검출용 NchMOS 트랜지스터 Tn21에 접속되는 정전류원 NchMOS 트랜지스터 Tn22와, 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 소스 전위와 기준 전위인 VSS 전위를 비교하는 비교기 COMP1과, 비교기 COMP1의 각각의 입력 단자 IN1, IN2와, 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 소스 및 VSS 단자 사이에 설치되고, 내부 회로(130)가 동작하지 않을 때에, 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 소스 및 VSS 단자와 비교기 COMP1의 각각의 입력 단자 사이를 전환하는 입력 전환용 스위치(1114)와, 소스가 고전위측 전원 전압 VDD에 접속되고, 드레인이 비교기 COMP1에 접속되고, 게이트에서 인버터 회로 G4를 거쳐서 컨트롤러(1121)로부터의 제어 신호 N을 받는 PchMOS 트랜지스터 Tp11을 구비해서 구성된다.
즉, 리크 전류 검출 회로(1113)는 도 10의 리크 전류 검출 회로(913)의 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 소스와 비교기 COMP1 사이에, 비교기 COMP1의 각각의 입력 단자 IN1, IN2와, 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 소스 및 VSS 단자 사이에 설치되고, 내부 회로(130)가 동작하지 않을 때에, 리크 전류 검 출용 NchMOS 트랜지스터 Tn21의 소스 및 VSS 단자와 비교기 COMP1의 각각의 입력 단자 사이를 전환하는 입력 전환용 스위치(1114)를 구비하는 구성을 취한다.
기판 전압 제어 블록(1120)은 비교기 COMP1의 출력을 수취해서, 리크 전류 검출용 NchMOS 트랜지스터 Tn21 및 내부 회로(130)의 NchMOS 트랜지스터 Tn (LSI)의 기판에 인가하는 기판 전압을 바꾸는 제어를 행하는 컨트롤러(1121)와, 컨트롤러(1121)로부터의 디지털값을 DA 변환하여 기판 전압을 발생하는 DA 변환기(122)를 구비한다. 또, 기판 전압 제어 블록(1120)은 입력 전환용 스위치(1114)의 전환 제어와 오프셋 조정량 연산 제어의 용이성 때문에 디지털 회로로 구성된다.
본 실시예는 도 10의 반도체 집적 회로 장치(900)에 있어서, 비교기 COMP1 각각의 입력 단자 IN1, IN2와, 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 소스 및 VSS 단자 사이에 입력 전환용 스위치(1114)를 마련한 구성이다. 또, 기판 전압 제어 블록(1120)의 컨트롤러(1121)가 또한 입력 전환용 스위치(1114)의 전환 제어와 오프셋 조정량 연산 제어의 기능을 구비한다.
도 13은 상기 컨트롤러(1121)의 회로 구성을 도시하는 도면이다.
도 13에 있어서, 컨트롤러(1121)는 인버터(1131) 및 셀렉터(1132)로 이루어지고, 비교기 COMP1의 출력 신호의 극성을 선택적으로 반전시키기 위한 극성 반전기(1133)와, 입력 데이터 보정부(1134)와, 레지스터2와 레지스터13을 전환하는 셀렉터(1135)와, 동작 모드 신호가 입력됨과 동시에 모드 전환 신호1, 모드 전환 신호2 및 제어 신호 N/P를 출력하여 각 회로를 제어하는 제어 회로(1136)를 구비해서 구성된다.
입력 전환용 스위치(1114)와 극성 반전기(1133)는 모드 전환 신호1에 의해서 제어되고, 셀렉터(1135)는 모드 전환 신호2에 의해서 제어된다.
입력 데이터 보정부(1134)는 업다운 카운터(1141)와 레지스터(1142)(레지스터1)로 이루어지고, 1 LSB(Least Significant Bit)씩 변화시키는 순차 비교법을 이용한 기판 전압 설정값 생성 수단(1143)과, 기판 전압 설정 상한값 레지스터(1144), 기판 전압 설정 하한값 레지스터(1145), 비교 회로(1146) 및 레지스터(1147)(레지스터2)로 이루어지는 기판 전압 설정값 상한 하한 비교 회로(1148)와, 제 1 기판 전압 설정값 및 제 2 기판 전압 설정값을 일시적으로 저장하기 위한 레지스터(1149)(레지스터11) 및 레지스터(1150)(레지스터12)와, 연산 회로(1151)와, 연산 결과를 저장하기 위한 레지스터(1152)(레지스터13)를 구비해서 구성된다.
이하, 상술한 바와 같이 구성된 반도체 집적 회로 장치(1100)의 동작에 대해서 설명한다.
리크 전류 검출용 NchMOS 트랜지스터 Tn21의 게이트 전위 Vg1을 생성하는 회로는 도 10의 실시예 9와 완전히 같다. 따라서, 상기 식 (8)로 나타낸 내부 회로(130)의 NchMOS 트랜지스터의 리크 전류와 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 리크 전류의 검출 배율의 관계는 본 실시예에서도 성립한다.
반도체 집적 회로 장치(1100)의 기판 전압 제어의 전체 동작은 실시예 9와 마찬가지이기 때문에 생략하고, 오프셋 보상 동작에 대해서 설명한다.
우선, 상기 기판 전압 제어 동작에 있어서의, 비교기 COMP1의 DC 오프셋을 보상하기 위한 동작에 대해서 기술한다.
이 동작은 내부 회로(130)가 동작하지 않을 때에 있어서의, 제 1 기판 전압 설정값을 구하는 동작(제 1 입력 모드)과, 제 2 기판 전압 설정값을 구하는 동작(제 2 입력 모드)과, 제 3 기판 전압 설정값을 구하는 동작(연산 모드)에 의해 행해진다.
그리고, 이와 같이 구해진 제 3 기판 전압 설정값을 이용하여 기판 전압을 인가함으로써, 비교기 COMP1의 DC 오프셋을 제거할 수 있다.
입력 전환용 스위치(1114)는 도 13에 도시하는 바와 같이, 입력 단자 A, B를, 출력 단자 C, D 중 어느 것에 선택적으로 접속되는 기능을 가진다.
제 1 입력 모드시에는 입력 전환용 스위치(1114)는 A 단자와 C 단자가 접속되고, 또, B 단자와 D 단자가 접속되어 있고, 극성 반전기(1133)에 있어서의 셀렉터(1132)는 비교기 COMP1의 출력 신호를 그대로 통과시킨다.
비교기 COMP1의 출력 신호는 기판 전압 설정값 생성 수단(1143)으로서 기능하는 업다운 카운터(1141)에 인가된다.
우선 기판 전압 제어의 동작을 개시하기 전에, 업다운 카운터(1141)의 카운트값 및 레지스터(1142)(레지스터1)의 값을 제로(0)로 리셋하거나, 전회에 측정한 값을 설정한다. 다음으로, 업다운 카운터(1141)는 이 때 인가되는 비교기 COMP1의 출력 신호가 +1(하이 레벨)일 때에는 업 카운트하고, -1(로우 레벨)일 때에는 다운 카운트해서, 카운트값을 레지스터1에 저장한다.
입력 데이터 보정부(1134)에 저장된 기판 전압 설정 상한값 및 기판 전압 설정 하한값과, 레지스터1의 값을 비교 회로를 이용하여 비교하고, 레지스터1의 값이 기판 전압 설정 상한값을 넘는 경우에는 그 기판 전압 설정 상한값을 출력하고, 레지스터1의 값이 기판 전압 설정 하한값을 넘는 경우에는 그 기판 전압 설정 하한값을 출력하고, 레지스터1의 값이 기판 전압 설정 하한값과 기판 전압 설정 상한값 사이이면 레지스터1의 값을 출력한다. 그리고, 그 출력된 비교 결과를 레지스터(1147)(레지스터2)에 저장한다.
모드 전환 신호2에 의해, 입력 데이터 보정부(1134)로부터 셀렉터(1135)를 거쳐서 레지스터2의 값을 DA 변환기(122)에 입력한다. 그 결과, DA 변환기(122)로부터 레지스터2에 대응하는 기판 전압이, 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 기판 및 내부 회로(130)의 NchMOS 트랜지스터의 기판에 인가된다.
즉, 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 소스 전위가, 기준 전위인 VSS보다 높으면, 비교기 COMP1은 -1(로우 레벨)을 출력하고, 업다운 카운터는 다운 카운트되며, 카운트값이 레지스터1에 저장된다. 비교 회로(1146)는 기판 전압 설정 상한값 또는 하한값을 넘지 않은지 여부를 비교하여, 레지스터2에 비교 결과를 저장한다. 그리고, DA 변환기(122)는 레지스터2의 값에 대응하는 기판 전압을 출력하고, 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 기판 전압을 내린다(크게 한다). 그 결과, 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 임계값 전압이 커지고, NchMOS 트랜지스터 Tn21의 소스 전위가 내려가게 된다.
반대로, 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 소스 전위가, 기준 전위인 VSS보다 낮으면, 비교기 COMP1은 +1(하이 레벨)을 출력하고, 업다운 카운터(1141)는 업 카운트되어서, 카운트값이 레지스터1에 저장된다. 비교 회로(1146)는 기판 전압 설정 상한값 또는 하한값을 넘고 있지 않은지 여부를 비교하여 레지스터2에 비교 결과를 저장한다. 그리고, DA 변환기(122)는 레지스터2의 값의 대응하는 기판 전압을 출력하고, 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 기판 전압을 올린다(작게 한다). 그 결과, 리크 전류 검출용 NchMOS 트랜지스터 Tn21의 임계값 전압이 작아지고, NchMOS 트랜지스터 Tn21의 소스 전위가 올라가게 된다.
이하, 상기의 루프를 순환해서 마찬가지 동작을 행하고, 그 동작은 비교기 COMP1의 출력 신호의 극성이 반전될 때까지 계속된다.
즉, 기판 전압 설정값 생성 수단(1143)은 비교기 COMP1의 출력 신호의 극성의 반전을 검지하면, 그 때의 카운트값(이것이, 제 1 기판 전압 설정값이다)을 레지스터(1149)(레지스터11)에 유지시킨다.
또한, 극성 반전의 검출은 신호 전압의 미소한 변동을 고려하여 신중히 행할 필요가 있다.
다음으로, 입력 전환용 스위치(1114)를 제어하여, A 단자를 D 단자에 접속하고, B 단자를 C 단자에 접속하며, 제 2 입력 모드로 한다.
이 때, 극성 반전기(1133)의 셀렉터(1132)는 인버터(1131)의 출력 신호를 선택한다. 즉, 비교기 COMP1의 출력 신호의 극성을 반전한 신호가, 업다운 카운터(1141)에 인가되게 된다.
이와 같은 상태에서, 기판 전압 설정값 생성 수단(1143)의 업다운 카운터(1141)의 카운트값을 제로(0)로 되돌리고, 제 1 입력 모드와 마찬가지 동작을 행하거나, 또는 제 1 입력 모드에서 구한 제 1 기판 전압 설정값과 같은 카운트값으로부터, 계속하여 제 2 기판 전압 설정값을 구하는 동작을 행한다. 그 결과로 얻어진 제 2 기판 전압 설정값이 레지스터(1150)(레지스터12)에 저장된다.
그리고, 레지스터11 및 레지스터12로부터, 제 1 및 제 2 기판 전압 설정값을 취출하고, 연산 회로(1151)에 의해 평균값을 취함으로써 제 3 기판 전압 설정값을 산출하고, 그것을 레지스터(1152)(레지스터13)에 저장한다.
이 제 3 기판 전압 설정값은 비교기 COMP1이 전혀 DC 오프셋을 갖지 않는 경우에 있어서의 기판 전압 설정값(다시 말해, 비교기 COMP1의 DC 오프셋을 완전히 없앤 기판 전압 설정값)이다.
따라서, 내부 회로(130)의 통상 동작시에, 모드 전환 신호2에 의해 셀렉터를 제어하고, 레지스터13의 제 3 기판 전압 설정값을 이용하여 내부 회로(130)의 기판 전압을 제어함으로써 비교기 COMP1의 DC 오프셋을 완전히 없앨 수 있고, 기판 전압을 제어하는 정밀도를 대폭 향상시킬 수 있다.
이와 같이, 본 실시예에 따르면 비교기 COMP1의 각각의 입력 단자 IN1, IN2 와, NchMOS 트랜지스터 Tn21의 소스 및 VSS 단자 사이에 입력 전환용 스위치(1114)를 마련하고, 내부 회로(130)가 동작하고 있지 않을 때에, NchMOS 트랜지스터 Tn21의 소스 및 VSS 단자와 비교기 COMP1의 각각의 입력 단자 사이를 입력 전환용 스위치(1114)로 전환함으로써 기판 전압 조정을 2번 행해서, 각각의 기판 전압 설정값을 컨트롤러(1121) 내부의 레지스터1과 레지스터2에 저장하고, 각각의 기판 전압 설정값의 평균을 취해서 레지스터3에 저장하고, 내부 회로(130)의 통상 동작시에, 레지스터3의 기판 전압 설정값으로 내부 회로의 기판 전압을 제어하도록 하고 있으므로, 비교기 COMP1의 DC 오프셋 오차를 완전히 없앨 수 있고, 기판 전압을 제어하는 정밀도를 향상시킬 수 있다. 이로써, 보다 정밀도가 높은 리크 전류를 검출하는 것이 가능하게 된다.
(실시예 12)
실시예 12는 비교기의 DC 오프셋 제거를, 리크 전류 검출용 PchMOS 트랜지스터를 이용한 리크 전류 검출 회로에 적용하는 예이다.
도 14는 본 발명의 실시예 12에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면이다. 본 실시예는 PchMOS 트랜지스터의 리크 전류 검출 회로와 기판 전압 제어 블록과 내부 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 11 내지 도 13과 동일 구성 부분에는 동일 부호를 붙여 중복 개소의 설명을 생략한다.
도 14에 있어서, 반도체 집적 회로 장치(1200)는 PchMOS 트랜지스터의 리크 전류 검출 블록(1210)과, 기판 전압 제어를 행하는 기판 전압 제어 블록(1120)과, 반도체 기판 상에 복수의 MOS 트랜지스터를 갖는 내부 회로(130)를 구비하고, 반도체 집적 회로 장치(1200)는 내부 회로(130)를 등가적으로 나타낸 PchMOS 트랜지스터 Tp (LSI)에 대해서, 드레인이 저전위측 전원 전압 VSS에 접속되고, 소스가 정전류원에 접속되고, 기판 전압이 기판 전압 제어 블록(1120)에 의해 제어된 리크 전류 검출용 PchMOS 트랜지스터 Tp71에 의해 구성된 소스 폴로워 회로를 이용하는 기본 구성을 취한다.
리크 전류 검출 블록(1210)은 기준 전압 발생 회로(1011)와, 커런트 미러 회로(212)와, 리크 전류 검출 회로(1213)를 구비해서 구성된다. 리크 전류 검출 블록(1210)은 커런트 미러 회로(212)를 이용해서 리크 전류 검출 회로(1213)의 리크 전류 검출용 PchMOS 트랜지스터 Tp71의 리크 전류값을 임의로 증폭함과 동시에, 리크 전류 검출용 PchMOS 트랜지스터 Tp71에 의해 구성된 소스 폴로워 회로를 이용해서 상기 리크 전류 검출용 PchMOS 트랜지스터 Tp71의 소스 전위를 기준 전위와의 전위 비교에 의해 검출해서, 리크 전류의 검출, 판정을 용이하게 한다. 또, 리크 전류 검출 회로(1213)가 동작하지 않을 때에, 리크 전류 검출 회로(1213)에 관통 전류가 흐르지 않도록 구성되어 있다.
리크 전류 검출 회로(1213)는 드레인이 저전위측 전원 전압 VSS에 접속되고, 소스가 정전류원에 접속되고, 전위 Vg11을 게이트에서 받고, 기판 전압이 기판 전압 제어 블록(1120)에 의해 제어된 리크 전류 검출용 PchMOS 트랜지스터 Tp71과, 소스가 고전위측 전원 전압 VDD보다 고전위의 고전위측 전원 전압 VDD2에 접속되고, 드레인이 리크 전류 검출용 PchMOS 트랜지스터 Tp71에 접속되는 정전류원 PchMOS 트랜지스터 Tp72와, 리크 전류 검출용 PchMOS 트랜지스터 Tp71의 소스 전위와 기준 전위인 VDD 전위를 비교하는 비교기 COMP2와, 비교기 COMP2의 각각의 입력 단자 IN1, IN2와, 리크 전류 검출용 PchMOS 트랜지스터 Tp71의 소스 및 VDD 단자 사이에 설치되고, 내부 회로(130)가 동작하고 있지 않을 때에, 리크 전류 검출용 PchMOS 트랜지스터 Tp71의 소스 및 VDD 단자와 비교기 COMP2의 각각의 입력 단자 사이를 전환하는 입력 전환용 스위치(1114)와, 소스가 저전위측 전원 전압 VSS에 접속되고, 드레인이 비교기 COMP2에 접속되고, 게이트에서 인버터 회로 G53을 거쳐서 컨트롤러(1121)로부터의 제어 신호 P를 받는 NchMOS 트랜지스터 Tn61을 구비해서 구성된다.
즉, 리크 전류 검출 회로(1213)는 도 11의 리크 전류 검출 회로(1013)의 리크 전류 검출용 PchMOS 트랜지스터 Tp71의 소스와 비교기 COMP2 사이에, 비교기 COMP2의 각각의 입력 단자 IN1, IN2와, 리크 전류 검출용 PchMOS 트랜지스터 Tp71의 소스 및 VDD 단자 사이에 설치되고, 내부 회로(130)가 동작하고 있지 않을 때에, 리 크 전류 검출용 PchMOS 트랜지스터 Tp71의 소스 및 VDD 단자와 비교기 COMP2의 각각의 입력 단자 사이를 전환하는 입력 전환용 스위치(1114)를 구비하는 구성을 취한다. 상기 입력 전환용 스위치(1114)의 회로 구성은 도 13과 마찬가지이다.
본 실시예에서는 NchMOS 트랜지스터와 PchMOS 트랜지스터가 교체될 뿐으로, 동작 원리는 도 12에 도시하는 회로와 완전히 같다. 즉, 도 11의 실시예 10의 기본 동작에, 도 12 및 도 13에서 기술한 동작과 마찬가지의 오프셋 보상 동작이 더해진다.
따라서, 본 실시예 12에 있어서도 실시예 10과 마찬가지로, 리크 전류 검출용 PchMOS 트랜지스터 Tp71의 검출 전류값을 임의의 배율로 증가시킬 수 있기 때문에, 리크 전류의 검출 및 목표 전류값과의 비교, 판정이 매우 용이하게 된다. 이 효과에 더하여, 실시예 11과 마찬가지로, 비교기 COMP2의 DC 오프셋을 완전히 없앨 수 있어서, 기판 전압을 제어하는 정밀도를 대폭 향상시킬 수 있다.
(실시예 13)
실시예 13은 리크 전류 검출 블록의 리크 전류 검출 회로에 다른 리크 전류 검출 회로를 적용하는 예이다.
도 15는 본 발명의 실시예 13에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면이다. 본 실시예는 NchMOS 트랜지스터의 리크 전류 검출 회로와 기판 전압 제어 블록과 내부 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 1 및 도 10과 동일 구성 부분에는 동일 부호를 붙여 중복 개소의 설명을 생략한다.
도 15에 있어서, 반도체 집적 회로 장치(1300)는 NchMOS 트랜지스터의 리크 전류 검출 블록(1310)과, 기판 전압 제어를 행하는 기판 전압 제어 블록(120)과, 반도체 기판 상에 복수의 MOS 트랜지스터를 갖는 내부 회로(130)를 구비하고, 반도체 집적 회로 장치(1300)는 내부 회로(130)를 등가적으로 나타낸 NchMOS 트랜지스터 Tn (LSI)에 대해서, 소스가 VSS에 접속되고, 게이트와 드레인이 접속되고, 또한 정전류원에 접속되고, 기판 전압이 기판 전압 제어 블록(120)에 의해 제어된 리크 전류 검출용 NchMOS 트랜지스터 Tn31의 드레인 전위와 커런트 미러 회로(112)에 의한 전압 증폭 출력 전위를 비교기에 의해서 전위 비교를 행하는 기본 구성을 취한다.
리크 전류 검출 블록(1310)은 기준 전압 발생 회로(111)와, 커런트 미러 회로(112)와, 리크 전류 검출 회로(1313)를 구비해서 구성된다.
리크 전류 검출 회로(1313)는 소스가 고전위측 전원 전압 VDD에 접속되고, 드레인이 리크 전류 검출용 NchMOS 트랜지스터 Tn31에 접속되는 정전류원 PchMOS 트랜지스터 Tp31과, 게이트와 드레인이 공통으로 해서 정전류원 PchMOS 트랜지스터 Tp31에 접속되며, 소스가 저전위측 전원 전압 VSS에 접속되는 리크 전류 검출용 NchMOS 트랜지스터 Tn31과, 리크 전류 검출용 NchMOS 트랜지스터 Tn31의 드레인 전위와 커런트 미러 회로(112)에 의한 전압 증폭 출력 전위 Vg1을 비교하는 비교기 COMP1과, 소 스가 고전위측 전원 전압 VDD에 접속되고, 드레인이 비교기 COMP1에 접속되고, 게이트에서 인버터 회로 G5를 거쳐서 컨트롤러(121)로부터의 제어 신호 N을 받는 PchMOS 트랜지스터 Tp11을 구비해서 구성된다.
이하, 상술한 바와 같이 구성된 반도체 집적 회로 장치(1300)의 기판 전압 제어 동작에 대해서 설명한다. 전체 동작은 실시예 1과 마찬가지이기 때문에 설명을 생략하고, 다른 동작에 대해서 설명한다.
도 1에 도시하는 실시예 1과는 리크 전류 검출 회로의 구성이 다르고, 리크 전류 검출용 NchMOS 트랜지스터 Tn31의 게이트와 드레인이 공통으로 해서 정전류원 PchMOS 트랜지스터 Tp31에 접속되며, 소스는 VSS에 접속된다. 리크 전류 검출용 NchMOS 트랜지스터 Tn31의 드레인 전위를 비교기를 이용하여 기준 전위인 Vg1과 비교하는 구성이다. 비교기 COMP1에는 전원 전압으로서 VDD와 VSS보다 낮은 전압인 VSS2를 인가한다. 내부 회로(130)에 있어서는 VSS는 복수의 NchMOS 트랜지스터의 소스에 접속되어 있다. 비교기 COMP1의 출력은 기판 전압 제어 블록(120)에 입력된다.
비교기 COMP1은 콤페어레이터나 OP 앰프로 구성되고, 리크 전류 검출용 NchMOS 트랜지스터 Tn31의 드레인 전위가, 기준 전위인 Vg1보다 높으면, 하이 레벨의 검출 신호 N을 출력한다. 기판 전압 제어 블록(120)은 실시예 1과 마찬가지 동작을 행하고, 기판 전압을 출력하고, 리크 전류 검출용 NchMOS 트랜지스터 Tn31의 기 판 전압을 올린다(작게 한다). 그 결과, 리크 전류 검출용 NchMOS 트랜지스터 Tn31의 임계값 전압이 작아지고, 드레인 전위가 내려간다. 반대로, 소스 전위가 기준 전압인 Vg1보다 낮으면, 비교기 COMP1은 로우 레벨의 검출 신호 N을 출력하고, 기판 전압 제어 블록(120)은 리크 전류 검출용 NchMOS 트랜지스터 Tn31의 기판 전압을 내리도록(크게 하도록) 동작한다. 그 결과, 리크 전류 검출용 NchMOS 트랜지스터 Tn31의 임계값 전압이 커지고, 드레인 전위가 올라간다.
리크 전류 검출용 NchMOS 트랜지스터 Tn31의 게이트 전위를 생성하는 회로는 실시예 1과 같은 기준 전압 발생 회로(111)와 커런트 미러 회로(112)로 구성된다. 따라서, 상기 식 (8)로 나타낸 내부 회로의 NchMOS 트랜지스터 Tn (LSI)의 리크 전류와 리크 전류 검출용 NchMOS 트랜지스터 Tn31의 리크 전류의 검출 배율의 관계는 본 실시예에서도 성립한다.
이상의 회로 구성에 의해, 리크 전류 검출용 NchMOS 트랜지스터 Tn31의 검출 전류값을 임의의 배율로 증가시킬 수 있기 때문에, 리크 전류의 검출 및 목표 전류값과의 비교, 판정이 매우 용이하게 된다.
(실시예 14)
실시예 14는 리크 전류 검출 블록의 리크 전류 검출 회로에 다른 리크 전류 검출 회로를 적용하는 예이다.
도 16은 본 발명의 실시예 14에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면이다. 본 실시예는 PchMOS 트랜지스터의 리크 전류 검출 회로와 기판 전압 제어 블록과 내부 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 3과 동일 구성 부분에는 동일 부호를 붙여 중복 개소의 설명을 생략한다.
도 16에 있어서, 반도체 집적 회로 장치(1400)는 PchMOS 트랜지스터의 리크 전류 검출 블록(1410)과, 기판 전압 제어를 행하는 기판 전압 제어 블록(120)과, 반도체 기판 상에 복수의 MOS 트랜지스터를 갖는 내부 회로(130)를 구비하고, 반도체 집적 회로 장치(1400)는 내부 회로(130)를 등가적으로 나타낸 PchMOS 트랜지스터 Tp (LSI)에 대해서, 소스가 VDD에 접속되고, 게이트와 드레인이 접속되어서 또한 정전류원에 접속되고, 기판 전압이 기판 전압 제어 블록(120)에 의해 제어된 리크 전류 검출용 PchMOS 트랜지스터 Tp81의 드레인 전위와 커런트 미러 회로(212)에 의한 전압 증폭 출력 전위를 비교기에 의해서 전위 비교를 행하는 기본 구성을 취한다.
리크 전류 검출 블록(1410)은 기준 전압 발생 회로(211)와, 커런트 미러 회로(212)와, 리크 전류 검출 회로(1413)를 구비해서 구성된다.
리크 전류 검출 회로(1413)는 소스가 저전위측 전원 전압 VSS에 접속되고, 드레인이 리크 전류 검출용 PchMOS 트랜지스터 Tp81에 접속되는 정전류원 NchMOS 트랜지스터 Tn81과, 게이트와 드레인이 공통으로 해서 정전류원 NchMOS 트랜지스터 Tn81에 접속되고, 소스가 고전위측 전원 전압 VDD에 접속되는 리크 전류 검출용 PchMOS 트랜지스터 Tp81과, 리크 전류 검출용 PchMOS 트랜지스터 Tp81의 드레인 전위와 커런트 미러 회로(212)에 의한 전압 증폭 출력 전위 Vg11을 비교하는 비교기 COMP2와, 소스가 저전위측 전원 전압 VSS에 접속되고, 드레인이 비교기 COMP2에 접속되고, 게이트에서 인버터 회로 G54를 거쳐서 컨트롤러(121)로부터의 제어 신호 P를 받는 NchMOS 트랜지스터 Tn61을 구비해서 구성된다.
본 실시예에서는 NchMOS 트랜지스터와 PchMOS 트랜지스터가 교체될 뿐으로, 동작 원리는 도 15에 도시하는 회로와 완전히 같다. 따라서, 본 실시예 14에 있어서도 실시예 13과 마찬가지로, 리크 전류 검출용 PchMOS 트랜지스터 Tp81의 검출 전류값을 임의의 배율로 증가시킬 수 있기 때문에, 리크 전류의 검출 및 목표 전류값과의 비교, 판정이 매우 용이하게 된다.
상술한 실시예 13 및 실시예 14는 게이트와 드레인을 공통으로 한 리크 전류 검출용 MOS 트랜지스터와 비교기를 이용한 임계값 전압 제어 회로에 적용한 예이다. 게이트와 드레인을 공통으로 한 리크 전류 검출용 MOS 트랜지스터와 비교기를 이용하는 구성을, 도 4 및 도 5의 실시예 3 및 실시예 4에서 나타낸 OP 앰프를 이용한 전압 증폭 회로나, 도 6 내지 도 9의 실시예 5 내지 실시예 8에서 나타낸 기준 전압 발생 회로와의 조합에 의한 구성에 적용하는 것도 가능하고, 마찬가지 효과를 얻을 수 있다.
(실시예 15)
실시예 15는 리크 전류 검출 블록의 리크 전류 검출 회로에 다른 리크 전류 검출 회로를 적용하는 예이다.
도 17은 본 발명의 실시예 15에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면이다. 본 실시예는 NchMOS 트랜지스터의 리크 전류 검출 회로와 기판 전압 제어 블록과 내부 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 12 및 도 15와 동일 구성 부분에는 동일 부호를 붙여 중복 개소의 설명을 생략한다.
도 17에 있어서, 반도체 집적 회로 장치(1500)는 NchMOS 트랜지스터의 리크 전류 검출 블록(1510)과, 기판 전압 제어를 행하는 기판 전압 제어 블록(1120)과, 반도체 기판 상에 복수의 MOS 트랜지스터를 갖는 내부 회로(130)를 구비하고, 반도체 집적 회로 장치(1500)는 내부 회로(130)를 등가적으로 나타낸 NchMOS 트랜지스터 Tn (LSI)에 대해서, 소스가 VSS에 접속되고, 게이트와 드레인이 접속되고, 또한 정전류원에 접속되고, 기판 전압이 기판 전압 제어 블록(1120)에 의해 제어된 리크 전류 검출용 NchMOS 트랜지스터 Tn31의 드레인 전위와 커런트 미러 회로(112)에 의한 전압 증폭 출력 전위를 비교기에 의해서 전위 비교를 행하는 기본 구성을 취한다.
리크 전류 검출 블록(1510)은 기준 전압 발생 회로(111)와, 커런트 미러 회로(112)와, 리크 전류 검출 회로(1513)를 구비해서 구성된다.
리크 전류 검출 회로(1513)는 도 15의 리크 전류 검출 회로(1513)에 더해서, 리크 전류 검출용 NchMOS 트랜지스터 Tn31의 드레인 전위 및 기준 전위인 Vg1과, 비교기 COMP1의 입력 IN1과 IN2 사이에 각각의 입력 단자 사이를 전환하는 입력 전환용 스위치(1114)를 삽입한 구성이다. 입력 전환용 스위치(1114)의 구성은 도 13과 마찬가지이다.
기판 전압 제어 블록(1120)의 회로 구성 및 기판 전압 제어 동작은 도 15의 실시예 13과 완전히 같으며, 비교기 COMP1의 DC 오프셋을 없애는 방법은 실시예 11과 완전히 같다.
또, 리크 전류 검출용 NchMOS 트랜지스터 Tn31의 게이트 전위를 생성하는 회로는 실시예 1과 같은 기준 전압 발생 회로(111)와 커런트 미러 회로(112)로 구성된다. 따라서, 상기 식 (8)로 나타낸 내부 회로의 NchMOS 트랜지스터 Tn (LSI) 리크 전류와 리크 전류 검출용 NchMOS 트랜지스터 Tn31의 리크 전류의 검출 배율의 관계는 본 실시예에 있어서도 성립한다.
따라서, 본 실시예에 있어서도 실시예 13과 마찬가지로, 리크 전류 검출용 NchMOS 트랜지스터 Tn31의 검출 전류값을 임의의 배율로 증가시킬 수 있기 때문에, 리크 전류의 검출 및 목표 전류값과의 비교, 판정이 매우 용이하게 된다. 이 효과에 더하여, 실시예 11과 마찬가지로, 비교기 COMP1의 DC 오프셋을 완전히 없앨 수 있어, 기판 전압을 제어하는 정밀도를 대폭 향상시킬 수 있다.
(실시예 16)
실시예 16은 리크 전류 검출 블록의 리크 전류 검출 회로에 다른 리크 전류 검출 회로를 적용하는 예이다.
도 18은 본 발명의 실시예 16에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면이다. 본 실시예는 PchMOS 트랜지스터의 리크 전류 검출 회로와 기판 전압 제어 블록과 내부 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 14 및 도 16과 동일 구성 부분에는 동일 부호를 붙여 중복 개소의 설명을 생략한다.
도 18에 있어서, 반도체 집적 회로 장치(1600)는 PchMOS 트랜지스터의 리크 전류 검출 블록(1610)과, 기판 전압 제어를 행하는 기판 전압 제어 블록(1120)과, 반도체 기판 상에 복수의 MOS 트랜지스터를 갖는 내부 회로(130)를 구비하고, 반도체 집적 회로 장치(1600)는 내부 회로(130)를 등가적으로 나타낸 PchMOS 트랜지스터 Tp (LSI)에 대해서, 소스가 VDD에 접속되고, 게이트와 드레인이 접속되어서 또한 정전류원에 접속되고, 기판 전압이 기판 전압 제어 블록(1120)에 의해 제어되는 리크 전류 검출용 PchMOS 트랜지스터 Tp81의 드레인 전위와 커런트 미러 회로(212)에 의한 전압 증폭 출력 전위를 비교기에 의해서 전위 비교를 행하는 기본 구성을 취한다.
리크 전류 검출 블록(1610)은 기준 전압 발생 회로(211)와, 커런트 미러 회로(212)와, 리크 전류 검출 회로(1613)를 구비해서 구성된다.
리크 전류 검출 회로(1613)는 도 16의 리크 전류 검출 회로(1413)에 더해서, 리크 전류 검출용 PchMOS 트랜지스터 Tp81의 드레인 전위의 및 기준 전위인 Vg11과, 비교기 COMP2의 입력 IN1과 IN2 사이에서 각각의 입력 단자 사이를 전환하는 입력 전환용 스위치(1114)를 삽입한 구성이다. 입력 전환용 스위치(1114)의 구성은 도 13과 마찬가지이다.
기판 전압 제어 블록(1120)의 회로 구성 및 기판 전압 제어 동작은 도 16의 실시예 14와 완전히 같고, 비교기 COMP2의 DC 오프셋을 없애는 방법은 실시예 12와 완전히 같다.
본 실시예에서는 NchMOS 트랜지스터와 PchMOS 트랜지스터가 교체될 뿐으로, 동작 원리는 도 17에 도시하는 회로와 완전히 같다. 따라서, 본 실시예 16에 있어서도 실시예 14와 마찬가지로, 리크 전류 검출용 PchMOS 트랜지스터 Tp81의 검출 전류값을 임의의 배율로 증가시킬 수 있기 때문에, 리크 전류의 검출 및 목표 전류값과의 비교, 판정이 매우 용이하게 된다. 이 효과에 더하여, 실시예 12와 마찬가지로, 비교기 COMP2의 DC 오프셋을 완전히 없앨 수 있어, 기판 전압을 제어하는 정밀도를 대폭 향상시킬 수 있다.
상술한 실시예 15 및 실시예 16은 게이트와 드레인을 공통으로 한 리크 전류 검출용 MOS 트랜지스터와 비교기를 이용한 임계값 전압 제어 회로에 적용한 예이다. 게이트와 드레인을 공통으로 한 리크 전류 검출용 MOS 트랜지스터와 비교기를 이용하는 구성을 도 4 및 도 5의 실시예 3 및 실시예 4에서 나타낸 OP 앰프를 이용 한 전압 증폭 회로나, 도 6 내지 도 9의 실시예 5 내지 실시예 8에서 나타낸 기준 전압 발생 회로와의 조합에 의한 구성에 적용하는 것도 가능하고, 마찬가지 효과를 얻을 수가 있다.
(실시예 17)
실시예 17은 커런트 미러 회로의 전류 증폭율을 가변으로 하는 예이다.
도 19는 본 발명의 실시예 17에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면이다. 본 실시예는 NchMOS 트랜지스터의 리크 전류 검출 회로와 기판 전압 제어 블록과 내부 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 1과 동일 구성 부분에는 동일 부호를 붙여 중복 개소의 설명을 생략한다.
도 19에 있어서, 반도체 집적 회로 장치(1700)는 NchMOS 트랜지스터의 리크 전류 검출 블록(1710)과, 기판 전압 제어를 행하는 기판 전압 제어 블록(120)과, 반도체 기판 상에 복수의 MOS 트랜지스터를 갖는 내부 회로(130)를 구비하고, 반도체 집적 회로 장치(1700)는 내부 회로(130)를 등가적으로 나타낸 NchMOS 트랜지스터 Tn (LSI)에 대해서, 리크 전류 검출용으로 드레인이 정전류원에 접속된 리크 전류 검출용 NchMOS 트랜지스터 Tn1을 이용하는 기본 구성을 취한다.
리크 전류 검출 블록(1710)은 커런트 미러 회로(1712)와, 리크 전류 검출 회로(113A)를 구비해서 구성된다. 리크 전류 검출 블록(1710)은 커런트 미러 회로(1712)를 이용하여 리크 전류 검출 회로(113A)의 리크 전류 검출용 NchMOS 트랜 지스터 Tn1의 리크 전류값을 임의로 증폭해서 리크 전류의 검출, 판정을 용이하게 한다. 또, 기판 전압 제어에 대한 응답을 빠르게 할 수 있기 때문에, 기판 전압의 변동이 억제된다. 또, 리크 전류 검출 회로(113A)가 동작하지 않을 때에 리크 전류 검출 회로(113A)에 관통 전류가 흐르지 않도록 구성되어 있다.
커런트 미러 회로(1712)는 도 1의 커런트 미러 회로(112)에 더해서, NchMOS 트랜지스터 Tn13과 스위치 SW1 및 스위치 SW2를 추가한 구성을 취한다.
또한, 리크 전류 검출 회로(113A)는 도 1의 리크 전류 검출 회로(113)의 PchMOS 트랜지스터 Tp1에 병렬로 PchMOS 트랜지스터 Tp101과 스위치 SW4를 추가한 구성을 취한다.
이상의 구성에 있어서, 스위치 SW1과 SW2를 온, 오프함으로써 커런트 미러 회로의 쌍을 이루는 MOS 트랜지스터인 NchMOS 트랜지스터 Tn4와 Tn3 및 Tn13의 채널폭의 비를 변화시키거나, 혹은 커런트 미러 회로의 단수(段數)를 바꿀 수 있으며, 전류 증폭율을 가변으로 할 수 있다. 또, 커런트 미러 회로(1712)의 전류 증폭율에 따라서 스위치 SW4를 전환하고, PchMOS 트랜지스터 Tp101로 구성되는 정전류원의 전류값을 조정함으로써, 전류값도 증폭율에 따라서 조정한다. 예를 들면, 전원 전압이 높을 때에는 전류 증폭율을 작게 하여, 임계값 전압을 낮게 설정함으로써 고속 동작에 적합한 NchMOS 트랜지스터로 할 수 있다. 반대로, 전원 전압이 낮을 때에는 전류 증폭율을 크게 하여, 임계값 전압을 높게 설정함으로써 저소비 전력 동작 에 적합한 NchMOS 트랜지스터로 할 수 있다.
이상, NchMOS 트랜지스터의 기판 전압 제어 블록에 대해서 설명했지만, PchMOS 트랜지스터로 구성된 임계값 전압 제어 회로나, 별도의 구성의 기준 전위 발생 회로나, 별도의 구성의 리크 전류 검출 회로로 구성된 임계값 전압 제어 회로에서도, 마찬가지로 적용할 수 있다.
(실시예 18)
실시예 18은 전압 증폭 회로의 전압 증폭율을 가변으로 하는 예이다.
도 20은 본 발명의 실시예 18에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면이다. 본 실시예는 NchMOS 트랜지스터의 리크 전류 검출 회로와 기판 전압 제어 블록과 내부 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 4와 동일 구성 부분에는 동일 부호를 붙여 중복 개소의 설명을 생략한다.
도 20에 있어서, 반도체 집적 회로 장치(1800)는 NchMOS 트랜지스터의 리크 전류 검출 블록(1810)과, 기판 전압 제어를 행하는 기판 전압 제어 블록(120)과, 반도체 기판 상에 복수의 MOS 트랜지스터를 갖는 내부 회로(130)를 구비하고, 반도체 집적 회로 장치(1800)는 내부 회로(130)를 등가적으로 나타낸 NchMOS 트랜지스터 Tn (LSI)에 대해서, 리크 전류 검출용으로 드레인이 정전류원에 접속된 리크 전류 검출용 NchMOS 트랜지스터 Tn1을 이용하는 기본 구성을 취한다.
리크 전류 검출 블록(1810)은 기준 전압 발생 회로(111)와, 전압 증폭 회 로(1820)와, 리크 전류 검출 회로(113A)를 구비해서 구성된다. 리크 전류 검출 블록(1810)은 전압 증폭 회로(1820)를 이용하여, 리크 전류 검출 회로(113A)의 리크 전류 검출용 NchMOS 트랜지스터 Tn1의 리크 전류값을 임의로 증폭해서 리크 전류의 검출, 판정을 용이하게 한다. 또, 기판 전압 제어에 대한 응답을 빠르게 할 수 있기 때문에 기판 전압의 변동이 억제된다. 또, 리크 전류 검출 회로(113A)가 동작하지 않을 때에, 리크 전류 검출 회로(113A)에 관통 전류가 흐르지 않도록 구성되어 있다.
전압 증폭 회로(1820)는 도 4의 전압 증폭 회로(320)에 더해서, 저항 R2와 병렬로 저항 R3과 스위치 SW3을 추가한 구조를 취한다. 또, 리크 전류 검출 회로(113A)는 도 1의 리크 전류 검출 회로(113)의 PchMOS 트랜지스터 Tp1에 병렬로 PchMOS 트랜지스터 Tp101과 스위치 SW4를 추가한 구성을 취한다.
스위치 SW3을 온, 오프해서 전압 증폭 회로(1820)의 입력 저항값과 출력 저항값의 비를 변화시킴으로써, 전원 전압에 따라서 전압 증폭율을 임의로 변경할 수 있다. 또, 전압 증폭 회로(1820)의 전류 증폭율에 따라서 스위치 SW4를 전환해서 PchMOS 트랜지스터 Tp101로 구성되는 정전류원의 전류값을 조정함으로써, 전류값도 증폭율에 따라서 조정한다. 예를 들면, 전원 전압이 높을 때에는 전압 증폭율을 작게 하여 임계값 전압을 낮게 설정함으로써, 고속 동작에 적합한 NchMOS 트랜지스터로 할 수 있다. 반대로, 전원 전압이 낮을 때에는 전압 증폭율을 크게 하여, 임 계값 전압을 높게 설정함으로써 저소비 전력 동작에 적합한 NchMOS 트랜지스터로 할 수 있다.
이상, NchMOS 트랜지스터의 기판 전압 제어 블록에 대해서 설명했지만, PchMOS 트랜지스터로 구성된 임계값 전압 제어 회로나, 다른 구성의 기준 전위 발생 회로나, 다른 구성의 리크 전류 검출 회로로 구성된 임계값 전압 제어 회로에도 마찬가지로 적용할 수 있다.
(실시예 19)
실시예 19는 NchMOS 트랜지스터의 임계값 전압 제어 회로와 PchMOS 트랜지스터의 임계값 전압 제어 회로 모두를 이용하여, 내부 회로에 있어서 CMOS 회로를 구성하는 PchMOS 트랜지스터와 NchMOS 트랜지스터의 기판 전압을 각각 제어하는 예이다.
도 21은 본 발명의 실시예 19에 따른 반도체 집적 회로 장치의 구성을 도시하는 도면이다. 도 1 내지 도 18과 동일 구성 부분에는 동일 부호를 붙여 중복 개소의 설명을 생략한다.
도 21에 있어서, 반도체 집적 회로 장치(1900)는 NchMOS 트랜지스터의 리크 전류 검출 블록(1910)과 기판 전압 제어 블록(1920), PchMOS 트랜지스터의 리크 전류 검출 블록(2010)과 기판 전압 제어 블록(2020) 및 내부 회로(130)를 구비하고, 반도체 집적 회로 장치(1900)는 내부 회로(130)를 구성하는 NchMOS 트랜지스터 및 PchMOS 트랜지스터의 임계값 전압을 제어한다.
리크 전류 검출 블록(1910, 2010) 및 기판 전압 제어 블록(1920, 2020)은 상기 각 실시예 1 내지 실시예 18의 리크 전류 검출 블록 또는 기판 전압 제어 블록중 어느 조합으로도 동작하는 것은 말할 필요도 없다.
이와 같이, 본 실시예에 따르면, CMOS 회로에 있어서도 마찬가지 효과가 얻어지고, 리크 전류 검출용 NchMOS 트랜지스터 및 리크 전류 검출용 PchMOS 트랜지스터의 검출 전위의 검출 감도 및 반응을 향상시킬 수 있다. 또, 이와 같은 CMOS 회로를 이용한 내부 회로에 적용함으로써 PchMOS 트랜지스터와 NchMOS 트랜지스터의 임계값 전압을 동시에, 또한 최적으로 제어할 수가 있다.
(실시예 20)
도 22는 본 발명의 실시예 20에 따른 임계값 전압 제어 기능을 갖는 전자 장치의 구성을 도시하는 블록도이다.
도 22에 있어서, 전자 장치(3000)는 전원 장치(3100)와, 임계값 전압 제어 기능을 갖는 반도체 집적 회로 장치(3200)를 구비해서 구성된다. 전원 장치(3100)는 전지나 AC-DC 변환기 등으로 이루어지는 전력 공급원(3110)과, 전력 공급원(3110)이 발생하는 전원 전압을 입력하는 전원 입력 단자(3111, 3112)와, 전원 전압을 온·오프하는 전원 스위치(3120)와, 전력 공급원(3110)의 전원 전압을 임계값 전압 제어 기능을 갖는 반도체 집적 회로 장치(3200)가 필요로 하는 전압으로 변환 또는 발생시켜 전압을 공급하는 전압 제어 장치(3130)를 구비해서 구성된다.
반도체 집적 회로 장치(3200)는 전원 장치(3100)의 전압 제어 장치(3130)로 부터 전원 전압 VDD, VSS, VDD2, VSS2의 공급을 받는 LSI 장치이다. 반도체 집적 회로 장치(3200)는 상기 각 실시예 1~19에서 상세하게 기술한 반도체 집적 회로 장치(100~1900) 중 어느 것을 단독으로 혹은 조합하여 적용할 수가 있다. 따라서, 각 실시예 1~19에서 기술한 반도체 집적 회로(100~1900)가 갖는 우수한 효과, 즉, 임의로 설정한 리크 전류 검출 배율이 전원 전압이나 온도나 제조 편차에 의존하지 않고, 또한 리크 전류의 검출이 용이하고 기판 전압 제어에 대한 응답이 빠른 리크 전류 검출 회로를 가지는 반도체 집적 회로 장치(3200)를 전자 장치(3000)에 실장함으로써 전자 장치(3000)의 성능(특히 전력 절약화)를 향상시키는 효과를 기대할 수 있다.
전력 공급원(3110)으로서 전지를 이용한 전자 장치(3000)는 사용 시간이 긴 포터블(휴대형) 기기로서 매우 유효하다. 또, 전력 공급원(3110)으로서, AC-DC 변환기를 이용한 전자 장치에서도, 전력 절약화의 효과를 충분히 기대할 수 있다.
이상의 설명은 본 발명의 바람직한 실시예의 예증이며, 본 발명의 범위는 이에 한정되는 것은 아니다.
또, 본 실시예에서는 반도체 집적 회로 장치 및 전자 장치라는 명칭을 이용했지만, 이것은 설명의 편의상이며, 임계값 전압 제어 회로 장치, 반도체 집적 회로, 휴대 전자 기기, 기판 전압 제어 방법 등이여도 되는 것은 물론이다.
또, 상기 반도체 집적 회로 장치를 구성하는 각 회로부, 예를 들면 비교부 등의 종류, 수 및 접속 방법 등은 전술한 실시예에 한정되지 않는다.
상기 각 실시예는 기판이 전기적으로 분리된 복수의 회로 블록마다, 행할 수도 있다.
또, 통상의 실리콘 기판 상에 구성된 MOS 트랜지스터 뿐만 아니라, SOI(Silicon On Insulator) 구조의 MOS 트랜지스터에 의해서 구성된 반도체 집적 회로에 대해서도, 실시할 수 있다.
이상과 같이, 본 발명에 따르면, 임의로 설정한 리크 전류 검출 배율이 전원 전압이나 온도나 제조 편차에 의존하지 않고, 검출이 용이하고, 기판 전압 제어에 대한 응답이 빠른 리크 전류 검출 회로로 구성된 MIS 트랜지스터의 임계값 전압을 제어하는 반도체 집적 회로 장치를 작은 면적으로 실현할 수가 있다.
또, 리크 전류 검출 회로를 저소비 전력화하는 것도 가능하게 된다. 또, 임의의 시스템 클럭 주파수 또는 전원 전압에 대해서 임계값 전압을 임의로 설정할 수 있게 된다.
따라서, 본 발명의 트랜지스터의 임계값 전압을 제어하는 반도체 집적 회로 장치 및 전자 장치는 리크 전류 검출용 MOS 트랜지스터의 검출 전류값이 증가되기 때문에, 리크 전류의 검출 및 목표값과의 비교, 판정이 매우 용이하게 되고, 또 기판 전압 제어에 대한 응답을 빠르게 할 수 있기 때문에, 기판 전압의 변동이 억제된다. 또, MOS 트랜지스터에 접속된 정전류원의 전류를 크게 설정하도록 함으로써, 정전류원을 작은 면적으로 구성할 수 있다. 또, 리크 전류 검출 회로의 정전류원을 구성하고 있는 회로에 제어 신호로 제어된 MOS 트랜지스터 스위치를 삽입함으로써, 리크 전류 검출 회로가 동작하지 않을 때의 소비 전력을 낮게 억제하는 것 이 가능하게 된다. 따라서, 저 전원 전압으로 동작시키는 반도체 집적 회로 및 전자 장치의 임계값 전압의 편차를 제어하는 수단으로서 매우 유효할 뿐만 아니라, 변화하는 전원 전압에 따라서 임계값 전압을 임의로 변화시키는 수단으로서도 매우 유효하다.
본 발명은 상기한 바와 같은 실시예에 한정되는 것은 아니며, 본 발명의 범주를 벗어나지 범위 내에서 각종 변경 및 수정이 가능한 것은 물론이다.
또, 본 발명은 2005년 10월 13일에 출원된 일본국 특허출원 제 2005-299209호 및 2006년 6월 23일에 출원된 일본국 특허출원 제 2006-175899호에 기초하는 것으로서, 그 출원의 전체 내용이 본원 명세서에 참조로서 포함된다.
이상 기술한 바와 같이, 본 발명에 따르면, 임의로 설정한 리크 전류 검출 배율이 전원 전압이나 온도나 제조 편차에 의존하지 않고, 또한 리크 전류의 검출이 용이하고, 기판 전압 제어에 대한 응답이 빠른 리크 전류 검출 회로를 가진 반도체 집적 회로 장치 및 전자 장치를 실현할 수가 있다.

Claims (24)

  1. 기준 전위 발생 회로와,
    상기 기준 전위 발생 회로의 출력 전위를 게이트 전위로 하는 MIS 트랜지스터의 드레인 전류를 임의의 배율의 전류값으로 증폭 또는 감폭(減幅)하는 커런트 미러 회로와,
    상기 커런트 미러 회로의 출력 전위를 게이트 전위로 하는 MIS 트랜지스터로 이루어지는 리크 전류 검출 회로를 구비하는
    반도체 집적 회로 장치.
  2. 기준 전위 발생 회로와,
    상기 기준 전위 발생 회로의 출력 전위를 임의의 배율의 전위로 증폭 또는 감폭하는 전압 증폭 회로와,
    상기 전압 증폭 회로에 의해 증폭된 전위를 게이트 전위로 하는 MIS 트랜지스터로 이루어지는 리크 전류 검출 회로를 구비하는
    반도체 집적 회로 장치.
  3. 소스가 제 1 전원에 접속된 제 1 의 제 1 도전형 MIS 트랜지스터와,
    소스가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인에 접속되고, 드레인이 제 1 전류원에 접속되며, 게이트가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 게이트 및 상기 제 1 전류원에 접속된 제 2 의 제 1 도전형 MIS 트랜지스터와,
    소스가 상기 제 1 전원에 접속되고, 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인 전위를 게이트 전위로 하는 제 3 의 제 1 도전형 MIS 트랜지스터의 드레인 전류를 임의의 배율의 전류값으로 증폭 또는 감폭하는 커런트 미러 회로를 구비하되,
    상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터의 게이트 전위와 상기 제 1 전원의 전위의 차의 절대값이 상기 제 1 및 제 2 의 제 1 도전형 MIS 트랜지스터의 임계값 전압과 같거나 작게 되도록 해서, 상기 제 1 및 제 2 의 제 1 도전형 MIS 트랜지스터가 서브 임계 영역에서 동작하도록 하는
    반도체 집적 회로 장치.
  4. 소스가 제 1 전원에 접속된 제 1 의 제 1 도전형 MIS 트랜지스터와,
    소스가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인에 접속되고, 드레인이 제 1 전류원에 접속되며, 게이트가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 게이트 및 상기 제 1 전류원에 접속된 제 2 의 제 1 도전형 MIS 트랜지스터 와,
    상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인 전위를 임의의 배율의 전위로 증폭 또는 감폭하는 전압 증폭 회로를 구비하되,
    상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터의 게이트 전위와 상기 제 1 전원의 전위의 차의 절대값이 상기 제 1 및 제 2 의 제 1 도전형 MIS 트랜지스터의 임계값 전압과 같거나 작게 되도록 해서, 상기 제 1 및 제 2 의 제 1 도전형 MIS 트랜지스터가 서브 임계 영역에서 동작하도록 하는
    반도체 집적 회로 장치.
  5. 소스가 제 1 전원에 접속된 제 1 의 제 1 도전형 MIS 트랜지스터와,
    소스가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인에 접속되고, 드레인이 제 1 전류원에 접속된 제 2 의 제 1 도전형 MIS 트랜지스터와,
    소스가 상기 제 1 전원에 접속되고, 게이트와 드레인이 공통으로 해서 상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터 각각의 게이트 및 제 2 전류원에 접속된 제 4 의 제 1 도전형 MIS 트랜지스터와,
    소스가 상기 제 1 전원에 접속되고, 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인 전위를 게이트 전위로 하는 제 3 의 제 1 도전형 MIS 트랜지스터의 드레인 전류를 임의의 배율의 전류값으로 증폭 또는 감폭하는 커런트 미러 회로를 구 비하되,
    상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터와 상기 제 4 의 제 1 도전형 MIS 트랜지스터의 게이트 전위와 상기 제 1 전원의 전위의 차의 절대값이 상기 제 1, 제 2 및 제 4 의 제 1 도전형 MIS 트랜지스터의 임계값 전압과 같거나 작게 되도록 해서, 상기 제 1, 제 2 및 제 4 의 제 1 도전형 MIS 트랜지스터가 서브 임계 영역에서 동작하도록 하는
    반도체 집적 회로 장치.
  6. 소스가 제 1 전원에 접속된 제 1 의 제 1 도전형 MIS 트랜지스터와,
    소스가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인에 접속되고, 드레인이 제 1 전류원에 접속된 제 2 의 제 1 도전형 MIS 트랜지스터와,
    소스가 상기 제 1 전원에 접속되고, 게이트와 드레인이 공통으로 해서 상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터 각각의 게이트 및 제 2 전류원에 접속된 제 4 의 제 1 도전형 MIS 트랜지스터와,
    상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인 전위를 임의의 배율의 전위로 증폭 또는 감폭하는 전압 증폭 회로를 구비하되,
    상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터와 상기 제 4 제 1 도전형 MIS 트랜지스터의 게이트 전위와 상기 제 1 전원의 전위의 차의 절대값이 상기 제 1, 제 2 및 제 4 의 제 1 도전형 MIS 트랜지 스터의 임계값 전압과 같거나 작게 되도록 해서, 상기 제 1, 제 2 및 제 4 의 제 1 도전형 MIS 트랜지스터가 서브 임계 영역에서 동작하도록 하는
    반도체 집적 회로 장치.
  7. 반도체 기판 상에 복수의 MIS 트랜지스터를 갖는 내부 회로와,
    상기 내부 회로에 기판 전압을 공급하여 해당 내부 회로의 MIS 트랜지스터의 임계값 전압을 제어하는 기판 전압 제어 블록과,
    기준 전위 발생 회로와,
    상기 기준 전위 발생 회로의 출력 전위를 게이트 전위로 하는 MIS 트랜지스터의 드레인 전류를 임의의 배율의 전류값으로 증폭 또는 감폭하는 커런트 미러 회로와,
    상기 기판 전압은 상기 기판 전압 제어 블록에 의해 공급되며, 상기 커런트 미러 회로의 출력 전위를 게이트 전위로 하는 MIS 트랜지스터로 이루어지는 리크 전류 검출 회로를 구비하되,
    상기 리크 전류 검출 회로의 출력 신호를 상기 기판 전압 제어 블록에 입력함으로써 임계값 전압을 제어하는
    반도체 집적 회로 장치.
  8. 반도체 기판 상에 복수의 MIS 트랜지스터를 갖는 내부 회로와,
    상기 내부 회로에 기판 전압을 공급하여 해당 내부 회로의 MIS 트랜지스터의 임계값 전압을 제어하는 기판 전압 제어 블록과,
    기준 전위 발생 회로와,
    상기 기준 전위 발생 회로의 출력 전위를 임의의 배율의 전위로 증폭 또는 감폭하는 전압 증폭 회로와,
    상기 기판 전압은 상기 기판 전압 제어 블록에 의해 공급되며, 상기 전압 증폭 회로에 의해 증폭 또는 감폭된 전위를 게이트 전위로 하는 MIS 트랜지스터로 이루어지는 리크 전류 검출 회로를 구비하고,
    상기 리크 전류 검출 회로의 출력 신호를 상기 기판 전압 제어 블록에 입력함으로써 임계값 전압을 제어하는
    반도체 집적 회로 장치.
  9. 반도체 기판 상에 복수의 MIS 트랜지스터를 갖는 내부 회로와,
    상기 내부 회로에 기판 전압을 공급하여 해당 내부 회로의 제 1 도전형 MIS 트랜지스터의 임계값 전압을 제어하는 기판 전압 제어 블록과,
    소스가 제 1 전원에 접속된 제 1 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인에 접속되고, 드레인이 제 1 전 류원에 접속되며, 게이트가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 게이트 및 상기 제 1 전류원에 접속된 제 2 의 제 1 도전형 MIS 트랜지스터에 의해 구성되고, 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인으로부터 안정된 기준 전위를 발생하는 기준 전위 발생 회로와,
    소스가 상기 제 1 전원에 접속되고, 상기 기준 전위를 게이트 전위로 하는 제 3 의 제 1 도전형 MIS 트랜지스터의 드레인 전류를 임의의 배율의 전류값으로 증폭 또는 감폭하는 커런트 미러 회로와,
    게이트와 드레인을 접속하여, 상기 커런트 미러 회로에 의해 증폭된 전류값을 흘리는 제 5 의 제 1 도전형 MIS 트랜지스터와,
    소스가 상기 제 1 전원에 접속되고, 드레인이 제 3 전류원에 접속되며, 게이트에는 상기 제 5 의 제 1 도전형 MIS 트랜지스터의 드레인 전위를 인가하고, 기판 전압이 상기 기판 전압 제어 블록에 의해 제어되는 리크 전류 검출용 제 1 도전형 MIS 트랜지스터를 구비하되,
    상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터의 게이트 전위와 상기 제 1 전원의 전위의 차의 절대값이 상기 제 1 및 제 2 의 제 1 도전형 MIS 트랜지스터의 임계값 전압과 같거나 작게 되도록 해서 상기 제 1 및 제 2 의 제 1 도전형 MIS 트랜지스터가 서브 임계 영역에서 동작하도록 하며,
    상기 리크 전류 검출용 제 1 도전형 MIS 트랜지스터의 드레인 전위 변동에 근거하는 신호를 상기 기판 전압 제어 블록에 입력함으로써 임계값 전압을 제어하 는
    반도체 집적 회로 장치.
  10. 반도체 기판 상에 복수의 MIS 트랜지스터를 갖는 내부 회로와,
    상기 내부 회로에 기판 전압을 공급하여 해당 내부 회로의 제 1 도전형 MIS 트랜지스터의 임계값 전압을 제어하는 기판 전압 제어 블록과,
    소스가 제 1 전원에 접속된 제 1 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인에 접속되고, 드레인이 제 1 전류원에 접속되며, 게이트가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 게이트 및 상기 제 1 전류원에 접속된 제 2 의 제 1 도전형 MIS 트랜지스터에 의해 구성되고, 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인으로부터 안정된 기준 전위를 발생하는 기준 전위 발생 회로와,
    상기 기준 전위를 임의의 배율의 전위로 증폭 또는 감폭하는 전압 증폭 회로와,
    소스가 상기 제 1 전원에 접속되고, 드레인이 제 3 전류원에 접속되며, 게이트에는 상기 전압 증폭 회로에 의해 증폭한 전위를 인가하여, 기판 전압이 상기 기판 전압 제어 블록에 의해 제어되는 리크 전류 검출용 제 1 도전형 MIS 트랜지스터를 구비하되,
    상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터의 게이트 전위와 상기 제 1 전원의 전위의 차의 절대값이 상기 제 1 및 제 2 의 제 1 도전형 MIS 트랜지스터의 임계값 전압과 같거나 작게 되도록 해서, 상기 제 1 및 제 2 의 제 1 도전형 MIS 트랜지스터가 서브 임계 영역에서 동작하도록 하고,
    상기 리크 전류 검출용 제 1 도전형 MIS 트랜지스터의 드레인 전위 변동에 근거하는 신호를 상기 기판 전압 제어 블록에 입력함으로써 임계값 전압을 제어하는
    반도체 집적 회로 장치.
  11. 반도체 기판 상에 복수의 MIS 트랜지스터를 갖는 내부 회로와,
    상기 내부 회로에 기판 전압을 공급하여 해당 내부 회로의 제 1 도전형 MIS 트랜지스터의 임계값 전압을 제어하는 기판 전압 제어 블록과,
    소스가 제 1 전원에 접속된 제 1 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인에 접속되고, 드레인이 제 1 전류원에 접속된 제 2 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 전원에 접속되고, 게이트와 드레인이 공통으로 해서 상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터 각각의 게이트 및 제 2 전류원에 접속된 제 4 의 제 1 도전형 MIS 트랜지스터로 구성되고, 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인으로부터 안정된 기준 전위를 발생하는 기준 전위 발생 회로와,
    소스가 상기 제 1 전원에 접속되고, 상기 기준 전위를 게이트 전위로 하는 제 3 의 제 1 도전형 MIS 트랜지스터의 드레인 전류를 임의의 배율의 전류값으로 증폭 또는 감폭하는 커런트 미러 회로와,
    게이트와 드레인을 접속해서 상기 커런트 미러 회로에 의해 증폭된 전류값을 흘리는 제 5 의 제 1 도전형 MIS 트랜지스터와,
    소스가 상기 제 1 전원에 접속되고, 드레인이 제 3 전류원에 접속되며, 게이트에는 상기 제 5 의 제 1 도전형 MIS 트랜지스터의 드레인 전위를 인가하여, 기판 전압이 상기 기판 전압 제어 블록에 의해 제어되는 리크 전류 검출용 제 1 도전형 MIS 트랜지스터를 구비하되,
    상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터와 상기 제 4 의 제 1 도전형 MIS 트랜지스터의 게이트 전위와 상기 제 1 전원의 전위의 차의 절대값이 상기 제 1, 제 2 및 제 4 의 제 1 도전형 MIS 트랜지스터의 임계값 전압과 같거나 작게 되도록 해서 상기 제 1, 제 2 및 제 4 의 제 1 도전형 MIS 트랜지스터가 서브 임계 영역에서 동작하도록 하며,
    상기 리크 전류 검출용 제 1 도전형 MIS 트랜지스터의 드레인 전위 변동에 근거하는 신호를 상기 기판 전압 제어 블록에 입력함으로써 임계값 전압을 제어하는
    반도체 집적 회로 장치.
  12. 반도체 기판 상에 복수의 MIS 트랜지스터를 갖는 내부 회로와,
    상기 내부 회로에 기판 전압을 공급하여 해당 내부 회로의 제 1 도전형 MIS 트랜지스터의 임계값 전압을 제어하는 기판 전압 제어 블록과,
    소스가 제 1 전원에 접속된 제 1 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인에 접속되고, 드레인이 제 1 전류원에 접속된 제 2 의 제 1 도전형 MIS 트랜지스터와, 소스가 상기 제 1 전원에 접속되고, 게이트와 드레인이 공통으로 해서 상기 제 1 의 제 1 도전형 MIS 트랜지스터와 상기 제 2 의 제 1 도전형 MIS 트랜지스터 각각의 게이트 및 제 2 전류원에 접속된 제 4 의 제 1 도전형 MIS 트랜지스터로 구성되고, 상기 제 1 의 제 1 도전형 MIS 트랜지스터의 드레인으로부터 안정된 기준 전위를 발생하는 기준 전위 발생 회로와,
    상기 기준 전위를 임의의 배율의 전위로 증폭 또는 감폭하는 전압 증폭 회로와,
    소스가 상기 제 1 전원에 접속되고, 드레인이 제 3 전류원에 접속되며, 게이트에는 상기 전압 증폭 회로에 의해 증폭된 전위를 인가하며, 기판 전압이 상기 기판 전압 제어 블록에 의해 제어되는 리크 전류 검출용 제 1 도전형 MIS 트랜지스터를 구비하되,
    상기 제 1 의 제 1 도전형 MIS 트랜지스터와, 상기 제 2 의 제 1 도전형 MIS 트랜지스터와, 상기 제 4 의 제 1 도전형 MIS 트랜지스터의 게이트 전위와 상기 제 1 전원의 전위의 차의 절대값이 상기 제 1, 제 2 및 제 4 의 제 1 도전형 MIS 트랜지스터의 임계값 전압과 같거나 작게 되도록 해서 상기 제 1, 제 2 및 제 4 의 제 1 도전형 MIS 트랜지스터가 서브 임계 영역에서 동작하도록 하며,
    상기 리크 전류 검출용 제 1 도전형 MIS 트랜지스터의 드레인 전위 변동에 근거하는 신호를 상기 기판 전압 제어 블록에 입력함으로써 임계값 전압을 제어하는
    반도체 집적 회로 장치.
  13. 제 7 항에 있어서,
    제어 신호에 의해 상기 리크 전류 검출용 제 1 도전형 MIS 트랜지스터를 구동하는 전류 경로를 차단하는 회로를 구비한
    반도체 집적 회로 장치.
  14. 제 7 항에 있어서,
    상기 리크 전류 검출용 제 1 도전형 MIS 트랜지스터는 드레인이 고 전위측 전원 또는 저 전위측 전원에 접속되고, 소스가 전류원에 접속되며, 기판 전압이 상기 기판 전압 제어 블록에 의해 제어되는 소스 폴로어 회로를 구성하고,
    상기 리크 전류 검출용 제 1 도전형 MIS 트랜지스터의 소스 전위와, 미리 결 정된 기준 전위를 비교하는 비교기를 구비한
    반도체 집적 회로 장치.
  15. 제 14 항에 있어서,
    상기 비교기의 제 1 및 제 2 입력 단자와, 상기 리크 전류 검출용 제 1 도전형 MIS 트랜지스터의 소스 및 기준 전위 단자 사이에 설치된 스위치와,
    상기 내부 회로가 동작하지 않을 때 상기 리크 전류 검출용 제 1 도전형 MIS 트랜지스터의 소스 및 기준 전위 단자와 상기 비교기의 각 입력 단자 사이를 상기 스위치로 전환함으로써 기판 전압 조정을 두번 실행하여 각각의 기판 전압 설정값의 평균을 취하고, 상기 내부 회로의 통상 동작시에 상기 평균을 취한 기판 전압 설정값을 기초로 기판 전압을 발생시킴으로써 상기 비교기의 DC 오프셋을 보정하는 입력 데이터 보정 수단을 구비하는
    반도체 집적 회로 장치.
  16. 제 7 항에 있어서,
    상기 리크 전류 검출용 제 1 도전형 MIS 트랜지스터는 소스가 저 전위측 전원 또는 고 전위측 전원에 접속되고, 게이트와 드레인이 접속되며 또한 전류원에 접속되어 기판 전압이 상기 기판 전압 제어 블록에 의해 제어된 회로를 구성하며,
    상기 리크 전류 검출용 제 1 도전형 MIS 트랜지스터의 드레인 전위와 상기 커런트 미러 회로 또는 상기 전압 증폭 회로의 출력을 비교하는 비교기를 구비하는
    반도체 집적 회로 장치.
  17. 제 16 항에 있어서,
    상기 비교기의 제 1 및 제 2 입력 단자와, 상기 리크 전류 검출용 제 1 도전형 MIS 트랜지스터의 드레인 전위와 상기 커런트 미러 회로 또는 상기 전압 증폭 회로의 출력 단자 사이에 설치된 스위치와,
    상기 내부 회로가 동작하지 않을 때 상기 리크 전류 검출용 제 1 도전형 MIS 트랜지스터의 드레인 전위와 상기 커런트 미러 회로 또는 상기 전압 증폭 회로의 출력 단자와 상기 비교기의 각 입력 단자 사이를 상기 스위치로 전환함으로써 기판 전압 조정을 두번 실행하여 각각의 기판 전압 설정값의 평균을 취하고, 상기 내부 회로의 통상 동작시에, 상기 평균을 취한 기판 전압 설정값을 기초로 기판 전압을 발생시킴으로써 상기 비교기의 DC 오프셋을 보정하는 입력 데이터 보정 수단을 구비하는
    반도체 집적 회로 장치.
  18. 제 3 항에 있어서,
    상기 제 2 의 제 1 도전형 MIS 트랜지스터의 기판을 상기 제 2 의 제 1 도전형 MIS 트랜지스터의 소스에 접속한
    반도체 집적 회로 장치.
  19. 제 3 항에 있어서,
    상기 제 1 도전형 MIS 트랜지스터는 NchMIS 트랜지스터이며, 상기 제 1 전원은 저 전위측 전원인
    반도체 집적 회로 장치.
  20. 제 3 항에 있어서,
    상기 제 1 도전형 MIS 트랜지스터는 PchMIS 트랜지스터이며, 상기 제 1 전원은 고 전위측 전원인
    반도체 집적 회로 장치.
  21. 제 1 항에 있어서,
    상기 커런트 미러 회로의 전류 증폭율을 가변으로 하는 수단을 구비한
    반도체 집적 회로 장치.
  22. 제 2 항에 있어서,
    상기 전압 증폭 회로의 전압 증폭율을 가변으로 하는 수단을 구비한
    반도체 집적 회로 장치.
  23. 제 7 항에 있어서,
    상기 내부 회로는 CMIS(Complementary Metal Insulated Semiconductor) 회로를 갖고,
    상기 기판 전압 제어 블록은 상기 CMIS 회로의 NchMIS 트랜지스터 및 PchMIS 트랜지스터의 임계값 전압을 제어하며,
    상기 리크 전류 검출 회로는 리크 전류 검출용 NchMIS 트랜지스터 및 리크 전류 검출용 PchMIS 트랜지스터를 갖는
    반도체 집적 회로 장치.
  24. 전원 장치와 임계값 전압 제어 기능을 갖는 반도체 집적 회로 장치를 구비하는 전자 장치로서,
    상기 반도체 집적 회로는 청구항 7항에 기재된 반도체 집적 회로 장치에 의해 구성되는 전자 장치.
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