CN110022275A - 发送电路及该发送电路的控制方法 - Google Patents

Abstract

本发明提供能够广泛且灵活地调整输出信号的电压振幅的加重，并且功耗变化极小的高速的发送电路及其控制方法。本发明的发送电路具备：控制电路，基于输入信号生成第一控制信号和第二控制信号而向选择电路输出，并且输出驱动选择信号和控制选择信号以使终端电阻的电压波形成为所期望的电压波形，控制电路被构成为输出驱动选择信号，用于从多个驱动电路中选择至少一个作为第一驱动电路而开启，并且选择第一驱动电路以外的至少一个作为第二驱动电路而开启，将第一驱动电路和第二驱动电路以外的驱动电路关闭，并且，输出控制选择信号，以向第一驱动电路输出第一控制信号并向第二驱动电路输出第二控制信号。

Description

发送电路及该发送电路的控制方法

技术领域

本发明涉及发送电路及该发送电路的控制方法，特别地涉及用于高速串行传输的发送电路及该发送电路的控制方法。

背景技术

在用于高速串行传输的发送接收技术中，采用例如LVDS(Low VoltageDifferential Signaling：低电压差分信号)或mini-LVDS这样的标准。LVDS是由美国国家标准协会(ANSI：American National Standards Institute)在1994年标准化的短距离用的数字有线传输技术。根据LVDS的发送接收电路是使用一对传输线路的差分信号系统，具体地，发送装置发送具有两个不同的电位的差分信号，接收装置通过比较这两个信号的电位差来判断信号的逻辑状态。由此，根据LVDS的发送接收电路能够以小振幅、低功耗的方式高速地传输差分信号。此外，mini-LVDS是从LVDS派生出的标准，与LVDS相比电压振幅减小，抑制了功耗。

作为根据LVDS的发送接收所使用的技术，已知为了传输线路的高速化和长距离化而补偿传输线路的衰减特性的被称为预加重或去加重的信号调整技术。预加重和去加重都用于补偿在作为低通滤波器发挥作用的传输线上衰减的高频分量，是在发送侧进行的信号调整技术。预加重和去加重都以使信号的高频分量的电压与低频分量的电压相比相对地变大的方式调整输出信号的电压振幅，它们在这一点上是共通的，但其方法不同。具体地，预加重使信号的高频分量的电压放大而发送。另一方面，去加重使低频分量的电压衰减而发送。

下述的专利文献1～10公开与预加重有关的技术。具体地，专利文献1公开了通过选择性地切换连接于差分输出驱动器的输出节点的两个下拉装置来进行预加重的信号驱动器。

此外，专利文献2公开了利用预驱动级的差分电路进行电流减法，利用输出驱动级的差分电流进行电流加法而进行预加重的输出驱动电路。

而且，专利文献3公开了一种预加重电路，其具备具有平坦的频率特性的第一放大器模块和具有特定的频率峰的第二放大器模块，并能够通过调整第一放大器模块的多个差分电路的动作数量和第二放大器模块的多个差分电路的动作数量来调整输出信号的增益和加重。

此外，公知的是专利文献4公开了一种预加重电路，其具备由差分电路构成的主驱动电路和预加重驱动电路，并利用主信号和作为与主信号同相且进行了延迟的信号的预加重信号进行驱动，针对主驱动电路的输出电流加上或减去预加重驱动电路的输出电流而进行预加重(例如，参照专利文献4)。

此外，专利文献5公开了一种输出电路，其具备经由电阻将电源或地选择性地连接或不连接到输出端子的多个开关，并通过该多个开关的控制来调整输出端子的电压而进行预加重。

此外，专利文献6公开了使用使输出信号延迟而得到的延迟信号和使该延迟信号反转而得到的信号，在传输用信号的上升和下降时进行预加重的预加重电路。

此外，专利文献7公开了使用预加重用的缓冲电路，在信号的上升和下降时进行预加重的预加重电路。

此外，专利文献8公开了一种预加重电路，其具备将经由带通滤波器电路后的差分输入信号转换为差分电流输出的第二跨导放大器，并将第二跨导放大器的差分电流输出与第一跨导放大器的差分电流输出相加而进行预加重。

此外，专利文献9公开了针对输出信号以预定的比率加上或减去通过使输入信号延迟并进行振幅的调整而得到的加重分量信号，从而进行预加重的加重信号生成电路。

此外，专利文献10公开了一种预加重电路，其具备进行反相输出电路的PMOS晶体管的预充电的升压上拉电路和进行反相输出电路的NMOS晶体管的预充电的升压上拉电路。

现有技术文献

专利文献

专利文献1：日本特开2006-287939号公报

专利文献2：日本特开2008-219895号公报

专利文献3：日本特开2011-160185号公报

专利文献4：日本特开2012-235468号公报

专利文献5：日本特开2013-187678号公报

专利文献6：日本特开2004-312614号公报

专利文献7：日本特开2006-311446号公报

专利文献8：日本特开2009-147512号公报

专利文献9：日本特开2012-104953号公报

专利文献10：日本特表2014-526206号公报

发明内容

技术问题

预加重由于是使信号的高频分量的电压放大而发送，所以输出信号的电压振幅变大，相应地信号转变需要时间，因此，通常在高速传输这样的方面，去加重是有利的。然而，在更高速的信号传输的要求不断高涨的过程中，在去加重中也存在信号转变延迟的问题。此外，仅对输出信号的电压振幅进行增减调整而进行加重的电路中，存在电路的功耗根据该电压的增减而变化，产生由此引起的电源电压的纹波等问题的隐患。而且，根据各种接收设备的特性和使用方式等，要求更广泛且灵活的加重的控制这一点在预加重和去加重中都是同样的。然而，在预加重的情况下，由于将信号的高频分量的电压放大，所以广泛且灵活的加重的调整比较容易，但在去加重的情况下，由于使信号的低频分量的电压衰减，所以根据电路构成的不同，存在难以进行广泛且灵活的加重的调整的一面。

本发明是鉴于这样的情况而完成的，本发明的目的在于，提供能够进行更高速的信号传输的发送电路。

更具体地，本发明的目的在于，提供能够广泛且灵活地调整输出信号的电压振幅的加重，并且功耗变化极小的高速的发送电路及其控制方法。

此外，本发明的目的在于，提供能够进行更高精度的去加重的发送电路。

技术方案

用于解决上述课题的本发明构成为包括以下所示的发明具体事项或技术特征。

即，根据一个观点的本发明，提供一种发送电路，其具备：多个驱动电路，其被构成为与终端电阻并联地连接，使预定的电流在所述终端电阻流通并且控制在所述终端电阻流通的电流的方向，能够根据驱动选择信号而分别开启/关闭；选择电路，其连接于所述多个驱动电路中的每一个驱动电路，并根据控制选择信号，选择第一控制信号和使所述第一控制信号延迟而得到的第二控制信号中的一个而向所述多个驱动电路中的每一个驱动电路输出；和控制电路，其基于输入信号生成所述第一控制信号和所述第二控制信号而向所述选择电路输出，并且输出所述驱动选择信号和所述控制选择信号以使所述终端电阻的电压波形成为所期望的电压波形。所述控制电路可以被构成为输出用于从所述多个驱动电路中选择至少一个驱动电路作为第一驱动电路而开启，并选择除了所述第一驱动电路以外的至少一个驱动电路作为第二驱动电路而开启，将除了所述第一驱动电路和所述第二驱动电路以外的驱动电路关闭的所述驱动选择信号。此外，所述控制电路可以被构成为以向所述第一驱动电路输出所述第一控制信号并向所述第二驱动电路输出所述第二控制信号的方式输出所述控制选择信号。

此外，所述发送电路可以具备恒定电流控制电路，所述恒定电流控制电路对所述多个驱动电路中的每一个驱动电路的输出电流进行恒定电流控制。所述恒定电流控制电路可以能够调整所述多个驱动电路中的每一个驱动电路的输出电流，并根据所述终端电阻的电阻值来调整所述多个驱动电路中的每一个驱动电路的输出电流。

此外，所述控制电路可以被构成为能够调整所述第二控制信号相对于所述第一控制信号的延迟量。

此外，所述发送电路可以包括电流叠加电路，所述电流叠加电路将注入电流与所述多个驱动电路的输出电流叠加。

此外，所述多个驱动电路可以生成一对所述第一控制信号和一对所述第二控制信号。此外，所述多个驱动电路中的第一驱动电路可以包括：第一差分电路；对从电源流向所述第一差分电路的电流进行恒定电流控制的第一恒定电流电路；对从所述第一差分电路流向地的电流进行恒定电流控制的第二恒定电流电路；和根据所述一对第一控制信号和所述一对第二控制信号被进行控制，并将注入电流与所述多个驱动电路的输出电流叠加的电流叠加电路。此外，所述电流叠加电路可以包括：与所述第一恒定电流电路并联地构成电流通路的第一注入电路；和与所述第二恒定电流电路并联地构成电流通路的第二注入电路。

此外，所述第二驱动电路可以包括：第二差分电路；对从所述电源流向所述第二差分电路的电流进行恒定电流控制的第三恒定电流电路；对从所述第二差分电路流向所述地的电流进行恒定电流控制的第四恒定电流电路；与所述第三恒定电流电路并联地构成电流通路的第三注入电路；和与所述第四恒定电流电路并联地构成电流通路的第四注入电路。

此外，所述控制电路可以以在从所述第一驱动电路流向所述终端电阻的电流的方向与从所述第二驱动电路流向所述终端电阻的电流的方向从相反的方向向相同的方向切换的时刻起预定时间，构成所述第一注入电路～所述第四注入电路的电流通路的方式进行控制。

此外，所述控制电路可以基于所述一对第一控制信号和所述一对第二控制信号来控制所述第一注入电路～所述第四注入电路。

此外，所述电流叠加电路可以包括：构成从所述第一恒定电流电路的输出端子向所述地的电流通路的第五注入电路；和构成从所述第二恒定电流电路的输出端子向所述地的电流通路的第六注入电路。

此外，所述电流叠加电路可以包括：构成从所述电源向所述第三恒定电流电路的输入端子的电流通路的第七注入电路；和构成从所述电源向所述第四恒定电流电路的输入端子的电流通路的第八注入电路。

此外，所述控制电路以可以在从所述第一驱动电路流向所述终端电阻的电流的方向与从所述第二驱动电路流向所述终端电阻的电流的方向从相同的方向向相反的方向切换的时刻起预定时间，构成所述第五注入电路～所述第八注入电路的电流通路的方式进行控制。

此外，所述控制电路可以基于所述第一控制信号和所述第二控制信号来控制所述第五注入电路～所述第八注入电路。

此外，所述控制电路可以以使将所述第一控制信号和所述第二控制信号向所述第一驱动电路和所述第二驱动电路输出的时刻延迟的方式进行控制。

此外，根据另一观点的本发明，提供一种发送电路的控制方法，所述发送电路具备多个驱动电路，所述多个驱动电路被构成为与终端电阻并联地连接，使预定的电流在所述终端电阻流通并且控制在所述终端电阻流通的电流的方向，能够根据驱动选择信号而分别开启/关闭。所述控制方法可以包括：根据控制选择信号，选择第一控制信号和使所述第一控制信号延迟而得到的第二控制信号中的一个而向所述多个驱动电路中的每一个驱动电路输出的步骤；和以基于输入信号生成所述第一控制信号和所述第二控制信号而选择地输出，并且输出所述驱动选择信号和所述控制选择信号以使所述终端电阻的电压波形成为所期望的电压波形的方式进行控制的步骤。进行所述控制的步骤可以包括：输出用于从所述多个驱动电路中选择至少一个驱动电路作为第一驱动电路而开启，并且选择除了所述第一驱动电路以外的至少一个驱动电路作为第二驱动电路而开启，将除了所述第一驱动电路和所述第二驱动电路以外的驱动电路关闭的所述驱动选择信号的步骤；和以向所述第一驱动电路输出所述第一控制信号并向所述第二驱动电路输出所述第二控制信号的方式输出所述控制选择信号的步骤。

此外，所述控制方法可以包括将注入电流与所述多个驱动电路的输出电流叠加的步骤。

技术效果

根据本发明，能够提供能够进行更高速的信号传输的发送电路及控制方法。

此外，根据本发明，能够提供能够广泛且灵活地调整输出信号的电压振幅的加重，并且功耗变化极小的高速的发送电路及其控制方法。

此外，根据本发明，能够提供能够进行更高精度的去加重的发送电路。

附图说明

图1是图示了本发明的发送接收系统的构成的框图。

图2是图示了本发明的发送机的概略构成的框图。

图3是图示了本发明的发送机的具体电路构成的电路图。

图4是图示了偏置电路的构成的一例的电路图。

图5是图示了本发明的发送机的动作状态的一例的电路图，并图示了控制信号INP和INN_1UI的值为0，控制信号INN和INP_1UI的值为1时的动作状态。

图6是图示了本发明的发送机的动作状态的一例的电路图，并图示了控制信号INP和INP_1UI的值为0，控制信号INN和INN_1UI的值为1时的动作状态。

图7是图示了本发明的发送机的动作状态的一例的电路图，并图示了控制信号INN和INN_1UI的值为0，控制信号INP和INP_1UI的值为1时的动作状态。

图8是图示了本发明的发送机的动作状态的一例的电路图，并图示了控制信号INN和INP_1UI的值为0，控制信号INP和INN_1UI的值为1时的动作状态。

图9是图示了本发明的发送机的动作的时序图。

图10是示出多个驱动单元的选择模式与终端电阻的电压之间的关系的控制表。

图11是示出本发明的发送机的电路构成的电路图。

图12是示出本发明的发送机的动作状态的一例的电路图，并示出了控制信号INP和INN_1UI的值为0，控制信号INN和INP_1UI的值为1时的动作状态。

图13是示出本发明的发送机的动作状态的一例的电路图，并示出了控制信号INP和INP_1UI的值为0，控制信号INN和INN_1UI的值为1时的动作状态。

图14是示出本发明的发送机的动作状态的一例的电路图，并示出了控制信号INN和INN_1UI的值为0，控制信号INP和INP_1UI的值为1时的动作状态。

图15是示出本发明的发送机的动作状态的一例的电路图，并示出了控制信号INN和INP_1UI的值为0，控制信号INP和INN_1UI的值为1时的动作状态。

图16是示出第一注入控制电路的构成的电路图。

图17是示出第一注入控制电路的动作的时序图。

图18是示出第二注入控制电路的构成的电路图。

图19是示出第二注入控制电路的动作的时序图。

图20是示出发送机的输出电压的时序图，并示出了未执行注入控制的情况下的输出电压。

图21是示出发送机的输出电压的时序图，并示出了执行注入控制的情况下的输出电压。

图22是图示了发送机的输出电压波形的模拟结果的图。

图23是示出本发明的发送机的电路构成的变形例的电路图。

图24是示出第三注入控制电路的构成的电路图。

图25是示出第三注入控制电路的动作的时序图。

图26是示出第四注入控制电路的构成的电路图。

图27是示出第四注入控制电路的动作的时序图。

符号说明

10：驱动单元

10e：加重驱动单元

10m：主驱动单元

20：预缓冲器

30：偏置电路

40：控制电路

410：第一注入控制电路

420：第二注入控制电路

430：第三注入控制电路

440：第四注入控制电路

100：发送机

200：接收机

OUTN和OUTP：输出端子

N1～N3和P1～P3：驱动单元的晶体管

RT：终端电阻

RT1：发送侧终端电阻

RT2：接收侧终端电阻

SW1和SW2：开关

具体实施方式

以下，参照附图对本发明的实施方式进行说明。其中，以下所说明的实施方式仅是示例而已，并无意排除以下未明示的各种变形和/或技术的应用。本发明在未脱离其主旨的范围内可以进行各种变形(例如将各实施方式进行组合等)而实施。此外，在以下附图的记载中，对于相同或类似的部分标记相同或类似的符号而进行表示。附图为示意性的，未必与实际尺寸和/或比率等一致。在附图彼此之间有时也包括相互尺寸关系和/或比例不同的部分。

[第一实施方式]

参照图1，对本发明的一个实施方式的发送接收电路的构成进行说明。

图1是图示了本发明的一个实施方式的发送接收系统的构成的框图。本发明的一个实施方式的发送接收系统是将根据LVDS标准的差分信号进行发送接收的发送接收系统，具备发送机100和接收机200。

发送机100具备驱动单元10和发送侧终端电阻RT1。发送侧终端电阻RT1是例如100Ω的电阻。发送侧终端电阻RT1可以是包括梯形电阻等的可变电阻器。发送侧终端电阻RT1的一端连接于输出端子OUTP，另一端连接于输出端子OUTN。驱动单元10的一对输出信号线分别连接于发送侧终端电阻RT1的两端。

接收机200具备输入端子IN1和输入端子IN2以及连接在输入端子IN1与输入端子IN2之间的接收侧终端电阻RT2。接收侧终端电阻RT2是例如100Ω的电阻。接收侧终端电阻RT2可以是可变电阻器。输入端子IN1和IN2通过电缆等分别连接于发送机100的输出端子OUTP和输出端子OUTN。接收侧终端电阻RT2构成与驱动单元10的发送侧终端电阻RT1成为并联合成电阻的终端电阻RT。接收机200可以使用已知的接收机，并省略关于其具体电路构成的图示和说明。

图2是图示了本发明的一个实施方式的发送机100的概略构成的框图。

图3是图示了本发明的一个实施方式的发送机100的具体电路构成的电路图。

作为本发明所涉及的“发送电路”的发送机100具备：多个驱动单元10、预缓冲器20、偏置电路30和控制电路40。驱动单元10的数量在该实施方式中是48个，但并不特别限定为特定的数量。

作为“驱动电路”的多个驱动单元10的两根输出信号线分别连接于发送侧终端电阻RT1的两端。即，多个驱动单元10的输出并联连接于成为发送侧终端电阻RT1与接收侧终端电阻RT2的并联合成电阻的终端电阻RT。多个驱动单元10分别被构成为使预定的电流在终端电阻RT流通并控制在终端电阻RT流通的电流的方向，能够根据驱动选择信号VODSEL而分别开启/关闭。多个驱动单元10的数量在该实施方式中是48个，但并不特别限定为特定的数量。

作为“选择电路”的预缓冲器20包括多个第一选择器21和多个第二选择器22。多个第一选择器21和多个第二选择器22的数量是与驱动单元10的数量相同的数量，在该实施方式中都是48个，但并不特别限定为特定的数量。多个第一选择器21中的每一个第一选择器接收作为“第一控制信号”的控制信号INP和作为“第二控制信号”的INN_1UI。多个第一选择器21中的每一个第一选择器根据控制选择信号EMPSEL来将控制信号INP或INN_1UI选择性地输出到多个驱动单元10中的每一个。多个第二选择器22中的每一个第二选择器接收作为“第一控制信号”的控制信号INN和作为“第二控制信号”的INP_1UI。多个第二选择器22中的每一个第二选择器根据控制选择信号EMPSEL来选择性地输出控制信号INN或INP_1UI。多个第一选择器21和多个第二选择器22的输出分别连接于多个驱动单元10。

作为“恒定电流控制电路”的偏置电路30是进行多个驱动单元10中的每一个驱动单元的输出电流的恒定电流控制的电路。偏置电路30由于如后所述地构成电流镜电路，所以能够抑制多个驱动单元10中的每一个驱动单元的输出电流的变化，因此，能够降低由输出电流的变化而引起的输出信号的电压振幅的变化。

控制电路40是例如已知的微型计算机控制电路，控制多个驱动单元10、预缓冲器20和偏置电路30。更具体地，控制电路40基于输入信号，生成作为“第一控制信号”的控制信号INP和INN、以及作为使“第一控制信号”延迟而得到的“第二控制信号”的控制信号INP_1UI和INN_1UI并将它们输出。控制信号INP为输入信号，控制信号INN为使输入信号逻辑反转而得到的信号。即，控制信号INP_1UI为使输入信号延迟而得到的信号，控制信号INN_1UI为使输入信号逻辑反转且延迟而得到的信号。控制信号INP_1UI和INN_1UI的延迟量在本实施方式中为1UI(Unit Interval：单位间隔)，但并不特别限定于此。

此外，控制电路40以使终端电阻RT的电压波形成为所期望的电压波形的方式，生成驱动选择信号VODSEL和控制选择信号EMPSEL并将它们输出。即，控制电路40以使终端电阻RT的电压波形成为所期望的电压波形的方式，将多个驱动单元10分别开启/关闭，并如前所述，针对多个驱动单元10中的每一个，选择控制信号INP和INN或控制信号INP_1UI和INN_1UI中的一个而进行输出。

继续参照图3，对驱动单元10的电路构成进行详细说明。

驱动单元10例如是互补输出的差分电路，包括六个晶体管P1～P3和N1～N3、两个开关SW1和SW2以及比较器11。晶体管P1～P3是P型MOS场效应晶体管。晶体管N1～N3是N型MOS场效应晶体管。两个开关SW1和SW2都是根据驱动选择信号VODSEL进行开闭的开关。

晶体管P1的源极连接于电源，漏极连接于节点PTAIL，栅极连接于开关SW1的一端。开关SW1的另一端被输入偏置电路30所输出的恒定电流控制信号PBIAS。

晶体管P2的源极连接于节点PTAIL，漏极连接于晶体管N2的漏极。晶体管N2的源极连接于节点NTAIL。晶体管P2的漏极与晶体管N2的漏极的连接点连接于输出端子OUTP。晶体管P2和N2的栅极连接于第一选择器21的输出。

晶体管P3的源极连接于节点PTAIL，漏极连接于晶体管N3的漏极。晶体管N3的源极连接于节点NTAIL。晶体管P3的漏极与晶体管N3的漏极的连接点连接于输出端子OUTN。晶体管P3和N3的栅极连接于第二选择器22的输出。

晶体管N1的漏极连接于节点NTAIL，源极连接于地，栅极连接于开关SW2的一端。开关SW2的另一端被输入比较器11所输出的基准电位控制信号NBIAS。

在输出端子OUTP与OUTN之间，连接有例如两个电阻R1和R2。更具体地，电阻R1的一端连接于输出端子OUTP，电阻R1的另一端连接于电阻R2的一端，电阻R2的另一端连接于输出端子OUTN。电阻R1和R2的电阻值都可以是例如10kΩ等比发送侧终端电阻RT1和接收侧终端电阻RT2的电阻值充分大的电阻值。此外，电阻R1和R2的电阻值可以是相同的电阻值，也可以是不同的电阻值。

比较器11的非反相输入端子连接于电阻R1与电阻R2的连接点，比较器11的反相输入端子被输入参考电压VOC。比较器11将电阻R1与电阻R2的连接点的电压与参考电压VOC进行比较，输出根据该差值的基准电位控制信号NBIAS。比较器11例如可以是OTA(运算跨导放大器)。

这样的构成的驱动单元10在开关SW1闭合的状态下，根据输入到晶体管P1的栅极的恒定电流控制信号PBIAS，而在晶体管P1的源极-漏极间流通恒定电流。此外，在开关SW2闭合的状态下，根据输入到晶体管N1的栅极的基准电位控制信号NBIAS，而在晶体管N1的源极-漏极间流通恒定电流。即，驱动单元10在开关SW1和SW2闭合的状态下作为恒定电流差分电路进行动作，在将开关SW1和SW2打开的状态下由于电流不流通所以处于不动作的状态。

多个驱动单元10的输出电流被控制为，根据基于晶体管P1和晶体管N1的恒定电流控制而成为预定的电流，该晶体管P1根据恒定电流控制信号PBIAS而进行动作，该晶体管N1根据基准电位控制信号NBIAS而进行动作。多个驱动单元10的输出电流的电流值例如可以是相同的。由此，能够以均匀的变化幅度逐步地调整输出信号的电压振幅的大小和加重效果的大小。此外，多个驱动单元10可以包括输出电流为第一电流值的驱动单元10和输出电流为第二电流值的驱动单元10。由此，能够更广泛且灵活地调整输出信号的电压振幅的加重。

图4是图示了本发明的一个实施方式的发送机100的偏置电路30的构成的一例的电路图。

偏置电路30包括例如晶体管Q1、发送侧偏置电阻RBIAS_TX、接收侧偏置电阻RBIAS_RX和比较器31。

晶体管Q1是例如P型MOS场效应晶体管。发送侧偏置电阻RBIAS_TX和接收侧偏置电阻RBIAS_RX是例如可变电阻。晶体管Q1的源极连接于电源，漏极连接于发送侧偏置电阻RBIAS_TX和接收侧偏置电阻RBIAS_RX的一端。发送侧偏置电阻RBIAS_TX和接收侧偏置电阻RBIAS_RX的另一端连接于地。比较器31的非反相输入端子连接于晶体管Q1的漏极，并且反相输入端子被输入参考电压VREF。比较器31的输出端子连接于晶体管Q1的栅极，并且其输出成为恒定电流控制信号PBIAS。恒定电流控制信号PBIAS输入到驱动单元10的晶体管P1的栅极。因此，偏置电路30与驱动单元10的晶体管P1相互作用而构成电流镜电路。

发送侧偏置电阻RBIAS_TX例如是发送侧终端电阻RT1的复制电阻，并根据发送侧终端电阻RT1的电阻值来可变地设定其电阻值。同样地，接收侧偏置电阻RBIAS_RX例如是接收侧终端电阻RT2的复制电阻，并根据接收侧终端电阻RT2的电阻值来可变地设定其电阻值。并且，如果发送侧终端电阻RT1和接收侧终端电阻RT2中的一个变化而使终端电阻RT的电阻值变化，则伴随于此在晶体管Q1的源极-漏极间流通的电流IREF变化而使比较器31的非反相输入端子的电压变化。比较器31以使非反相输入端子的电压与参考电压VREF成为相同电压的方式，使晶体管Q1的栅极电压变化。因此，恒定电流控制信号PBIAS的电压根据终端电阻RT的电阻值的增减调整而变化。由此，由于能够根据终端电阻RT的电阻值的增减调整来以适当的电流值对多个驱动单元10中的每一个驱动单元的输出电流进行恒定电流控制，所以能够高精度地控制发送机100的输出信号的电压振幅。

图5～图8是图示了本发明的一个实施方式的发送机100的动作状态的一例的电路图。图5～图8所图示的发送机100根据控制电路40输出的驱动选择信号VODSEL，选择一个或两个以上的驱动单元10作为主驱动单元(第一驱动电路)10m而开启，并选择除了主驱动单元10m以外的一个以上的驱动单元10作为加重驱动单元10e(第二驱动电路)而开启，将除了主驱动单元10m和加重驱动单元10e以外的驱动单元10关闭。此外，图5～图8所图示的发送机100根据控制电路40输出的控制选择信号EMPSEL，向主驱动单元10m输出控制信号INP和INN(第一控制信号)，向加重驱动单元10e输出控制信号INP_1UI和INN_1UI(第二控制信号)。

图5图示了控制信号INP和INN_1UI的值为0(电压为低电平)，控制信号INN和INP_1UI的值为1(电压为高电平)时的动作状态。

在该动作状态下，主驱动单元10m处于晶体管Pm2和Nm3导通，且晶体管Pm3和Nm2关断的状态。由此，主驱动单元10m的输出电流Imain从晶体管Pm1通过晶体管Pm2而正向地流向终端电阻RT，并从终端电阻RT通过晶体管Nm3而流向晶体管Nm1。此外，加重驱动单元10e处于晶体管Pe2和Ne3导通，且晶体管Pe3和Ne2关断的状态。由此，加重驱动单元10e的输出电流Iemp从晶体管Pe1通过晶体管Pe2而正向地流向终端电阻RT，并从终端电阻RT通过晶体管Ne3而流向晶体管Ne1。

因此，在图5所图示的动作状态下，输出电流Imain在终端电阻RT流通的方向与输出电流Iemp在终端电阻RT流通的方向都是正向而成为相同的方向，在终端电阻RT流通将输出电流Imain与输出电流Iemp相加而得到的正向电流。因此，终端电阻RT的电压成为将终端电阻RT的电阻值与将输出电流Imain和输出电流Iemp相加而得到的电流值相乘而得到的值的正向电压。

图6图示了控制信号INP和INP_1UI的值为0，控制信号INN和INN_1UI的值为1时的动作状态。

在该动作状态下，主驱动单元10m处于晶体管Pm2和Nm3导通，且晶体管Pm3和Nm2关断的状态。由此，主驱动单元10m的输出电流Imain从晶体管Pm1通过晶体管Pm2而正向地流向终端电阻RT，并从终端电阻RT通过晶体管Nm3而流向晶体管Nm1。另一方面，加重驱动单元10e处于晶体管Pe3和Ne2导通，且晶体管Pe2和Ne3关断的状态。由此，加重驱动单元10e的输出电流Iemp从晶体管Pe1通过晶体管Pe3而反向地流向终端电阻RT，并从终端电阻RT通过晶体管Ne2而流向晶体管Ne1。

因此，在图6所图示的动作状态下，输出电流Imain在终端电阻RT流通的方向为正向，输出电流Iemp在终端电阻RT流通的方向为反向，成为相反的方向，在终端电阻RT流通从输出电流Imain减去输出电流Iemp而得到的正向电流。因此，终端电阻RT的电压成为将终端电阻RT的电阻值与从输出电流Imain减去输出电流Iemp而得到的电流值(其中，Imain>Iemp)相乘而得到的值的正向电压。

图7图示了控制信号INN和INN_1UI的值为0，控制信号INP和INP_1UI的值为1时的动作状态。

在该动作状态下，主驱动单元10m处于晶体管Pm3和Nm2导通，晶体管Pm2和Nm3关断的状态。由此，主驱动单元10m的输出电流Imain从晶体管Pm1通过晶体管Pm3而反向地流向终端电阻RT，并从终端电阻RT通过晶体管Nm2而流向晶体管Nm1。另一方面，加重驱动单元10e处于晶体管Pe2和Ne3导通，晶体管Pe3和Ne2关断的状态。由此，加重驱动单元10e的输出电流Iemp从晶体管Pe1通过晶体管Pe2而正向地流向终端电阻RT，并从终端电阻RT通过晶体管Ne3而流向晶体管Ne1。

因此，在图7所图示的动作状态下，输出电流Imain在终端电阻RT流通的方向为反向，输出电流Iemp在终端电阻RT流通的方向为正向，成为相反的方向，在终端电阻RT流通从输出电流Imain减去输出电流Iemp而得到的反向电流。因此，终端电阻RT的电压成为将终端电阻RT的电阻值与从输出电流Imain减去输出电流Iemp而得到的电流值相乘而得到的值的反向电压。

图8图示了控制信号INN和INP_1UI的值为0，控制信号INP和INN_1UI的值为1时的动作状态。

在该动作状态下，主驱动单元10m处于晶体管Pm3和Nm2导通，且晶体管Pm2和Nm3关断的状态。由此，主驱动单元10m的输出电流Imain从晶体管Pm1通过晶体管Pm3而反向地流向终端电阻RT，并从终端电阻RT通过晶体管Nm2而流向晶体管Nm1。此外，加重驱动单元10e处于晶体管Pe3和Ne2导通，且晶体管Pe2和Ne3关断的状态。由此，加重驱动单元10e的输出电流Iemp从晶体管Pe1通过晶体管Pe3而反向地流向终端电阻RT，并从终端电阻RT通过晶体管Ne2而流向晶体管Ne1。

因此，在图8所图示的动作状态下，输出电流Imain在终端电阻RT流通的方向与输出电流Iemp在终端电阻RT流通的方向都是反向而成为相同的方向，在终端电阻RT流通将输出电流Imain与输出电流Iemp相加而得到的反向电流。因此，终端电阻RT的电压成为将终端电阻RT的电阻值与将输出电流Imain和输出电流Iemp相加而得到的电流值相乘而得到的值的反向电压。

图9是图示了本发明的一个实施方式的发送机100的动作的时序图。

在输入信号每1UI进行转变的时刻(1UITransition：1UI转变)下，控制信号INP与控制信号INN_1UI成为相同逻辑，并且控制信号INN与控制信号INP_1UI成为相同逻辑(时刻T1～T2和时刻T4以后)。在该时刻，如上所述，主驱动单元10m的输出电流Imain与加重驱动单元10e的输出电流Iemp的方向为相同的方向，因此，终端电阻RT的电压(输出端子OUTP与输出端子OUTN之间的电压)成为相对高的电压。

另一方面，在输入信号成为连续相同的比特图案(CID：Consecutive IdenticalDigits，连续相同数字)的时刻(时刻T2～T4)下，在第二比特以后(时刻T3～T4)，控制信号INP与控制信号INN_1UI成为不同的逻辑，并且控制信号INN与控制信号INP_1UI成为不同的逻辑。在该时刻，如上所述，主驱动单元10m的输出电流Imain与加重驱动单元10e的输出电流Iemp的方向为相反的方向，因此，终端电阻RT的电压成为相对低的电压。

即，在输入信号为连续相同的比特图案时，从第二比特以后能够得到终端电阻RT的电压衰减的去加重效果。

此外，终端电阻RT的电压VOD的大小根据是对主驱动单元10m的输出电流Imain加上加重驱动单元10e的输出电流Iemp还是减去加重驱动单元10e的输出电流Iemp而发生变化。因此，主驱动单元10m的输出电流Imain和加重驱动单元10e的输出电流Iemp无论是控制信号INP与控制信号INN_1UI成为相同逻辑的时刻还是成为不同的逻辑的时刻都不变，并且无论是控制信号INN与控制信号INP_1UI成为相同逻辑的时刻还是成为不同的逻辑的时刻也都不变。因此，只要正在动作的驱动单元10的数量不变，发送机100的功耗就一直为恒定，因此，能够进行功耗变化极小的去加重控制。

图10是示出本发明的一个实施方式的发送机100中的多个驱动单元10的选择模式与终端电阻RT的电压之间的关系的控制表。

在图10的控制表中，EMPSEL为加重驱动单元10e的数量。VODSEL是被选择而开启(正在动作)的驱动单元10的数量，且是对主驱动单元10m的数量与加重驱动单元10e的数量求和而得到的数量。EMP[％]是加重率。VOD_EMP[mV]是在主驱动单元10m的输出电流Imain与加重驱动单元10e的输出电流Iemp的方向成为相同的方向的时刻(图9的时刻T1～T2和时刻T4以后)下的终端电阻RT的电压。VOD[mV]是在主驱动单元10m的输出电流Imain与加重驱动单元10e的输出电流Iemp的方向成为相反的方向的时刻(图9的时刻T3～T4)下的终端电阻RT的电压。

本实施方式的发送机100能够针对48个驱动单元10，分别自由地选择主驱动单元10m的数量和加重驱动单元10e的数量。在该实施方式中，48个驱动单元10的输出电流全部被设定为250μA。此外，发送侧终端电阻RT1和接收侧终端电阻RT2都是100Ω，作为其并联合成电阻的终端电阻RT为50Ω。

因此，终端电阻RT的电压VOD_EMP[mV]利用以下的式(1)来计算。

VOD_EMP＝VODSEL×250μA×50Ω…(1)

此外，终端电阻RT的电压VOD[mV]利用以下的式(2)来计算。

VOD＝(VODSEL-EMPSEL×2)×250μA×50Ω…(2)

EMP[％]利用以下的式(3)来计算。

EMP＝(VOD_EMP-VOD)÷VOD×100…(3)

应予说明，EMP[％]被换算为预加重率。这是因为本发明的发送机100作为电路的动作是去加重，但在感觉上理解加重的效果的大小方面，预加重率易于理解。

这样，在控制信号INP与控制信号INN_1UI成为相同的逻辑的时刻、和控制信号INN与控制信号INP_1UI成为相同的逻辑的时刻下的终端电阻RT的电压VOD_EMP的大小能够通过增减主驱动单元10m的数量来逐步地调整。同样地，在控制信号INP与控制信号INN_1UI成为不同的逻辑的时刻、和控制信号INN与控制信号INP_1UI成为不同的逻辑的时刻下的终端电阻RT的电压VOD的大小，即去加重效果的大小能够通过增减加重驱动单元10e的数量来逐步地调整。具体地，在该实施方式中，终端电阻RT的电压VOD的大小为12.5mV(250μA×50Ω)的等级，电压VOD_EMP的大小为其2倍的25mV的等级，能够进行增减调整。因此，能够广泛且灵活地调整终端电阻RT的电压的加重。

这样，根据本实施方式，能够提供能够广泛且灵活地调整终端电阻RT的电压的加重，且功耗变化极小的高速的发送机100。

此外，在本实施方式的发送机100中，控制电路40可以构成为能够调整控制信号INP_1UI和INN_1UI相对于控制信号INP和INN的延迟量。在本实施方式中，控制信号INP_1UI和INN_1UI的延迟量为1UI，但也可以例如根据连接的接收机200的规格等来设定为2UI或3UI。由此，能够更广泛且灵活地调整终端电阻RT的电压的加重。

此外，在本实施方式的发送机100中，控制电路40也可以构成为输出使控制信号INP和INN逻辑反转，且以与控制信号INP_1UI和INN_1UI不同的延迟量进行了延迟的第三控制信号。更具体地，控制电路40例如可以构成为输出使控制信号INP和INN逻辑反转，且将延迟量设为2UI的控制信号INP_2UI和INN_2UI。并且，预缓冲器20的第一选择器21例如可以构成为选择控制信号INP、控制信号INN_1UI和控制信号INN_2UI中的一个并将其输出到多个驱动单元10中的每一个。同样地，预缓冲器20的第二选择器22例如可以构成为选择控制信号INN、控制信号INP_1UI和控制信号INP_2UI中的一个并将其输出到多个驱动单元10中的每一个。由此，能够更广泛且灵活地调整终端电阻RT的电压的加重。

[第二实施方式]

接下来，参照附图，对本发明的第二实施方式进行说明。对于与上述实施方式相同的构成要素，标记相同的符号，并适当省略说明。

图11是示出本发明的一个实施方式的发送机100的电路构成的电路图。

作为本发明的一个实施方式的发送机100所涉及的“发送电路”的发送机100具备驱动单元10、预缓冲器20、偏置电路30和控制电路40。

驱动单元10是控制在终端电阻RT流通的电流的大小和方向的电路，包括主驱动单元10m和加重驱动单元10e。

偏置电路30是进行主驱动单元10m和加重驱动单元10e各自的输出电流的恒定电流控制的电路。偏置电路30能够抑制主驱动单元10m和加重驱动单元10e各自的输出电流的变化，因此，能够降低由输出电流的变化引起的输出信号的电压振幅的变化。

控制电路40是例如已知的微型计算机控制电路，基于输入信号来控制主驱动单元10m和加重驱动单元10e以及偏置电路30。更具体地，控制电路40基于输入信号，生成作为“第一控制信号”的控制信号INP和INN、以及作为使“第一控制信号”延迟而得到的“第二控制信号”的控制信号INP_1UI和INN_1UI并将它们输出。控制信号INP为输入信号，控制信号INN为使输入信号逻辑反转而得到的信号。控制信号INP_1UI为使输入信号延迟而得到的信号，控制信号INN_1UI为使输入信号逻辑反转且延迟而得到的信号。

终端电阻RT与例如两个电阻R1和R2并联连接。更具体地，电阻R1的一端连接于终端电阻RT的一端，电阻R1的另一端连接于电阻R2的一端，电阻R2的另一端连接于终端电阻RT的另一端。电阻R1和R2的电阻值都可以是例如10kΩ等比发送侧终端电阻RT1和接收侧终端电阻RT2的电阻值充分大的电阻值，但并不限于此。

作为“第一驱动电路”的主驱动单元10m是与终端电阻RT并联连接，使预定的电流在终端电阻RT流通，并且根据控制信号INP和INN来控制电流的方向的电路。

主驱动单元10m例如是互补输出的恒定电流差分电路，包括八个晶体管Pm1～Pm4和Nm1～Nm4以及比较器11。晶体管Pm1～Pm4是P型MOS场效应晶体管。晶体管Nm1～Nm4是N型MOS场效应晶体管。比较器11例如可以是OTA(运算跨导放大器)。

晶体管Pm1的源极连接于电源，漏极连接于节点PTAIL，栅极被输入偏置电路30所输出的恒定电流控制信号PBIAS。

晶体管Pm2的源极连接于节点PTAIL，漏极连接于晶体管Nm2的漏极。晶体管Nm2的源极连接于节点NTAIL。晶体管Pm2的漏极与晶体管Nm2的漏极的连接点连接于终端电阻RT的一端。晶体管Pm2和Nm2的栅极被输入控制信号INP。

晶体管Pm3的源极连接于节点PTAIL，漏极连接于晶体管Nm3的漏极。晶体管Nm3的源极连接于节点NTAIL。晶体管Pm3的漏极与晶体管Nm3的漏极的连接点连接于终端电阻RT的另一端。晶体管Pm3和Nm3的栅极被输入控制信号INN。

晶体管Nm1的漏极连接于节点NTAIL，源极连接于地，栅极被输入比较器11所输出的基准电位控制信号NBIAS。比较器11的非反相输入端子连接于电阻R1与电阻R2的连接点，比较器11的反相输入端子被输入参考电压VOC。比较器11将电阻R1与电阻R2的连接点的电压与参考电压VOC进行比较，输出根据该差值的基准电位控制信号NBIAS。

晶体管Pm4的源极连接于电源，漏极连接于节点PTAIL，栅极被输入控制电路40所输出的注入控制信号INJ_P。晶体管Nm4的漏极连接于节点NTAIL，源极连接于地，栅极被输入控制电路40所输出的注入控制信号INJ_N。

作为“第二驱动电路”的加重驱动单元10e是与终端电阻RT并联连接，使预定的电流在终端电阻RT流通，并且根据控制信号INP_1UI和INN_1UI控制电流的方向的电路。

加重驱动单元10e例如是互补输出的恒定电流差分电路，包括八个晶体管Pe1～Pe4和Ne1～Ne4以及比较器11。晶体管Pe1～Pe4是P型MOS场效应晶体管。晶体管Ne1～Ne4是N型MOS场效应晶体管。

晶体管Pe1的源极连接于电源，漏极连接于节点PTAIL_1UI，栅极被输入偏置电路30所输出的恒定电流控制信号PBIAS。

晶体管Pe2的源极连接于节点PTAIL_1UI，漏极连接于晶体管Ne2的漏极。晶体管Ne2的源极连接于节点NTAIL_1UI。晶体管Pe2的漏极与晶体管Ne2的漏极的连接点连接于终端电阻RT的一端。晶体管Pe2和Ne2的栅极被输入控制信号INN_1UI。

晶体管Pe3的源极连接于节点PTAIL_1UI，漏极连接于晶体管Ne3的漏极。晶体管Ne3的源极连接于节点NTAIL_1UI。晶体管Pe3的漏极与晶体管Ne3的漏极的连接点连接于终端电阻RT的另一端。晶体管Pe3和Ne3的栅极被输入控制信号INP_1UI。

晶体管Ne1的漏极连接于节点NTAIL_1UI，源极连接于地，栅极被输入比较器11所输出的基准电位控制信号NBIAS。比较器11的非反相输入端子连接于电阻R1与电阻R2的连接点，比较器11的反相输入端子被输入参考电压VOC。比较器11将电阻R1与电阻R2的连接点的电压与参考电压VOC进行比较，输出根据该差值的基准电位控制信号NBIAS。

晶体管Pe4的源极连接于电源，漏极连接于节点PTAIL_1UI，栅极被输入控制电路40所输出的注入控制信号INJ_P。晶体管Ne4的漏极连接于节点NTAIL_1UI，源极连接于地，栅极被输入控制电路40所输出的注入控制信号INJ_N。

主驱动单元10m的输出电流被控制为，根据基于晶体管Pm1(第一恒定电流电路)和晶体管Nm1(第二恒定电流电路)的恒定电流控制而成为预定电流，该晶体管Pm1根据恒定电流控制信号PBIAS而进行动作，该晶体管Nm1根据基准电位控制信号NBIAS而进行动作。同样地，加重驱动单元10e的输出电流被控制为，根据基于晶体管Pe1(第三恒定电流电路)和晶体管Ne1(第四恒定电流电路)的恒定电流控制而成为预定电流，该晶体管Pe1根据恒定电流控制信号PBIAS而进行动作，该晶体管Ne1根据基准电位控制信号NBIAS而进行动作。

作为“第一注入电路”的晶体管Pm4根据注入控制信号INJ_P而与晶体管Pm1并联地构成电流通路。作为“第二注入电路”的晶体管Nm4根据注入控制信号INJ_N而与晶体管Nm1并联地构成电流通路。作为“第三注入电路”的晶体管Pe4根据注入控制信号INJ_P而与晶体管Pe1并联地构成电流通路。作为“第四注入电路”的晶体管Ne4根据注入控制信号INJ_N而与晶体管Ne1并联地构成电流通路。

图12～图15是示出本发明的一个实施方式的发送机100的动作状态的一例的电路图。

图12示出了控制信号INP和INN_1UI的值为0(电压为低电平)，控制信号INN和INP_1UI的值为1(电压为高电平)时的动作状态。

在该动作状态下，主驱动单元10m处于晶体管Pm2和Nm3导通，晶体管Pm3和Nm2关断的状态。由此，主驱动单元10m的输出电流Imain从晶体管Pm1通过晶体管Pm2而正向地流向终端电阻RT，并从终端电阻RT通过晶体管Nm3而流向晶体管Nm1。此外，加重驱动单元10e处于晶体管Pe2和Ne3导通，晶体管Pe3和Ne2关断的状态。由此，加重驱动单元10e的输出电流Iemp从晶体管Pe1通过晶体管Pe2而正向地流向终端电阻RT，并从终端电阻RT通过晶体管Ne3而流向晶体管Ne1。

因此，在图12所示的动作状态下，输出电流Imain在终端电阻RT流通的方向与输出电流Iemp在终端电阻RT流通的方向都是正向而成为相同的方向，在终端电阻RT流通将输出电流Imain与输出电流Iemp相加而得到的正向电流。因此，终端电阻RT的电压成为将终端电阻RT的电阻值与将输出电流Imain和输出电流Iemp相加而得到的电流值相乘而得到的值的正向电压。

图13示出了控制信号INP和INP_1UI的值为0，控制信号INN和INN_1UI的值为1时的动作状态。

在该动作状态下，主驱动单元10m处于晶体管Pm2和Nm3导通，晶体管Pm3和Nm2关断的状态。由此，主驱动单元10m的输出电流Imain从晶体管Pm1通过晶体管Pm2而正向地流向终端电阻RT，并从终端电阻RT通过晶体管Nm3而流向晶体管Nm1。另一方面，加重驱动单元10e处于晶体管Pe3和Ne2导通，晶体管Pe2和Ne3关断的状态。由此，加重驱动单元10e的输出电流Iemp从晶体管Pe1通过晶体管Pe3而反向地流向终端电阻RT，并从终端电阻RT通过晶体管Ne2而流向晶体管Ne1。

因此，在图13所示的动作状态下，输出电流Imain在终端电阻RT流通的方向为正向，输出电流Iemp在终端电阻RT流通的方向为反向，成为相反的方向，在终端电阻RT流通从输出电流Imain减去输出电流Iemp而得到的正向电流。因此，终端电阻RT的电压成为将终端电阻RT的电阻值与从输出电流Imain减去输出电流Iemp而得到的电流值相乘而得到的值的电压。

图14示出了控制信号INN和INN_1UI的值为0，控制信号INP和INP_1UI的值为1时的动作状态。

在该动作状态下，主驱动单元10m处于晶体管Pm3和Nm2导通，晶体管Pm2和Nm3关断的状态。由此，主驱动单元10m的输出电流Imain从晶体管Pm1通过晶体管Pm3而反向地流向终端电阻RT，并从终端电阻RT通过晶体管Nm2而流向晶体管Nm1。另一方面，加重驱动单元10e处于晶体管Pe2和Ne3导通，晶体管Pe3和Ne2关断的状态。由此，加重驱动单元10e的输出电流Iemp从晶体管Pe1通过晶体管Pe2而正向地流向终端电阻RT，并从终端电阻RT通过晶体管Ne3而流向晶体管Ne1。

因此，在图14所示的动作状态下，输出电流Imain在终端电阻RT流通的方向为反向，输出电流Iemp在终端电阻RT流通的方向为正向，成为相反的方向，在终端电阻RT流通从输出电流Imain减去输出电流Iemp而得到的反向电流。因此，终端电阻RT的电压成为将终端电阻RT的电阻值与从输出电流Imain减去输出电流Iemp而得到的电流值相乘而得到的值的反向电压。

图15示出了控制信号INN和INP_1UI的值为0，控制信号INP和INN_1UI的值为1时的动作状态。

在该动作状态下，主驱动单元10m处于晶体管Pm3和Nm2导通，晶体管Pm2和Nm3关断的状态。由此，主驱动单元10m的输出电流Imain从晶体管Pm1通过晶体管Pm3而反向地流向终端电阻RT，并从终端电阻RT通过晶体管Nm2而流向晶体管Nm1。此外，加重驱动单元10e处于晶体管Pe3和Ne2导通，晶体管Pe2和Ne3关断的状态。由此，加重驱动单元10e的输出电流Iemp从晶体管Pe1通过晶体管Pe3而反向地流向终端电阻RT，并从终端电阻RT通过晶体管Ne2而流向晶体管Ne1。

因此，在图15所示的动作状态下，输出电流Imain在终端电阻RT流通的方向与输出电流Iemp在终端电阻RT流通的方向都是反向而成为相同的方向，在终端电阻RT流通将输出电流Imain与输出电流Iemp相加而得到的反向电流。因此，终端电阻RT的电压成为将终端电阻RT的电阻值与将输出电流Imain和输出电流Iemp相加而得到的电流值相乘而得到的值的反向电压。

如图9所示，在输入信号按照每1UI进行转变的时刻(1UITransition：1UI转变)下，控制信号INP与控制信号INN_1UI成为相同逻辑，并且控制信号INN与控制信号INP_1UI成为相同逻辑(时刻T1～T2和时刻T4以后)。在该时刻，如上所述，主驱动单元10m的输出电流Imain与加重驱动单元10e的输出电流Iemp的方向为相同的方向，因此，终端电阻RT的电压VOD(输出端子OUTP与输出端子OUTN之间的电压)成为相对高的电压。

另一方面，在输入信号成为连续相同的比特图案(CID：Consecutive IdenticalDigits，连续相同数字)的时刻(时刻T2～T4)下，在第二比特以后(时刻T3～T4)，控制信号INP与控制信号INN_1UI成为不同的逻辑，并且控制信号INN与控制信号INP_1UI成为不同的逻辑。在该时刻，如上所述，主驱动单元10m的输出电流Imain与加重驱动单元10e的输出电流Iemp的方向为相反的方向，因此，终端电阻RT的电压VOD成为相对低的电压。

即，在输入信号为连续相同的比特图案时，从第二比特以后能够得到终端电阻RT的电压VOD衰减的去加重效果。

此外，终端电阻RT的电压VOD的大小根据是对主驱动单元10m的输出电流Imain加上加重驱动单元10e的输出电流Iemp还是减去加重驱动单元10e的输出电流Iemp而发生变化。因此，主驱动单元10m的输出电流Imain和加重驱动单元10e的输出电流Iemp无论是控制信号INP与控制信号INN_1UI成为相同逻辑的时刻还是成为不同逻辑的时刻都不变，并且无论是控制信号INN与控制信号INP_1UI成为相同逻辑的时刻还是成为不同逻辑的时刻也都不变。因此，发送机100的功耗一直为恒定，因此，能够进行功耗变化极小的去加重控制。

图16是示出第一注入控制电路410的构成的电路图。

控制电路40包括第一注入控制电路410，所述第一注入控制电路410基于控制信号INP和INN_1UI，生成注入控制信号INJ_P，而控制晶体管Pm4(第一注入电路)和晶体管Pe4(第三注入电路)。

第一注入控制电路410包括：异或门411、选择器412、五个非门413～417和与非门418。

异或门411被输入控制信号INP和INN_1UI，且输出端子连接于选择器412的选择信号输入端子S。选择器412被输入低电平(地电位)的信号L和高电平(电源电压电平)的信号H，并根据选择信号输入端子S的电位来选择性地输出信号L和H中的一个。更具体地，选择器412的输出端子在选择信号输入端子S为低电平时成为高电平，并在选择信号输入端子为高电平时成为低电平。

非门413的输入端子连接于选择器412的输出端子，且输出端子连接于非门414的输入端子。非门414的输出端子连接于非门415的输入端子。非门413～415是为了得到使选择器412的输出信号延迟了的信号而设置的延迟电路，其延迟时间根据非门的连接级数(奇数级)而确定。

与非门418被输入选择器412的输出信号和非门415的输出信号，且输出端子连接于非门416的输入端子。非门416的输出端子连接于非门417的输入端子。非门417的输出信号成为注入控制信号INJ_P。非门416和417主要作为缓冲器而发挥功能，在逻辑运算处理中可以省略。

图17是示出第一注入控制电路410的动作的时序图。

异或门411的输出信号O_XOR由于成为输入信号的逻辑异或，所以在控制信号INP的逻辑与控制信号INN_1UI的逻辑不一致时(时刻T11以前和时刻T13～T14)是高电平，在控制信号INP的逻辑与控制信号INN_1UI的逻辑一致时(时刻T11～T13和T14以后)是低电平。选择器412的输出信号O_MUX在输出信号O_XOR为低电平时成为高电平，在输出信号O_XOR为高电平时成为低电平。

非门415的输出信号O_MUX_DELAY成为使输出信号O_MUX进行奇数次的逻辑反转而使其延迟了的信号。因此，输出信号O_MUX_DELAY在从输出信号O_MUX从低电平变为高电平的时刻(时刻T11和T14)起预定的延迟时间后的时刻(时刻T12和T15)，从高电平变为低电平。

与非门418的输出信号O_NAND由于成为输入信号的逻辑与非，所以仅在输出信号O_MUX和输出信号O_MUX_DELAY都是高电平的期间成为低电平。因此，注入控制信号INJ_P也同样地，仅在输出信号O_MUX和输出信号O_MUX_DELAY都是高电平的期间成为低电平(时刻T11～T12和T14～T15)。

该注入控制信号INJ_P成为低电平的时间由非门413～415所构成的延迟电路的延迟时间来规定。该时间是注入控制信号INJ_P的注入脉冲宽度IPW，且是晶体管Pm4和晶体管Pe4导通的时间。

图18是示出第二注入控制电路420的构成的电路图。

控制电路40包括第二注入控制电路420，所述第二注入控制电路420基于控制信号INN和INP_1UI，生成注入控制信号INJ_N而控制晶体管Nm4(第二注入电路)和晶体管Ne4(第四注入电路)。

第二注入控制电路420包括：异或门421、选择器422、五个非门423～427和或非门428。

异或门421被输入控制信号INN和INP_1UI，且输出端子连接于选择器422的选择信号输入端子S。选择器422被输入高电平的信号H和低电平的信号L，并根据选择信号输入端子S的电位来选择性地输出信号H和L中的一个。更具体地，选择器422的输出端子在选择信号输入端子S为低电平时成为低电平，并在选择信号输入端子为高电平时成为高电平。

非门423的输入端子连接于选择器422的输出端子，且输出端子连接于非门424的输入端子。非门424的输出端子连接于非门425的输入端子。非门423～425是为了得到使选择器422的输出信号延迟了的信号而设置的延迟电路，其延迟时间根据非门的连接级数(奇数级)而确定。

或非门428被输入选择器422的输出信号和非门425的输出信号，且输出端子连接于非门426的输入端子。非门426的输出端子连接于非门427的输入端子。非门427的输出信号成为注入控制信号INJ_N。非门426和427主要作为缓冲器而发挥功能，在逻辑运算处理中可以省略。

图19是示出第二注入控制电路420的动作的时序图。

异或门421的输出信号O_XOR由于成为输入信号的逻辑异或，所以在控制信号INN的逻辑与控制信号INP_1UI的逻辑不一致时(时刻T21以前和时刻T23～T24)是高电平，在控制信号INN的逻辑与控制信号INP_1UI的逻辑一致时(时刻T21～T23和T24以后)是低电平。选择器422的输出信号O_MUX在输出信号O_XOR为低电平时成为低电平，在输出信号O_XOR为高电平时成为高电平。

非门425的输出信号O_MUX_DELAY成为使输出信号O_MUX进行奇数次的逻辑反转而使其延迟了的信号。因此，输出信号O_MUX_DELAY在从输出信号O_MUX从高电平变为低电平的时刻(时刻T21和T24)起经过了预定的延迟时间后的时刻(时刻T22和T25)，从低电平变为高电平。

或非门428的输出信号O_NOR由于成为输入信号的逻辑或非，所以仅在输出信号O_MUX和输出信号O_MUX_DELAY都是低电平的期间成为高电平。因此，注入控制信号INJ_N也同样地，仅在输出信号O_MUX和输出信号O_MUX_DELAY都是低电平的期间成为高电平(时刻T21～T22和T24～T25)。

该注入控制信号INJ_N成为高电平的时间由非门423～425所构成的延迟电路的延迟时间来规定。该时间是注入控制信号INJ_N的注入脉冲宽度IPW，且是晶体管Nm4和晶体管Ne4导通的时间。

图20和图21是示出发送机100的输出电压的时序图。具体地，图20示出了未执行注入控制的情况下的输出电压，图21示出了执行注入控制的情况下的输出电压。此外，图22示出了发送机100的输出电压波形的模拟结果(近端)，具体地，图22的(A)示出了未执行注入控制的情况，图22的(B)示出了执行注入控制的情况。

在未执行注入控制的情况下，终端电阻RT的电压VOD在因去加重控制而使振幅变化的时刻，特别是振幅变大的时刻，容易产生信号转变的延迟(时刻T31～T32和T33～T34)。本发明的一个实施方式的发送机100能够在该时刻进行将注入电流与输出电流叠加的注入控制。本发明的发送机100通过在因去加重控制而使终端电阻RT的电压VOD的振幅变化的时刻执行注入控制，从而将注入电流叠加于输出电流而使其增大，因此能够提高信号转变的上升的响应性，降低信号转变的上升的延迟(时刻T41～T42和T45～T46)。由此，能够降低由信号转变的上升的延迟引起的输出信号波形的劣化，因此，能够进行更高速的信号传输，并且能够进行更高精度的去加重。

更具体地，再次参照图11进行说明，从电源流向主驱动单元10m的电流在晶体管Pm4导通而构成从电源向节点PTAIL的电流通路的期间，将在该电流通路流通的注入电流I1与通过晶体管Pm1而流通的恒定电流相加而增大。同样地，从主驱动单元10m流向地的电流在晶体管Nm4导通而构成从节点NTAIL向地的电流通路的期间，将在该电流通路流通的注入电流I2与通过晶体管Nm1而流通的恒定电流相加而增大。即，通过将晶体管Pm4和Nm4导通而与恒定电流通路并联地构成另一电流通路，从而在此期间使主驱动单元10m的输出电流增大，提高信号转变的上升的响应性。

此外，从电源流向加重驱动单元10e的电流在晶体管Pe4导通而构成从电源向节点PTAIL_1UI的电流通路的期间，将在该电流通路流通的注入电流I3与通过晶体管Pe1而流通的恒定电流相加而增大。同样地，从加重驱动单元10e流向地的电流在晶体管Ne4导通而构成从节点NTAIL_1UI向地的电流通路的期间，将在该电流通路流通的注入电流I4与通过晶体管Ne1而流通的恒定电流相加而增大。通过将晶体管Pe4和Ne4导通而与恒定电流通路并联地构成另一电流通路，从而在此期间使加重驱动单元10e的输出电流也增大，进一步提高信号转变的上升的响应性。

控制电路40执行上述注入控制的时刻例如是从流向终端电阻RT的输出电流Imain的方向与输出电流Iemp的方向从相反的方向向相同的方向切换的时刻起预定时间。该时刻是终端电阻RT的电压VOD的振幅从相对小的状态(正在进行去加重的状态)向相对大的状态(未进行去加重的状态)变化的时刻，因此，如上所述，容易产生信号转变的上升的延迟(时刻T41～T42和T45～T46)。因此，通过在从该时刻起预定时间，执行上述注入控制，从而能够准确地降低由信号转变的上升的延迟引起的输出信号波形的劣化。

图23是示出本发明的一个实施方式的发送机100的电路构成的变形例的电路图。

图23的发送机100的电路构成与图11的发送机100的电路构成除了代替图11的发送机100的晶体管Pm4、Nm4、Pe4和Ne4而设置晶体管Pm5、Nm5、Pe5和Ne5以外都是相同的。或者，也可以在图11的发送机100的基础上，还设置晶体管Pm5、Nm5、Pe5和Ne5。

晶体管Pm5和Pe5是P型MOS场效应晶体管。晶体管Nm5和Ne5是N型MOS场效应晶体管。

晶体管Pm5的漏极连接于地，源极连接于节点PTAIL，栅极被输入控制电路40所输出的注入控制信号INJ2_P。晶体管Nm5的源极连接于节点NTAIL，漏极连接于电源，栅极被输入控制电路40所输出的注入控制信号INJ2_N。

晶体管Pe5的漏极连接于地，源极连接于节点PTAIL_1UI，栅极被输入控制电路40所输出的注入控制信号INJ2_P。晶体管Ne5的源极连接于节点NTAIL_1UI，漏极连接于电源，栅极被输入控制电路40所输出的注入控制信号INJ2_N。

作为“第五注入电路”的晶体管Pm5根据注入控制信号INJ2_P而构成从晶体管Pm1的输出端子(漏极)向地的电流通路。作为“第六注入电路”的晶体管Nm5根据注入控制信号INJ2_N而构成从电源向晶体管Nm1的输入端子(漏极)的电流通路。作为“第七注入电路”的晶体管Pe5根据注入控制信号INJ2_P而构成从晶体管Pe1的输出端子(漏极)向地的电流通路。作为“第八注入电路”的晶体管Ne5根据注入控制信号INJ2_N而构成从电源向晶体管Ne1的输入端子(漏极)的电流通路。

图24是示出第三注入控制电路430的构成的电路图。

控制电路40包括第三注入控制电路430，所述第三注入控制电路430基于控制信号INP和INN_1UI，生成注入控制信号INJ2_P，而控制晶体管Pm5(第五注入电路)和晶体管Pe5(第七注入电路)。

第三注入控制电路430包括：异或门431、选择器432、五个非门433～437和与非门438。

异或门431被输入控制信号INP和INN_1UI，且输出端子连接于选择器432的选择信号输入端子S。选择器432被输入低电平(地电位)的信号L和高电平(电源电压电平)的信号H，并根据选择信号输入端子S的电位来选择性地输出信号L和H中的一个。更具体地，选择器432的输出端子在选择信号输入端子S为低电平时成为低电平，并在选择信号输入端子为高电平时成为高电平。

非门433的输入端子连接于选择器432的输出端子，且输出端子连接于非门434的输入端子。非门434的输出端子连接于非门435的输入端子。非门433～435是为了得到使选择器432的输出信号延迟了的信号而设置的延迟电路，其延迟时间根据非门的连接级数(奇数级)而确定。

与非门438接收选择器432的输出信号和非门435的输出信号，且输出端子连接于非门436的输入端子。非门436的输出端子连接于非门437的输入端子。非门437的输出信号成为注入控制信号INJ2_P。非门436和437主要作为缓冲器而发挥功能，在逻辑运算处理中可以省略。

图25是示出第三注入控制电路430的动作的时序图。

异或门431的输出信号O_XOR由于成为输入信号的逻辑异或，所以在控制信号INP的逻辑与控制信号INN_1UI的逻辑不一致时(时刻T51以前和时刻T52～T54)是高电平，在控制信号INP的逻辑与控制信号INN_1UI的逻辑一致时(时刻T51～T52和T54以后)是低电平。选择器432的输出信号O_MUX在输出信号O_XOR为低电平时成为低电平，在输出信号O_XOR为高电平时成为高电平。

非门435的输出信号O_MUX_DELAY成为使输出信号O_MUX进行奇数次的逻辑反转而使其延迟了的信号。因此，输出信号O_MUX_DELAY在从输出信号O_MUX从低电平变为高电平的时刻(时刻T52)起预定的延迟时间后的时刻(时刻T53)，从高电平变为低电平。

与非门438的输出信号O_NAND由于成为输入信号的逻辑与非，所以仅在输出信号O_MUX和输出信号O_MUX_DELAY都是高电平的期间成为低电平。因此，注入控制信号INJ2_P也同样地，仅在输出信号O_MUX和输出信号O_MUX_DELAY都是高电平的期间成为低电平(时刻T52～T53)。

该注入控制信号INJ2_P成为低电平的时间由非门433～435所构成的延迟电路的延迟时间来规定。该时间是注入控制信号INJ2_P的注入脉冲宽度IPW，且是晶体管Pm5和晶体管Pe5导通的时间。

图26是示出第四注入控制电路440的构成的电路图。

控制电路40包括第四注入控制电路440，所述第四注入控制电路440基于控制信号INN和INP_1UI，生成注入控制信号INJ2_N而控制晶体管Nm5(第六注入电路)和晶体管Ne5(第八注入电路)。

第四注入控制电路440包括：异或门441、选择器442、五个非门443～447和或非门448。

异或门441被输入控制信号INN和INP_1UI，且输出端子连接于选择器442的选择信号输入端子S。选择器442被输入高电平的信号H和低电平的信号L，并根据选择信号输入端子S的电位来选择性地输出信号H和L中的一个。更具体地，选择器442的输出端子在选择信号输入端子S为低电平时成为高电平，并在选择信号输入端子为高电平时成为低电平。

非门443的输入端子连接于选择器442的输出端子，且输出端子连接于非门444的输入端子。非门444的输出端子连接于非门445的输入端子。非门443～445是为了得到使选择器442的输出信号延迟了的信号而设置的延迟电路，其延迟时间根据非门的连接级数(奇数级)而确定。

或非门448接收选择器442的输出信号和非门445的输出信号，且输出端子连接于非门446的输入端子。非门446的输出端子连接于非门447的输入端子。非门447的输出信号成为注入控制信号INJ2_N。非门446和447主要作为缓冲器而发挥功能，在逻辑运算处理中可以省略。

图27是示出第四注入控制电路440的动作的时序图。

异或门441的输出信号O_XOR由于成为输入信号的逻辑异或，所以在控制信号INN的逻辑与控制信号INP_1UI的逻辑不一致时(时刻T61以前和时刻T62～T64)是高电平，在控制信号INN的逻辑与控制信号INP_1UI的逻辑一致时(时刻T61～T62和T64以后)是低电平。选择器442的输出信号O_MUX在输出信号O_XOR为低电平时成为高电平，在输出信号O_XOR为高电平时成为低电平。

非门445的输出信号O_MUX_DELAY成为使输出信号O_MUX进行奇数次的逻辑反转而使其延迟了的信号。因此，输出信号O_MUX_DELAY在从输出信号O_MUX从高电平变为低电平的时刻(时刻T62)起预定的延迟时间后的时刻(时刻T63)，从低电平变为高电平。

或非门448的输出信号O_NOR由于成为输入信号的逻辑或非，所以仅在输出信号O_MUX和输出信号O_MUX_DELAY都是低电平的期间成为高电平。因此，注入控制信号INJ2_N也同样地，仅在输出信号O_MUX和输出信号O_MUX_DELAY都是低电平的期间成为高电平(时刻T62～T63)。

该注入控制信号INJ2_N成为高电平的时间由非门443～445所构成的延迟电路的延迟时间来规定。该时间是注入控制信号INJ2_N的注入脉冲宽度IPW，且是晶体管Nm5和晶体管Ne5导通的时间。

这样控制电路40执行上述注入控制的时刻例如可以设为从流向终端电阻RT的输出电流Imain的方向与输出电流Iemp的方向从相同的方向向相反的方向切换的时刻起预定时间。该时刻是终端电阻RT的电压VOD的振幅从相对大的状态(未进行去加重的状态)向相对小的状态(正在进行去加重的状态)变化的时刻，因此，容易产生信号转变的下降的延迟(时刻T43～T44)。因此，通过在从该时刻起预定时间，执行上述注入控制，从而能够准确地降低由信号转变的下降的延迟而引起的输出信号波形的劣化。

更具体地，再次参照图23进行说明，从电源流向主驱动单元10m的电流在晶体管Pm5导通而构成从节点PTAIL向地的电流通路的期间，将在该电流通路流通的注入电流I5从通过晶体管Pm1而流通的恒定电流中减去而减小。同样地，从主驱动单元10m流向地的电流在晶体管Nm5导通而构成从电源向节点NTAIL的电流通路的期间，将在该电流通路流通的注入电流I6从通过晶体管Nm1而流通的恒定电流中减去而减小。即，通过将晶体管Pm5和Nm5导通而构成与恒定电流通路为反向的电流通路，从而在此期间使主驱动单元10m的输出电流减小，提高信号转变的下降的响应性。

此外，从电源流向加重驱动单元10e的电流在晶体管Pe5导通而构成从节点PTAIL_1UI向地的电流通路的期间，将在该电流通路流通的注入电流I7从通过晶体管Pe1而流通的恒定电流中减去而减小。同样地，从加重驱动单元10e流向地的电流在晶体管Ne5导通而构成从电源向节点NTAIL_1UI的电流通路的期间，将在该电流通路流通的注入电流I8从通过晶体管Ne1而流通的恒定电流中减去而减小。通过将晶体管Pe5和Ne5导通而构成与恒定电流通路为反向的电流通路，从而在此期间使加重驱动单元10e的输出电流也减小，进一步提高信号转变的下降的响应性。

在本实施方式的发送机100中，注入电流I1～I8可以通过调整例如晶体管Pm4、Nm4、Pe4和Ne4以及晶体管Pm5、Nm5、Pe5和Ne5各自的尺寸(栅宽等)来设定为适当的电流值。适当的电流值可以根据例如电路模拟的结果来确定。此外，在降低由注入脉冲引起的高频噪声方面，注入控制信号INJ_P与注入控制信号INJ_N优选尽可能使时刻和注入脉冲宽度IPW高精度地一致。同样地，在降低由注入脉冲引起的高频噪声方面，注入控制信号INJ2_P与注入控制信号INJ2_N优选尽可能使时刻和注入脉冲宽度IPW高精度地一致。此外，在避免在终端电阻RT的电压VOD的振幅上产生过冲方面，注入脉冲宽度IPW优选充分小于例如1UI的宽度，且优选不超过1UI。

此外，在本实施方式的发送机100中，控制电路40可以使将控制信号INP和INN向主驱动单元10m输出的时刻以及将控制信号INP_1UI和INN_1UI向加重驱动单元10e输出的时刻延迟。由此，在因为在第一注入控制电路410、第二注入控制电路420、第三注入控制电路430和第四注入控制电路440中产生的延迟时间，而导致注入控制信号INJ_P和INJ_N的输出时刻以及注入控制信号INJ2_P和INJ2_N的输出时刻晚于准确的时刻的情况下，能够使主驱动单元10m和加重驱动单元10e的动作时刻延迟而使时刻匹配。

此外，在本实施方式的发送机100中，主驱动单元10m可以在晶体管Pm4的基础上还包括另一晶体管等而作为构成从电源向节点PTAIL的电流通路的注入电路。而且，作为构成从节点NTAIL向地的电流通路的注入电路，可以在晶体管Nm4的基础上还包括另一晶体管等。同样地，加重驱动单元10e可以在晶体管Pe4的基础上还包括另一晶体管等而作为构成从电源向节点PTAIL_1UI的电流通路的注入电路。而且，作为构成从节点NTAIL_1UI向地的电流通路的注入电路，可以在晶体管Ne4的基础上还包括另一晶体管等。由此，能够调整注入电流I1～I4的电流值，因此能够进行更准确的注入控制。

此外，在本实施方式的发送机100中，主驱动单元10m可以在晶体管Pm5的基础上还包括另一晶体管等而作为构成从节点PTAIL向地的电流通路的注入电路。而且，作为构成从电源向节点NTAIL的电流通路的注入电路，可以在晶体管Nm5的基础上还包括另一晶体管等。同样地，加重驱动单元10e可以在晶体管Pe5的基础上还包括另一晶体管等而作为构成从节点PTAIL_1UI向地的电流通路的注入电路。而且，作为构成从电源向节点NTAIL_1UI的电流通路的注入电路，可以在晶体管Ne5的基础上还包括另一晶体管等。由此，能够调整注入电流I5～I8的电流值，因此能够进行更准确的注入控制。

上述各实施方式是用于说明本发明的示例，并不旨在将本发明仅限于这些实施方式。本发明在不脱离其主旨的范围内，能够以各种方式实施。

例如，在本说明书所公开的方法中，只要不与其结果产生矛盾，则可以将步骤、动作或功能并行或以不同的顺序来实施。所说明的步骤、动作和功能仅作为例子而提供，步骤、动作和功能中的多个在不脱离发明的主旨的范围内可以省略，此外，可以通过相互结合而成为一个，另外，也可以追加其他步骤、动作或功能。

此外，在本说明书中，公开了各种实施方式，但可以将一个实施方式中的特定的特征(技术事项)进行适当改进，并追加到其他实施方式，或者与该其他实施方式中的特定的特征互换，那样的方式也包含于本发明的主旨中。

[附加事项]

根据另一观点的本发明可以构成为包括以下技术事项。

本发明是一种发送电路，其具备：多个驱动电路，其被构成为与终端电阻并联地连接，使预定的电流在所述终端电阻流通并且控制在所述终端电阻流通的电流的方向，能够根据驱动选择信号而分别开启/关闭；选择电路，其连接于所述多个驱动电路中的每一个驱动电路，并根据控制选择信号选择第一控制信号和使所述第一控制信号延迟而得到的第二控制信号中的一个而向所述多个驱动电路中的每一个驱动电路输出；控制电路，基于输入信号生成所述第一控制信号和所述第二控制信号而向所述选择电路输出，并且输出所述驱动选择信号和所述控制选择信号以使所述终端电阻的电压波形成为所期望的电压波形；和恒定电流控制电路，其对所述多个驱动电路中的每一个驱动电路的输出电流进行恒定电流控制。

第二控制信号是使第一控制信号延迟而得到的信号。第一控制信号与第二控制信号成为相互不同的逻辑的时刻以由第二控制信号相对于第一控制信号的延迟量确定的频率为界，随着第一控制信号和第二控制信号的频率变低而变得占主导地位。因此，第一控制信号与第二控制信号成为相同的逻辑的时刻对应于输出信号的高频区域，第一控制信号与第二控制信号成为不同的逻辑的时刻对应于输出信号的低频区域。

在第一控制信号与第二控制信号成为相同的逻辑的时刻，根据第一控制信号进行动作的驱动电路的输出电流的方向与根据第二控制信号进行动作的驱动电路的输出电流的方向为相同的方向。因此，在该时刻，在终端电阻流通将根据第一控制信号进行动作的驱动电路的输出电流与根据第二控制信号进行动作的驱动电路的输出电流相加而得到的电流，终端电阻的电压成为相对高的电压。

另一方面，在第一控制信号与第二控制信号成为不同的逻辑的时刻，根据第一控制信号进行动作的驱动电路的输出电流的方向与根据第二控制信号进行动作的驱动电路的输出电流的方向为相反的方向。因此，在该时刻，在终端电阻流通从根据第一控制信号进行动作的驱动电路的输出电流中减去根据第二控制信号进行动作的驱动电路的输出电流而得到的电流，终端电阻的电压成为相对低的电压。

即，在与输出信号的低频区域对应的第一控制信号与第二控制信号成为不同的逻辑的时刻，终端电阻的电压比第一控制信号与第二控制信号成为相同的逻辑的时刻的终端电阻的电压低。由此，能够在输出信号的低频区域得到输出信号的电压振幅衰减的去加重效果。

此外，输出信号的电压振幅的大小根据是对根据第一控制信号进行动作的驱动电路的输出电流加上根据第二控制信号进行动作的驱动电路的输出电流还是减去根据第二控制信号进行动作的驱动电路的输出电流而发生变化。因此，根据第一控制信号进行动作的驱动电路的输出电流和根据第二控制信号进行动作的驱动电路的输出电流无论是第一控制信号与第二控制信号成为相同的逻辑的时刻还是成为不同的逻辑的时刻都不变。因此，只要正在动作的驱动电路的数量不变，发送电路的功耗就一直为恒定，因此，能够进行功耗变化极小的去加重控制。

此外，在第一控制信号与第二控制信号成为相同的逻辑的时刻的输出信号的电压振幅的大小能够通过增减在第一控制信号下进行动作的驱动电路的数量来逐步地调整。同样地，在第一控制信号与第二控制信号成为不同的逻辑的时刻下的输出信号的电压振幅的大小，即去加重效果的大小能够通过增减在第二控制信号下进行动作的驱动电路的数量来逐步地调整。因此，能够广泛且灵活地调整输出信号的电压振幅的加重。

由此，能够提供能够广泛且灵活地调整输出信号的电压振幅的加重，且功耗变化极小的高速的发送电路。

所述控制电路可以被构成为，输出将所述多个驱动电路中的一个或两个以上的驱动电路作为第一驱动电路进行选择而开启，并且将除了所述第一驱动电路以外的一个或两个以上的驱动电路作为第二驱动电路进行选择而开启，将除了所述第一驱动电路和所述第二驱动电路以外的驱动电路关闭的所述驱动选择信号，并且，输出所述控制选择信号，以将所述第一控制信号向所述第一驱动电路输出，将所述第二控制信号向所述第二驱动电路输出。

所述控制电路可以被构成为能够调整所述第二控制信号相对于所述第一控制信号的延迟量。

由此，能够更广泛且灵活地调整输出信号的电压振幅的加重。

所述控制电路被构成为输出将所述第一控制信号以与所述第二控制信号不同的延迟量进行延迟而得到的第三控制信号。此外，所述选择电路可以被构成为根据控制选择信号来选择所述第一控制信号、所述第二控制信号和所述第三控制信号中的一个而向所述多个驱动电路输出。

由此，能够更广泛且灵活地调整输出信号的电压振幅的加重。

所述多个驱动电路中，全部驱动电路的输出电流的电流值可以在实质上相同。

由此，能够以均匀的变化幅度逐步地调整输出信号的电压振幅的大小和加重效果的大小。

所述多个驱动电路可以包括输出电流为第一电流值的驱动电路和输出电流为第二电流值的驱动电路。

由此，能够更广泛且灵活地调整输出信号的电压振幅的加重。

所述多个驱动电路中的每一个驱动电路可以是互补输出的恒定电流差分电路。所述第一控制信号可以包括所述输入信号和使所述输入信号逻辑反转而得到的信号，所述第二控制信号可以包括使所述输入信号延迟而得到的信号和使所述输入信号逻辑反转且延迟而得到的信号。

由此，能够提供更高速的发送电路。

此外，所述发送电路通过具备进行所述多个驱动电路中的每一个驱动电路的输出电流的恒定电流控制的恒定电流控制电路，从而能够抑制多个驱动电路中的每一个驱动电路的输出电流的变化，因此，能够降低由输出电流的变化引起的输出信号的电压振幅的变化。

所述恒定电流控制电路可以是能够调整所述多个驱动电路中的每一个驱动电路的输出电流。所述控制电路可以根据所述终端电阻的电阻值来调整所述多个驱动电路中的每一个驱动电路的输出电流。

由此，能够根据终端电阻的电阻值来调整多个驱动电路中的每一个驱动电路的输出电流，因此，能够高精度地控制输出信号的电压振幅。

另外，根据另一观点的本发明是包括所述发送电路和从所述发送电路接收预定的差分信号的接收电路的发送接收系统。

而且，根据另一观点的本发明是一种发送电路的控制方法，所述发送电路具备多个驱动电路，所述多个驱动电路与终端电阻并联地连接，使预定的电流在所述终端电阻流通并且控制在所述终端电阻流通的电流的方向。所述发送电路的控制方法包括：基于输入信号生成第一控制信号和使所述第一控制信号逻辑反转且延迟而得到的第二控制信号的步骤；以使所述终端电阻的电压波形成为所期望的电压波形的方式将所述多个驱动电路分别开启/关闭的步骤；对所述多个驱动电路中的每一个驱动电路，选择所述第一控制信号和所述第二控制信号中的一个而输出的步骤；和对所述多个驱动电路中的每一个驱动电路的输出电流进行恒定电流控制的步骤。

可以将所述多个驱动电路中的一个或两个以上的驱动电路作为第一驱动电路进行选择而开启，并将除了所述第一驱动电路以外的一个或两个以上的驱动电路作为第二驱动电路进行选择而开启，且将除了所述第一驱动电路和所述第二驱动电路以外的驱动电路关闭，向所述第一驱动电路输出所述第一控制信号，向所述第二驱动电路输出所述第二控制信号。

此外，根据一个观点的本发明是一种发送电路，其具备：电流输出电路，其与终端电阻并联地连接，并控制在所述终端电阻流通的电流的大小和方向；和控制电路，其基于输入信号生成第一控制信号和使所述第一控制信号逻辑反转且延迟而得到的第二控制信号。所述电流输出电路可以包括根据所述第一控制信号和所述第二控制信号被进行控制，并将注入电流与所述电流输出电路的输出电流叠加的电流叠加电路。

通过将注入电流与电流输出电路的输出电流叠加，从而提高信号转变的响应性。因此，通过在去加重中会产生信号转变的延迟的时刻，将注入电流与电流输出电路的输出电流叠加，从而能够降低由信号转变的延迟引起的输出信号波形的劣化。由此，能够进行更高速的信号传输，并且能够进行更高精度的去加重。

所述电流输出电路可以包括：第一驱动电路，其与终端电阻并联地连接，使预定的电流在所述终端电阻流通，并且根据所述第一控制信号控制电流的方向；和第二驱动电路，其与所述终端电阻并联地连接，使预定的电流在所述终端电阻流通，并且根据所述第二控制信号控制电流的方向。所述第一驱动电路可以包括：第一差分电路；对从电源流向所述第一差分电路的电流进行恒定电流控制的第一恒定电流电路；和对从所述第一差分电路流向地的电流进行恒定电流控制的第二恒定电流电路。所述电流叠加电路可以包括：与所述第一恒定电流电路并联地构成电流通路的第一注入电路；和与所述第二恒定电流电路并联地构成电流通路的第二注入电路。

从电源流向第一差分电路的电流在构成第一注入电路的电流通路的期间，将在第一注入电路的电流通路流通的电流与通过第一恒定电流电路而流通的恒定电流相加而增大。同样地，从第一差分电路流向地的电流在构成第二注入电路的电流通路的期间，将在第二注入电路的电流通路流通的电流与通过第二恒定电流电路而流通的恒定电流相加而增大。即，通过利用第一注入电路和第二注入电路与恒定电流通路并联地构成另一电流通路，从而在此期间使第一差分电路的输出电流增大，提高信号转变的上升的响应性。因此，通过在去加重中会产生信号转变的上升的延迟的时刻，构成第一注入电路和第二注入电路的电流通路，从而能够降低由信号转变的上升的延迟引起的输出信号波形的劣化。由此，能够进行更高速的信号传输，并且能够进行更高精度的去加重。

所述第二驱动电路可以包括：第二差分电路；对从所述电源流向所述第二差分电路的电流进行恒定电流控制的第三恒定电流电路；对从所述第二差分电路流向所述地的电流进行恒定电流控制的第四恒定电流电路；与所述第三恒定电流电路并联地构成电流通路的第三注入电路；和与所述第四恒定电流电路并联地构成电流通路的第四注入电路。

从电源流向第二差分电路的电流在构成第三注入电路的电流通路的期间，将在第三注入电路的电流通路流通的电流与通过第三恒定电流电路而流通的恒定电流相加而增大。同样地，从第二差分电路流向地的电流在构成第四注入电路的电流通路的期间，将在第四注入电路的电流通路流通的电流与通过第四恒定电流电路而流通的恒定电流相加而增大。即，通过利用第三注入电路和第四注入电路与恒定电流通路并联地还构成另一电流通路，从而在此期间使第二差分电路的输出电流也增大，进一步提高信号转变的上升的响应性。因此，通过在去加重中会产生信号转变的上升的延迟的时刻，还构成第三注入电路和第四注入电路的电流通路，从而能够进一步降低由信号转变的上升的延迟引起的输出信号波形的劣化。

所述控制电路可以在从所述第一驱动电路流向所述终端电阻的电流的方向与从所述第二驱动电路流向所述终端电阻的电流的方向从相反的方向向相同的方向切换的时刻起预定时间，构成所述第一注入电路～所述第四注入电路的电流通路。

该时刻是输出电压(终端电阻的电压)的振幅从相对小的状态(正在进行去加重的状态)向相对大的状态(未进行去加重的状态)变化的时刻，因此，容易产生信号转变的上升的延迟。因此，通过在从该时刻起预定时间，构成第一注入电路～第四注入电路的电流通路，从而能够准确地降低由信号转变的上升的延迟引起的输出信号波形的劣化。

所述控制电路可以基于所述第一控制信号和所述第二控制信号来控制所述第一注入电路～所述第四注入电路。

由此，能够容易地在准确的时刻构成第一注入电路～第四注入电路的电流通路。

所述控制电路可以包括：第一注入控制电路，其基于所述第一控制信号和所述第二控制信号来控制所述第一注入电路和所述第三注入电路；和第二注入控制电路，其基于所述第一控制信号和所述第二控制信号来控制所述第二注入电路和第四注入电路。

即，可以构成为将电源侧的注入电路(第一注入电路和第三注入电路)与地侧的注入电路(第二注入电路和第四注入电路)利用各自的注入控制电路来控制。由此，即使将电源侧的注入电路与地侧的注入电路设为不同的电路构成，也能够容易地使注入控制的时刻一致，因此，能够进一步提高电路构成的灵活性。

所述第一注入电路～所述第四注入电路可以分别包括电流值不同的多个电流通路。

由此，能够调整由第一注入电路～第四注入电路构成的电流通路的电流值，因此，能够进行更准确的注入控制。

所述电流叠加电路可以包括：构成从所述第一恒定电流电路的输出端子向所述地的电流通路的第五注入电路；和构成从所述第二恒定电流电路的输出端子向所述地的电流通路的第六注入电路。

从电源流向第一差分电路的电流在构成第五注入电路的电流通路的期间，将在第五注入电路的电流通路流通的电流从通过第一恒定电流电路而流通的恒定电流中减去而减小。同样地，从第一差分电路流向地的电流在构成第六注入电路的电流通路的期间，将在第六注入电路的电流通路流通的电流从通过第二恒定电流电路而流通的恒定电流中减去而减小。即，通过构成第五注入电路和第六注入电路的电流通路，从而在此期间使第一差分电路的输出电流减小，提高信号转变的下降的响应性。因此，通过在去加重中会产生信号转变的下降的延迟的时刻，构成第五注入电路和第六注入电路的电流通路，从而能够降低由信号转变的下降的延迟而引起的输出信号波形的劣化。由此，能够进行更高速的信号传输，并且能够进行更高精度的去加重。

所述电流叠加电路可以包括：构成从所述电源向所述第三恒定电流电路的输入端子的电流通路的第七注入电路；和构成从所述电源向所述第四恒定电流电路的输入端子的电流通路的第八注入电路。

从电源流向第二差分电路的电流在构成第七注入电路的电流通路的期间，将在第七注入电路的电流通路流通的电流从通过第三恒定电流电路而流通的恒定电流中减去而减小。同样地，从第二差分电路流向地的电流在构成第八注入电路的电流通路的期间，将在第八注入电路的电流通路流通的电流从通过第四恒定电流电路而流通的恒定电流中减去而减小。即，通过还构成第七注入电路和第八注入电路的电流通路，从而在此期间使第二差分电路的输出电流也减小，进一步提高信号转变的下降的响应性。因此，通过在去加重中会产生信号转变的下降的延迟的时刻，还构成第七注入电路和第八注入电路的电流通路，从而能够进一步降低由信号转变的下降的延迟而引起的输出信号波形的劣化。

所述控制电路可以在从所述第一驱动电路流向所述终端电阻的电流的方向与从所述第二驱动电路流向所述终端电阻的电流的方向从相同的方向向相反的方向切换的时刻起预定时间，构成所述第五注入电路～所述第八注入电路的电流通路。

该时刻是输出电压(终端电阻的电压)的振幅从相对大的状态(未进行去加重的状态)向相对小的状态(正在进行去加重的状态)变化的时刻，因此，容易产生信号转变的下降的延迟。因此，通过在从该时刻起预定时间，构成第五注入电路～第八注入电路的电流通路，从而能够准确地降低由信号转变的下降的延迟而引起的输出信号波形的劣化。

所述控制电路可以被构成为，基于所述第一控制信号和所述第二控制信号来控制所述第五注入电路～所述第八注入电路。

由此，能够容易地在准确的时刻构成第五注入电路～第八注入电路的电流通路。

所述控制电路可以包括：第三注入控制电路，其基于所述第一控制信号和所述第二控制信号来控制所述第五注入电路和所述第七注入电路；和第四注入控制电路，其基于所述第一控制信号和所述第二控制信号来控制所述第六注入电路和第八注入电路。

即，可以构成为将电源侧的注入电路(第五注入电路和第七注入电路)与地侧的注入电路(第六注入电路和第八注入电路)利用各自的注入控制电路来控制。由此，即使将电源侧的注入电路与地侧的注入电路设为不同的电路构成，也能够容易地使注入控制的时刻一致，因此，能够进一步提高电路构成的灵活性。

所述第五注入电路～所述第八注入电路分别可以包括电流值不同的多个电流通路。

由此，能够调整由第五注入电路～第八注入电路构成的电流通路的电流值，因此，能够进行更准确的注入控制。

所述控制电路可以使将所述第一控制信号和所述第二控制信号向所述第一驱动电路和所述第二驱动电路输出的时刻延迟。

由此，在因为在生成注入控制信号的逻辑运算电路等中产生的延迟时间而导致构成第一注入电路～第四注入电路的电流通路的时刻晚于准确的时刻的情况下，能够使第一驱动电路和第二驱动电路的动作时刻延迟而使时刻匹配。

所述第一差分电路和所述第二差分电路可以是互补输出的差分电路。所述第一控制信号可以包括所述输入信号和使所述输入信号逻辑反转而得到的信号，所述第二控制信号可以包括使所述输入信号延迟而得到的信号和使所述输入信号逻辑反转且延迟而得到的信号。

由此，能够提供更高速的发送电路。

而且，根据另一观点的本发明是一种发送电路的控制方法，所述发送电路具备：电流输出电路，其与终端电阻并联地连接，并控制在所述终端电阻流通的电流的大小和方向，所述控制方法基于输入信号，生成第一控制信号和使所述第一控制信号逻辑反转且延迟而得到的第二控制信号，根据所述第一控制信号和所述第二控制信号来控制所述电流输出电路，并将注入电流与所述电流输出电路的输出电流叠加。

通过将注入电流与电流输出电路的输出电流叠加，从而提高信号转变的响应性。因此，通过在去加重中会产生信号转变的延迟的时刻，将注入电流与电流输出电路的输出电流叠加，从而能够降低由信号转变的延迟而引起的输出信号波形的劣化。由此，能够进行更高速的信号传输，并且能够进行更高精度的去加重。

【工业上的可利用性】

本发明能够广泛利用于发送电路及发送电路的控制方法的领域。

Claims (15)

1.一种发送电路，其特征在于，具备：

多个驱动电路，其被构成为与终端电阻并联地连接，使预定的电流在所述终端电阻流通并且控制在所述终端电阻流通的电流的方向，能够根据驱动选择信号而分别开启/关闭；

选择电路，其连接于所述多个驱动电路中的每一个驱动电路，并根据控制选择信号，选择第一控制信号和使所述第一控制信号延迟而得到的第二控制信号中的一个而向所述多个驱动电路中的每一个驱动电路输出；以及

控制电路，其基于输入信号生成所述第一控制信号和所述第二控制信号而向所述选择电路输出，并且输出所述驱动选择信号和所述控制选择信号以使所述终端电阻的电压波形成为所期望的电压波形，

所述控制电路被构成为，输出所述驱动选择信号，所述驱动选择信号用于从所述多个驱动电路中选择至少一个驱动电路作为第一驱动电路而开启，并选择除了所述第一驱动电路以外的至少一个驱动电路作为第二驱动电路而开启，将除了所述第一驱动电路和所述第二驱动电路以外的驱动电路关闭，

并且，以向所述第一驱动电路输出所述第一控制信号并向所述第二驱动电路输出所述第二控制信号的方式输出所述控制选择信号。

2.根据权利要求1所述的发送电路，其特征在于，所述发送电路具备恒定电流控制电路，所述恒定电流控制电路对所述多个驱动电路中的每一个驱动电路的输出电流进行恒定电流控制，

所述恒定电流控制电路能够调整所述多个驱动电路中的每一个驱动电路的输出电流，并根据所述终端电阻的电阻值来调整所述多个驱动电路中的每一个驱动电路的输出电流。

3.根据权利要求1或2所述的发送电路，其特征在于，

所述控制电路被构成为能够调整所述第二控制信号相对于所述第一控制信号的延迟量。

4.根据权利要求1所述的发送电路，其特征在于，所述发送电路包括电流叠加电路，所述电流叠加电路将注入电流与所述多个驱动电路的输出电流叠加。

5.根据权利要求1所述的发送电路，其特征在于，所述发送电路包括：根据所述第一控制信号来控制电流的方向的所述第一驱动电路；和根据所述第二控制信号来控制电流的方向的所述第二驱动电路，

所述多个驱动电路中的第一驱动电路包括：

第一差分电路；

对从电源流向所述第一差分电路的电流进行恒定电流控制的第一恒定电流电路；

对从所述第一差分电路流向地的电流进行恒定电流控制的第二恒定电流电路；和

根据所述第一控制信号和所述第二控制信号被进行控制，并将注入电流与所述多个驱动电路的输出电流叠加的电流叠加电路，

所述电流叠加电路包括：

与所述第一恒定电流电路并联地构成电流通路的第一注入电路；和

与所述第二恒定电流电路并联地构成电流通路的第二注入电路。

6.根据权利要求5所述的发送电路，其特征在于，所述第二驱动电路包括：

第二差分电路；

对从所述电源流向所述第二差分电路的电流进行恒定电流控制的第三恒定电流电路；

对从所述第二差分电路流向所述地的电流进行恒定电流控制的第四恒定电流电路；

与所述第三恒定电流电路并联地构成电流通路的第三注入电路；和

与所述第四恒定电流电路并联地构成电流通路的第四注入电路。

7.根据权利要求6所述的发送电路，其特征在于，

所述控制电路以如下方式进行控制：在从所述第一驱动电路流向所述终端电阻的电流的方向与从所述第二驱动电路流向所述终端电阻的电流的方向从相反的方向向相同的方向切换的时刻起预定时间，构成所述第一注入电路～所述第四注入电路的电流通路。

8.根据权利要求6或7所述的发送电路，其特征在于，

所述控制电路基于所述第一控制信号和所述第二控制信号来控制所述第一注入电路～所述第四注入电路。

9.根据权利要求6所述的发送电路，其特征在于，所述电流叠加电路包括：

构成从所述第一恒定电流电路的输出端子向所述地的电流通路的第五注入电路；和

构成从所述第二恒定电流电路的输出端子向所述地的电流通路的第六注入电路。

10.根据权利要求8所述的发送电路，其特征在于，

所述电流叠加电路包括：

构成从所述电源向所述第三恒定电流电路的输入端子的电流通路的第七注入电路；和

构成从所述电源向所述第四恒定电流电路的输入端子的电流通路的第八注入电路。

11.根据权利要求10所述的发送电路，其特征在于，

所述控制电路以如下方式进行控制：在从所述第一驱动电路流向所述终端电阻的电流的方向与从所述第二驱动电路流向所述终端电阻的电流的方向从相同的方向向相反的方向切换的时刻起预定时间，构成所述第五注入电路～所述第八注入电路的电流通路。

12.根据权利要求11所述的发送电路，其特征在于，

所述控制电路基于所述第一控制信号和所述第二控制信号来控制所述第五注入电路～所述第八注入电路。

13.根据权利要求6所述的发送电路，其特征在于，

所述控制电路使将所述第一控制信号和所述第二控制信号向所述第一驱动电路和所述第二驱动电路输出的时刻延迟。

14.一种发送电路的控制方法，其特征在于，所述发送电路具备多个驱动电路，所述多个驱动电路被构成为与终端电阻并联地连接，使预定的电流在所述终端电阻流通并且控制在所述终端电阻流通的电流的方向，能够根据驱动选择信号而分别开启/关闭，

所述控制方法包括：

根据控制选择信号，选择第一控制信号和使所述第一控制信号延迟而得到的第二控制信号中的一个而向所述多个驱动电路中的每一个驱动电路输出的步骤；和

以基于输入信号生成所述第一控制信号和所述第二控制信号而选择地输出，并且输出所述驱动选择信号和所述控制选择信号以使所述终端电阻的电压波形成为所期望的电压波形的方式进行控制的步骤，

进行所述控制的步骤包括：

输出用于从所述多个驱动电路中选择至少一个驱动电路作为第一驱动电路而开启，并且选择除了所述第一驱动电路以外的至少一个驱动电路作为第二驱动电路而开启，将除了所述第一驱动电路和所述第二驱动电路以外的驱动电路关闭的所述驱动选择信号的步骤；和

以向所述第一驱动电路输出所述第一控制信号并向所述第二驱动电路输出所述第二控制信号的方式输出所述控制选择信号的步骤。

15.根据权利要求14所述的控制方法，其特征在于，

所述控制方法包括将注入电流与所述多个驱动电路的输出电流叠加的步骤。