JP6420096B2 - 出力回路 - Google Patents

Description

本発明は、出力回路に関し、特にエンファシス機能を有する出力回路に関する。

高速通信を行うための通信システムにおいて、送信装置から出力される信号が受信装置に至るまでに損失するデータの割合は、高周波成分ほど大きくなる。高速通信を行うための通信システムにおける信号の高周波成分の損失を補償するために、入力信号の高周波成分の振幅を予め増幅するエンファシス技術が存在する。エンファシス技術を適用した出力回路は、典型的には、入力信号に対して遅延を有するポスト信号を生成する遅延制御回路と、入力信号からポスト信号を加減算する加減算回路とを備え、入力信号の高周波成分の振幅のみの増幅を実現する。

例えば、下記特許文献１は、差動データドライバー回路を開示する。下記特許文献１に開示される差動データドライバー回路は、差動データ信号が入力される第１のプリドライバー回路と、該差動データ信号が入力され、制御信号に応じて遅延時間が可変であるプリエンファシス用の可変遅延回路と、該可変遅延回路の出力信号が入力される第２のプリドライバー回路と、該第１のプリドライバー回路の出力信号と該第２のプリドライバー回路の出力信号との差信号に相当するプリエンファシス波形を有する駆動電流を出力するドライバー回路と、を備えることを特徴とする。

特開２００４−８８６９３号公報

上述した特許文献１に開示される差動データドライバー回路のような従前の出力回路は、差動データ信号が高速である場合において、差動データ信号の波形が歪となることが原因で、差動データ信号に対してプリエンファシスを行うとかえって信号の誤りを誘発してしまうという課題を有していた。

そこで、本発明は、入力信号が高速である場合でも、高精度で、入力信号の高周波成分の振幅を増幅して出力することができる出力回路を提供することを目的とする。

また、本発明は、入力信号が高速である場合でも、低消費電力で、入力信号の高周波成分の振幅を増幅して出力することができる出力回路を提供することを目的とする。

上記課題を解決するための本発明は、以下の技術的特徴乃至は発明特定事項を含んで構成される。

即ち、ある観点に従う本発明は、入力されたパラレル信号をシリアル信号に変換するパラレル／シリアル変換回路と、前記パラレル信号が所定のデータ列を含むか否かを判断するパターン判別回路と、前記パターン判別回路の前記判断の結果に従う第１の係数に基づいて、前記シリアル信号を調整し、出力信号として出力するエンファシス回路と、を備える、出力回路である。

ここで、前記エンファシス回路は、前記シリアル信号の振幅を第２の係数で増幅する第１の増幅回路と、前記シリアル信号に対して所定の遅延を有するポスト信号の振幅を、前記第１の係数及び前記第２の係数に関係する第３の係数で増幅する第２の増幅回路と、前記第１の増幅回路で増幅されたシリアル信号から、前記第２の増幅回路によって増幅されたポスト信号を減算して、該減算結果を出力信号として出力する減算回路とを有しても良い。

また、前記パターン判別回路は、前記パラレル信号が前記所定のデータ列を含むと判断する場合、第１の値を前記第１の係数に設定し、前記パターン判別回路は、前記パラレル信号が前記所定のデータ列を含まないと判断する場合、前記第１の値と異なる第２の値を前記第１の係数に設定しても良い。

また、前記パターン判別回路は、前記パラレル信号から少なくとも２つ以上の時系列的に連続したデータ列を抽出し、前記抽出した少なくとも２つ以上の時系列的に連続したデータ列の状態を判断し、該判断の結果に従って、前記パラレル信号が前記所定のデータ列を含むか否かを判断しても良い。

また、前記エンファシス回路は、前記シリアル信号と、前記パターン判別回路の前記判断の結果とが同期するように、前記シリアル信号に対して遅延を与えても良い。

また、前記パラレル／シリアル変換回路は、前記エンファシス回路で前記シリアル信号と、前記パターン判別回路の前記判断の結果とが同期するように、前記パラレル信号に対して遅延を与えても良い。

また、前記所定のデータ列は、交番データであっても良い。

さらに、別の観点に従う本発明は、前記出力回路を備える送信装置である。

さらに、別の観点に従う本発明は、出力回路に入力されるパラレル信号が所定のデータ列を含むか否かを判断することと、前記パラレル信号をシリアル信号に変換することと、前記シリアル信号の振幅を前記判断の結果に従う第１の係数に基づいて調整し、出力信号として前記出力回路から出力することと、を含む、信号のエンファシス方法である。

本発明によれば、出力回路は、入力信号が高速である場合でも、高精度で、入力信号の高周波成分の振幅を増幅して出力することができるようになる。

また、本発明によれば、入力信号が高速である場合でも、低消費電力で、入力信号の高周波成分の振幅を増幅して出力することができるようになる。

本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。

本発明の一実施形態に係るデータ通信システムの概略構成の一例を示す図である。 本発明の一実施形態に係る出力回路における各種の信号のタイミングチャートである。 本発明の一実施形態に係る出力回路における加減算増幅回路の一例を示す図である。 本発明の一実施形態に係る出力回路における加減算増幅回路の他の例を示す図である。 本発明の一実施形態に係る出力回路の一例を示す図である。 本発明の一実施形態に係る出力回路の他の例を示す図である。 本発明の一実施形態に係る出力回路における各種の信号のタイミングチャートである。 本発明の一実施形態に係る出力回路のさらなる他の例を示す図である。 本発明の一実施形態に係る出力回路における各種の信号のタイミングチャートである。 本発明の一実施形態に係る出力回路のさらなる他の例を示す図である。 本発明の一実施形態に係る出力回路における各種の信号のタイミングチャートである。 本発明の一実施形態に係る出力回路のさらなる他の例を示す図である。 本発明の一実施形態に係る出力回路における各種の信号のタイミングチャートである。 本発明の一実施形態に係る出力回路のさらなる他の例を示す図である。 本発明の一実施形態に係る出力回路における各種の信号のタイミングチャートである。 本発明の一実施形態に係る出力回路のさらなる他の例を示す図である。 本発明の一実施形態に係る出力回路における各種の信号のタイミングチャートである。 本発明の一実施形態に係る出力回路の動作を概略的に説明するためのフローチャートである。

次に、本発明の実施の形態について、図面を参照しつつ説明する。

図１は、本発明の一実施形態に係るデータ通信システムの概略構成の一例を示す図である。同図に示すように、本実施形態に係るデータ通信システム１は、例えば、送信装置１０と、受信装置２０とを含んで構成される。

送信装置１０は、シリアル信号インタフェース（例えば、イーサネット（登録商標）やＩＥＥＥ１３９４ｂ、ＰＣＩ−Ｅｘｐｒｅｓｓ、シリアルＡＴＡ、ＳＡＳ、ファイバーチャネル、Ｉｎｆｉｎｉｂａｎｄ、ＲａｐｉｄＩＯ、ＲｏｃｋｅｔＩＯなど）のソース機器である。送信装置１０は、例えば、出力回路１１を含んで構成される。送信装置１０は、ｎビット（ｎは正の整数）のデジタル信号であるパラレル信号ＤＡＴＡ＿Ｐが所定のデータ列を含むか否かを判断する。送信装置１０は、パラレル信号ＤＡＴＡ＿Ｐが所定のデータ列を含むと判断する場合、所定の係数に値β１を設定し、該信号の振幅を該所定の係数に基づいて調整し、出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。一方、送信装置１０は、パラレル信号ＤＡＴＡ＿Ｐが所定のデータ列を含まないと判断する場合、所定の係数に値γ１を設定し、該信号の振幅を該所定の係数に基づいて調整し、出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。

出力回路１１は、外部から入力されるパラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（ｎ）をシリアル信号ＤＡＴＡ＿Ｓに変換するとともに、パラレル信号ＤＡＴＡ＿Ｐが所定のデータ列を含むか否かを判断する。出力回路１１は、パラレル信号ＤＡＴＡ＿Ｐが所定のデータ列を含むと判断する場合、所定の係数に値β１を設定し、シリアル信号ＤＡＴＡ＿Ｓの振幅を該所定の係数に基づいて調整し、出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。一方、出力回路１１は、パラレル信号ＤＡＴＡ＿Ｐが所定のデータ列を含まないと判断する場合、所定の係数に値γ１を設定し、シリアル信号ＤＡＴＡ＿Ｓの振幅を該所定の係数に基づいて調整し、出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。出力回路１１は、例えば、パラレル／シリアル変換回路１１０と、パターン判別回路１２０と、エンファシス回路１３０とを含んで構成される。

パラレル／シリアル変換回路１１０は、例えば、マルチプレクサである。パラレル／シリアル変換回路１１０は、外部から入力されるｎビットのパラレル信号であるパラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（ｎ）をｎビットのシリアル信号ＤＡＴＡ＿Ｓに変換し、該信号をエンファシス回路１３０に出力する。具体的には、パラレル／シリアル変換回路１１０は、外部から入力端子Ａ０乃至Ａｎに入力されるｎビットのパラレル信号であるパラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（ｎ）のそれぞれを順番に選択することによって、ｎビットのシリアル信号ＤＡＴＡ＿Ｓに変換し、該変換したシリアル信号ＤＡＴＡ＿Ｓを出力端子Ｙからエンファシス回路１３０に出力する。

パターン判別回路１２０は、外部から入力されるパラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（ｎ）が所定のデータ列を含むか否かを判断し、該判断結果をエンファシス回路１３０に出力する。具体的には、パターン判別回路１２０は、パラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（ｎ）が所定のデータ列を含むと判断する場合、その状態を“１”とする制御信号ＣＮＴを生成し、該信号をエンファシス回路１３０に出力する。一方、パターン判別回路１２０は、パラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（ｎ）が所定のデータ列を含まないと判断する場合、その状態を“０”とする制御信号ＣＮＴを生成し、該信号をエンファシス回路１３０に出力する。なお、所定のデータ列の詳細に関しては、後述する。

エンファシス回路１３０は、パターン判別回路１２０から出力される制御信号ＣＮＴに従う所定の係数β２又はγ２に対応する強度で、パラレル／シリアル変換回路１１０から出力されるシリアル信号ＤＡＴＡ＿Ｓにエンファシス処理を行い、該信号を出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。具体的には、エンファシス回路１３０は、パターン判別回路１２０から出力される制御信号ＣＮＴの状態を判断する。エンファシス回路１３０は、制御信号ＣＮＴの状態が“１”であると判断する場合、所定の係数に値β２を設定し、パラレル／シリアル変換回路１１０から出力されるシリアル信号ＤＡＴＡ＿Ｓの振幅を所定の係数β１（即ち、値α＋β２）に基づいて調整し、該信号を出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。一方、エンファシス回路１３０は、制御信号ＣＮＴの状態が“０”であると判断する場合、所定の係数に値γ２を設定し、パラレル／シリアル変換回路１１０から出力されるシリアル信号ＤＡＴＡ＿Ｓの振幅を所定の係数γ１（即ち、値α―γ２）に基づいて調整し、該信号を出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。エンファシス回路１３０は、例えば、遅延制御回路１３１と、加減算増幅回路１３２とを含んで構成される。

遅延制御回路１３１は、例えば、Ｄ型フリップフロップやＤＬＬ（Delay Locked Loop）である。遅延制御回路１３１は、パラレル／シリアル変換回路１１０から出力されるシリアル信号ＤＡＴＡ＿Ｓを所定の時間（例えば、１クロック）遅延させ、該遅延させた信号を加減算増幅回路１３２のポスト入力端子ｉｐに出力する。

加減算増幅回路１３２は、パラレル／シリアル変換回路１１０から出力されるシリアル信号ＤＡＴＡ＿Ｓの振幅を係数αで増幅するとともに、遅延制御回路１３１から出力されるポスト信号ＤＡＴＡ＿ＰＯの振幅をパターン判別回路１２０から出力される制御信号ＣＮＴに従う係数β２又はγ２の倍率で増幅し、該係数αで振幅が増幅された信号に対して該係数β２又はγ２の倍率で振幅が増幅された信号を加減算し、該加減算結果を出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。

具体的には、加減算増幅回路１３２は、パラレル／シリアル変換回路１１０からメイン入力端子ｉｍに出力されるシリアル信号ＤＡＴＡ＿Ｓの振幅を係数αで増幅する。加減算増幅回路１３２は、パターン判別回路１２０から端子ｅｍｐに出力される制御信号ＣＮＴの状態を判断する。加減算増幅回路１３２は、制御信号ＣＮＴの状態が“１”であると判断する場合、遅延制御回路１３１からポスト入力端子ｉｐに出力されるポスト信号ＤＡＴＡ＿ＰＯの振幅を係数β２の倍率で増幅する。一方、加減算増幅回路１３２は、制御信号ＣＮＴの状態が“０”であると判断する場合、遅延制御回路１３１からポスト入力端子ｉｐに出力されるポスト信号ＤＡＴＡ＿ＰＯの振幅を係数γ２の倍率で増幅する。加減算増幅回路１３２は、係数αで増幅した信号に対して係数β２又はγ２の倍率で増幅した信号を加減算し、該加減算結果（即ち、ポスト信号ＤＡＴＡ＿ＰＯの振幅を値α＋β２又はα―γ２の倍率で増幅した結果）を出力信号ＤＡＴＡ＿Ｏとして該信号を出力端子ｏから受信装置２０に出力する。加減算増幅回路１３２は、例えば、増幅回路１３２１及び１３２２と、加減算回路１３２３とを含んで構成される。

増幅回路１３２１は、例えば、オペアンプである。増幅回路１３２１は、パラレル／シリアル変換回路１１０から出力されるシリアル信号ＤＡＴＡ＿Ｓの振幅を係数αで増幅し、該増幅した信号を加減算回路１３２３に出力する。以下、説明を簡易にするため、α＝１と仮定する。

増幅回路１３２２は、例えば、オペアンプである。増幅回路１３２２は、パターン判別回路１２０から出力される制御信号ＣＮＴの状態を判断する。増幅回路１３２２は、制御信号ＣＮＴの状態が“１”であると判断する場合、遅延制御回路１３１から出力されるポスト信号ＤＡＴＡ＿ＰＯの振幅を係数β２の倍率で増幅し、該増幅した信号を加減算回路１３２３に出力する。一方、増幅回路１３２２は、制御信号ＣＮＴの状態が“０”であると判断する場合、遅延制御回路１３１から出力されるポスト信号ＤＡＴＡ＿ＰＯの振幅を係数γ２の倍率で増幅し、該増幅した信号を加減算回路１３２３に出力する。なお、値β２及びγ２は、典型的には、α（即ち、１）＞β２＞γ２の関係を有するように設定されるが、これに限られるものではない。

加減算回路１３２３は、増幅回路１３２１から出力される振幅が係数αで増幅された信号に対して、増幅回路１３２２から出力される振幅が係数β２又はγ２の倍率で増幅された信号を加減算し、該加減算結果を出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。

なお、本例では、パラレル信号ＤＡＴＡ＿Ｐが出力回路１１に入力されると仮定しているが、これに限られるものではなく、パラレル信号ＤＡＴＡ＿Ｐに替えてシリアル入力信号が出力回路１１に入力されても良い。パラレル信号ＤＡＴＡ＿Ｐに替えてシリアル入力信号が出力回路１１に入力される場合、シリアル入力信号は、パラレル／シリアル変換回路１１０を介さずに、エンファシス回路１３０に入力されることとなる。

また、本例では、パターン判別回路１２０にはパラレル信号ＤＡＴＡ＿Ｐが入力されるものと仮定しているが、これに限られるものではなく、パターン判別回路１２０にはパラレル信号ＤＡＴＡ＿Ｐに替えてシリアル信号ＤＡＴＡ＿Ｓが入力されても良い。

受信装置２０は、シリアル信号インタフェースのシンク機器である。受信装置２０は、送信装置１０から出力される出力信号ＤＡＴＡ＿Ｏを受け、該信号に従う処理を実行する。具体的には、受信装置２０は、送信装置１０から出力される出力信号ＤＡＴＡ＿Ｏを受け、該信号に対してデータ通信システム１のシリアル信号インタフェースに対応するデコーティングを行い、該デコーディングを行った信号に従う処理を実行する。受信装置２０は、シリアル信号インタフェースに対応して、例えば、出力信号ＤＡＴＡ＿Ｏから出力信号ＤＡＴＡ＿Ｏに重畳されたクロックを復元するクロックデータリカバリや、出力信号ＤＡＴＡ＿Ｏの信号損失（ＬＯＳ：Loss of Signal）を検出する信号損失回路を備えても良い。

なお、所定のデータ列は、典型的には、“０１”及び“１０”や、“１０１”及び“０１０”など、“１”及び“０”の繰り返しを含む（即ち、シリアル信号ＤＡＴＡ＿Ｓが高周波成分を含む）が、これに限られるものではない。所定のデータ列は、例えば、受信装置２０のクロックデータリカバリが出力信号ＤＡＴＡ＿Ｏに重畳されたクロックを復元できるように、出力信号ＤＡＴＡ＿Ｏのデータ列に含まれるプリアンブルパターン（又はトレーニングパターン）であっても良い。

また、所定のデータ列は、送信装置１０から出力される８ｂ／１０ｂなどの転送方式に従ってコーディングされた出力信号ＤＡＴＡ＿Ｏのデコーディングにおいて、受信装置２０が該デコーディングに失敗しやすい特定のデータ列としても良い。また、所定のデータ列は、データ通信システム１の起動時に出力信号ＤＡＴＡ＿Ｏに含まれる該システムの起動を示すデータ列であっても良い。

以上のように構成される出力回路１１は、パターン判別回路１２０によってシリアル信号ＤＡＴＡ＿Ｓが所定のデータ列を含むか否かを判断し、該判断結果に従う所定の係数β２又はγ２に対応する強度でシリアル信号ＤＡＴＡ＿Ｓにエンファシス処理を行う。これにより、出力回路１１は、シリアル信号ＤＡＴＡ＿Ｓのデータ列に従う所定の係数β１又はγ１に基づいて調整された振幅を有する出力信号ＤＡＴＡ＿Ｏを生成し、該出力信号ＤＡＴＡ＿Ｏを受信装置２０に出力することとなる。

図２は、本発明の一実施形態に係る出力回路における各種の信号のタイミングチャートである。具体的には、図２は、本発明の一実施形態に係る出力回路１１における各種のタイミングチャートである。

同図において、パラレル／シリアル変換回路１１０が出力するシリアル信号ＤＡＴＡ＿Ｓの状態をｓｔａｔｕｓと定義する。また、従来の構成の回路が生成し受信装置に出力する出力信号を出力信号ＤＡＴＡ＿Ｏ’と定義する。ここで、従来の構成の回路は、出力回路１１からパターン判別回路１２０を除いて構成される。また、同図において、その状態ｓｔａｔｕｓが“１”及び“０”である時のシリアル信号ＤＡＴＡ＿Ｓの電位をそれぞれ電位Ｖａ及び−Ｖａと定義する。また、同図において、値αは説明の簡単のため１であると仮定する。また、同図において、所定のデータ列は“１０１”及び“０１０”であると仮定する。

さらに、同図において、出力回路１１は、所定のクロックに基づいて、動作するものと仮定する。かかる場合において、出力回路１１が、該所定のクロックの立ち上がりによって、シリアル信号ＤＡＴＡ＿Ｓの状態ｓｔａｔｕｓをサンプリングする時刻をそれぞれ時刻ｔ２０乃至時刻ｔ３２と定義する。また、時刻ｔ２７から該所定のクロックの周期の半分よりも短い時間が経過した時刻を時刻ｔ２７’と定義する。

パラレル／シリアル変換回路１１０は、時刻ｔ２０乃至ｔ３２で、その状態ｓｔａｔｕｓをそれぞれ“０”、“１”、“０”、“１”、“０”、“１”、“１”、“１”、“０”、“０”、“０”、“１”及び“０”とするシリアル信号ＤＡＴＡ＿Ｓを出力する。

パターン判別回路１２０は、パラレル／シリアル変換回路１１０から出力されるシリアル信号ＤＡＴＡ＿Ｓに従って、その状態を時刻ｔ２０乃至ｔ２６で“１”、時刻ｔ２７乃至ｔ３２で“０”、時刻ｔ３２以降で“１”とする制御信号ＣＮＴを生成し、制御信号ＣＮＴをエンファシス回路１３０に出力する。

遅延制御回路１３１は、上述したように、シリアル信号ＤＡＴＡ＿Ｓに対して例えば１クロック遅延したポスト信号ＤＡＴＡ＿ＰＯを生成し出力する。遅延制御回路１３１は、時刻ｔ２０乃至ｔ３２で、その状態をそれぞれ“１”、“０”、“１”、“０”、“１”、“０”、“１”、“１”、“１”、“０”、“０”、“０”及び“１”とするポスト信号ＤＡＴＡ＿ＰＯを出力することとなる。即ち、シリアル信号ＤＡＴＡ＿Ｓの状態は、時刻ｔ２０から時刻ｔ２５まで１クロック毎に交番する状態となり、時刻ｔ２５乃至ｔ２７の間で“１”となり、時刻ｔ２８乃至ｔ３０の間で“０”となり、時刻ｔ３０以降で再び１クロック毎に交番する状態となる。

従来の構成の回路は、シリアル信号ＤＡＴＡ＿Ｓの振幅をα倍（即ち、１倍）した信号から、ポスト信号ＤＡＴＡ＿ＰＯの振幅をβ２倍した信号を加減算し、該加減算結果を出力信号ＤＡＴＡ＿Ｏ’として出力する。従来の構成の回路は、時刻ｔ２１乃至ｔ３１で、電位をそれぞれ（１＋β２）×Ｖａ、−（１＋β２）×Ｖａ、（１＋β２）×Ｖａ、−（１＋β２）×Ｖａ、（１＋β２）×Ｖａ、（１−β２）×Ｖａ、（１−β２）×Ｖａ、−（１＋β２）×Ｖａ、−（１−β２）×Ｖａ、−（１−β２）×Ｖａ、（１＋β２）×Ｖａ及び−（１＋β２）×Ｖａとする出力信号ＤＡＴＡ＿Ｏ’を出力することとなる。

本実施形態における出力回路１１は、上述したように、シリアル信号ＤＡＴＡ＿Ｓの振幅をα倍（即ち、１倍）した信号に対して、ポスト信号ＤＡＴＡ＿ＰＯの振幅を制御信号ＣＮＴに従う係数β２又はγ２の倍率で振幅を増幅した信号を加減算し、該加減算結果を出力信号ＤＡＴＡ＿Ｏとして出力する。出力回路１１は、時刻ｔ２１乃至ｔ３１で、電位をそれぞれ（１＋β２）×Ｖａ、−（１＋β２）×Ｖａ、（１＋β２）×Ｖａ、−（１＋β２）×Ｖａ、（１＋β２）×Ｖａ、（１−γ２）×Ｖａ、（１−γ２）×Ｖａ、−（１−γ２）×Ｖａ、−（１−γ２）×Ｖａ、−（１−γ２）×Ｖａ、（１−γ２）×Ｖａ及び−（１＋β２）×Ｖａとする出力信号ＤＡＴＡ＿Ｏを出力することとなる。

同図に示すように、時刻ｔ２７で、パラレル／シリアル変換回路１１０は、シリアル信号ＤＡＴＡ＿Ｓの電位を下げ始め、時刻ｔ２７’で、シリアル信号ＤＡＴＡ＿Ｓの電位を電位Ｖａよりも低く、かつ、電位Ｖａに近い電位とする。

ここで、従来の構成の回路は、時刻ｔ２７で出力信号ＤＡＴＡ＿Ｏ’の電位を（１−β２）×Ｖａから下げ始めるため、β２の値が大きい程、時刻ｔ２７’で出力信号ＤＡＴＡ＿Ｏ’の電位は略０［Ｖ］に近くなる。よって、従来の構成の回路は、時刻ｔ２７’で出力信号ＤＡＴＡ＿Ｏ’の状態を“１”及び“０”のいずれでもない状態とすることから、受信装置２０に正しい状態を有する出力信号ＤＡＴＡ＿Ｏ’を出力しない。一方、本実施形態に係る出力回路１１は、時刻ｔ２７で、出力信号ＤＡＴＡ＿Ｏの電位を（１−γ２）×Ｖａから下げ始めるため、係数γ２が係数β２よりも小さい値に設定されることによって、時刻ｔ２７’で、出力信号ＤＡＴＡ＿Ｏの電位は従来構成の回路よりも電位Ｖａよりも低く、かつ、電位Ｖａに近い電位となる。従って、出力回路１１は、シリアル信号ＤＡＴＡ＿Ｓの状態が連続して同じ状態となった後に異なる状態となった場合でも、受信装置２０に正しい状態を有する出力信号ＤＡＴＡ＿Ｏを出力することができる。

上述したように出力回路１１は、パターン判別回路１２０によってシリアル信号ＤＡＴＡ＿Ｓが高周波成分を含むか否かを判断し、該判断結果に従う所定の係数β１又はγ１（即ち、値１＋β２又は１−γ２）に基づいてシリアル信号ＤＡＴＡ＿Ｓの振幅を調整することによって、シリアル信号ＤＡＴＡ＿Ｓに対して係数β２又はγ２に対応する強度でのエンファシス処理を行う。これにより、出力回路１１は、１０ＧＢｐｓ以上の高速動作によってシリアル信号ＤＡＴＡ＿Ｓの波形が歪である場合でも、高精度で、出力信号ＤＡＴＡ＿Ｏに対して該信号の高周波成分の振幅を選択的に増幅することができる。

図３Ａは、本発明の一実施形態に係る出力回路における加減算増幅回路の一例を示す図である。同図に示すように、本実施形態に係る加減算増幅回路１３２は、上述したように、増幅回路１３２１及び１３２２と、加減算回路１３２３とを含んで構成される。なお、本明細書において、シリアル信号ＤＡＴＡ＿Ｓの正側及び負側の信号をそれぞれシリアル信号ＤＡＴＡ＿Ｓ（１）及びＤＡＴＡ＿Ｓ（２）と定義する。また、本明細書において、ポスト信号ＤＡＴＡ＿ＰＯの正側及び負側の信号をそれぞれポスト信号ＤＡＴＡ＿ＰＯ（１）及びＤＡＴＡ＿ＰＯ（２）と定義する。また、本明細書において、出力信号ＤＡＴＡ＿Ｏの正側及び負側の信号をそれぞれ出力信号ＤＡＴＡ＿Ｏ（１）及びＤＡＴＡ＿Ｏ（２）と定義する。

増幅回路１３２１は、上述したように、シリアル信号ＤＡＴＡ＿Ｓの振幅を係数αで増幅し、該増幅した信号を加減算回路１３２３に出力する。増幅回路１３２１は、例えば、トランジスタＴＲ１乃至ＴＲ３を含んで構成される。

トランジスタＴＲ１は、例えば、Ｎ型トランジスタであり、電流源として機能する。トランジスタＴＲ１は、バイアス信号ＶＢの電位に従って電流Ｉ１を生成し、該電流をトランジスタＴＲ２及びＴＲ３に供給する。トランジスタＴＲ１は、そのドレインはトランジスタＴＲ２及びＴＲ３のソースに接続される一方、ソースは接地線ＧＮＤに接続され、さらにゲートはバイアス線Ｗ＿ＶＢに接続される。

トランジスタＴＲ２は、例えば、Ｎ型トランジスタを含んで構成され、電圧電流変換素子として機能する。トランジスタＴＲ２は、パラレル／シリアル変換回路１１０からメイン入力端子ｉｍ（１）に出力されるシリアル信号ＤＡＴＡ＿Ｓ（１）の状態に従って電流ＩＰ１を生成し、該電流を加減算回路１３２３の抵抗Ｒ１と、出力端子ｏ（２）とに供給する。トランジスタＴＲ２は、そのドレインは出力端子ｏ（２）と、抵抗Ｒ１の他端とに接続される一方、ソースはトランジスタＴＲ１のドレイン及びトランジスタＴＲ３のソースに接続され、さらにゲートはメイン入力端子ｉｍ（１）に接続される。

トランジスタＴＲ３は、例えば、Ｎ型トランジスタを含んで構成され、電圧電流変換素子として機能する。トランジスタＴＲ３は、パラレル／シリアル変換回路１１０からメイン入力端子ｉｍ（２）に出力されるシリアル信号ＤＡＴＡ＿Ｓ（２）の状態に従って電流ＩＮ１を生成し、該電流を加減算回路１３２３の抵抗Ｒ２と、出力端子ｏ（１）とに供給する。トランジスタＴＲ３は、そのドレインは出力端子ｏ（１）と、抵抗Ｒ２の他端とに接続される一方、ソースはトランジスタＴＲ１のドレイン及びトランジスタＴＲ２のソースに接続され、さらにゲートはメイン入力端子ｉｍ（２）に接続される。

増幅回路１３２２は、上述したように、ポスト信号ＤＡＴＡ＿ＰＯの振幅を係数β２又はγ２の倍率で増幅し、該増幅した信号を加減算回路１３２３に出力する。増幅回路１３２２は、例えば、トランジスタＴＲ１’乃至ＴＲ３’を含んで構成される。

トランジスタＴＲ１’は、例えば、Ｎ型トランジスタであり、電流源として機能する。トランジスタＴＲ１’は、パターン判別回路１２０から端子ｅｍｐに出力される制御信号ＣＮＴの状態に従って電流Ｉ２を生成し、該電流をトランジスタＴＲ２’及びＴＲ３’に供給する。トランジスタＴＲ１’は、そのドレインはトランジスタＴＲ２’及びＴＲ３’のソースに接続される一方、ソースは接地線ＧＮＤに接続され、さらにゲートは端子ｅｍｐに接続される。

トランジスタＴＲ２’は、例えば、Ｎ型トランジスタを含んで構成され、電圧電流変換素子として機能する。トランジスタＴＲ２’は、遅延制御回路１３１からポスト入力端子ｉｐ（１）に出力されるポスト信号ＤＡＴＡ＿ＰＯ（１）の状態に従って電流ＩＮ２を生成し、該電流を加減算回路１３２３の抵抗Ｒ２と、出力端子ｏ（１）とに供給する。トランジスタＴＲ２’は、そのドレインは出力端子ｏ（１）と、抵抗Ｒ２の他端とに接続される一方、ソースはトランジスタＴＲ１’のドレイン及びトランジスタＴＲ３’のソースに接続され、さらにゲートはポスト入力端子ｉｐ（１）に接続される。

トランジスタＴＲ３’は、例えば、Ｎ型トランジスタを含んで構成され、電圧電流変換素子として機能する。トランジスタＴＲ３’は、遅延制御回路１３１からポスト入力端子ｉｐ（２）に出力されるポスト信号ＤＡＴＡ＿ＰＯ（２）の状態に従って電流ＩＰ２を生成し、該電流を加減算回路１３２３の抵抗Ｒ１と、出力端子ｏ（２）とに供給する。トランジスタＴＲ３’は、そのドレインは出力端子ｏ（２）と、抵抗Ｒ１の他端とに接続される一方、ソースはトランジスタＴＲ１’のドレイン及びトランジスタＴＲ２’のソースに接続され、さらにゲートはポスト入力端子ｉｐ（２）に接続される。

加減算回路１３２３は、上述したように、振幅を係数αで増幅した信号から振幅を係数β２又はγ２の倍率で増幅した信号を加減算し、該加減算結果（即ち、シリアル信号ＤＡＴＡ＿Ｓの振幅を倍率α＋β２又はα−γ２で増幅した結果）を出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。加減算回路１３２３は、抵抗Ｒ１及びＲ２を含んで構成される。

抵抗Ｒ１は、例えば、ポリシリコン抵抗や拡散抵抗であり、自身を流れる電流ＩＰに従って出力端子ｏ（２）の電位を調整する。抵抗Ｒ１は、その一端は電源線ＶＤＤに接続され、他端は出力端子ｏ（２）と、増幅回路１３２１のトランジスタＴＲ２のドレインと、増幅回路１３２２のトランジスタＴＲ３’のドレインとに接続される。なお、電流ＩＰの大きさは、増幅回路１３２１から供給される電流ＩＰ１の大きさと、増幅回路１３２２から供給される電流ＩＰ２の大きさとの合計に略等しい。

抵抗Ｒ２は、例えば、ポリシリコン抵抗や拡散抵抗であり、自身を流れる電流ＩＮに従って出力端子ｏ（１）の電位を調整する。抵抗Ｒ２は、その一端は電源線ＶＤＤに接続され、他端は出力端子ｏ（１）と、増幅回路１３２１のトランジスタＴＲ３のドレインと、増幅回路１３２２のトランジスタＴＲ２’のドレインとに接続される。なお、電流ＩＮの大きさは、増幅回路１３２１から供給される電流ＩＮ１の大きさと、増幅回路１３２２から供給される電流ＩＮ２の大きさとの合計に略等しい。

次に、加減算増幅回路１３２の動作の詳細を説明する。なお、説明の簡単のため、本例では、抵抗Ｒ１及びＲ２の抵抗値はいずれもＲ［Ω］であるとする。

抵抗Ｒ２に流れる電流ＩＮの大きさは、上述したように、トランジスタＴＲ２’及びＴＲ３にそれぞれ流れる電流ＩＮ１及びＩＮ２の合計に等しいことから、出力端子ｏ（１）の電位は、ＶＤＤ−Ｒ×ＩＮより、以下の式１に示す関係を有する。一方、抵抗Ｒ１に流れる電流ＩＰの大きさは、上述したように、トランジスタＴＲ２及びＴＲ３’にそれぞれ流れる電流ＩＰ１及びＩＰ２の合計に等しいことから、出力端子ｏ（２）の電位は、ＶＤＤ−Ｒ×ＩＰより、以下の式２に示す関係を有する。また、出力信号ＤＡＴＡ＿Ｏの振幅は、式１及び式２より、以下の式３に示す関係を有する。
（出力端子ｏ（１）の電位）＝ＶＤＤ−Ｒ×（ＩＮ１＋ＩＮ２） …＜式１＞
（出力端子ｏ（２）の電位）＝ＶＤＤ−Ｒ×（ＩＰ１＋ＩＰ２） …＜式２＞
（出力信号ＤＡＴＡ＿Ｏの振幅）＝Ｒ×｜ＩＰ１−ＩＮ１＋ＩＰ２−ＩＮ２｜ …＜式３＞

増幅回路１３２１及び増幅回路１３２２に、その状態を“１”及び“０”とするシリアル信号ＤＡＴＡ＿Ｓ（１）及びＤＡＴＡ＿Ｓ（２）と、その状態を“１”及び“０”とするポスト信号ＤＡＴＡ＿ＰＯ（１）及びＤＡＴＡ＿ＰＯ（２）とがそれぞれ入力されたとする。

かかる場合において、トランジスタＴＲ２及びＴＲ３は、自身のゲートに入力されるシリアル信号ＤＡＴＡ＿Ｓの状態に従って、それぞれ電流ＩＰ１ｌ及びＩＮ１ｓを生成する。ここで、電流ＩＰ１ｌは、電流ＩＮ１ｓよりも大きい電流である。また、トランジスタＴＲ２’及びＴＲ３’は、自身のゲートに入力されるポスト信号ＤＡＴＡ＿ＰＯの状態に従って、それぞれ電流ＩＮ２ｌ及びＩＰ２ｓを生成する。ここで、電流ＩＮ２ｌは、電流ＩＰ２ｓよりも大きい電流である。かかる場合の出力信号ＤＡＴＡ＿Ｏの振幅は、電流ＩＰ１ｌ、ＩＰ２ｓ、ＩＮ１ｓ及びＩＮ２ｌ、及び式３より、以下の式４に示す関係を有する。
（出力信号ＤＡＴＡ＿Ｏの振幅）＝Ｒ×｜ＩＰ１ｌ＋ＩＰ２ｓ−ＩＮ１ｓ−ＩＮ２ｌ｜ …＜式４＞

一方、シリアル信号ＤＡＴＡ＿Ｓ（１）及びＤＡＴＡ＿Ｓ（２）の状態が“０”及び“１”であり、かつ、ポスト信号ＤＡＴＡ＿ＰＯ（１）及びＤＡＴＡ＿ＰＯ（２）の状態が“０”及び“１”である場合の出力信号ＤＡＴＡ＿Ｏの振幅は、式４において電流ＩＰ１、ＩＮ１、ＩＮ２及びＩＰ２の大小関係が逆転された関係を有する。式４において該電流の大小関係が逆転された関係は、式４と等しいことから、かかる場合における出力信号ＤＡＴＡ＿Ｏの振幅は、式４と同じ関係を有することとなる。

増幅回路１３２１及び増幅回路１３２２に、その状態を“１”及び“０”とするシリアル信号ＤＡＴＡ＿Ｓ（１）及びＤＡＴＡ＿Ｓ（２）と、その状態を“０”及び“１”とするポスト信号ＤＡＴＡ＿ＰＯ（１）及びＤＡＴＡ＿ＰＯ（２）とがそれぞれ入力されたとする。

かかる場合において、トランジスタＴＲ２及びＴＲ３は、自身のゲートに入力されるシリアル信号ＤＡＴＡ＿Ｓの状態に従って、それぞれ電流ＩＰ１ｌ及びＩＮ１ｓを生成する。また、トランジスタＴＲ２’及びＴＲ３’は、自身のゲートに入力されるポスト信号ＤＡＴＡ＿ＰＯの状態に従って、それぞれ電流ＩＮ２ｓ及びＩＰ２ｌを生成する。ここで、電流ＩＰ２ｌは、電流ＩＮ２ｓよりも大きい電流である。かかる場合の出力信号ＤＡＴＡ＿Ｏの振幅は、電流ＩＰ１ｌ、ＩＰ２ｌ、ＩＮ１ｓ及びＩＮ２ｓ、及び式３より、以下の式５に示す関係を有する。
（出力信号ＤＡＴＡ＿Ｏの振幅）＝Ｒ×｜ＩＰ１ｌ＋ＩＰ２ｌ−ＩＮ１ｓ−ＩＮ２ｓ｜ …＜式５＞

一方、シリアル信号ＤＡＴＡ＿Ｓ（１）及びＤＡＴＡ＿Ｓ（２）の状態が“０”及び“１”であり、かつ、ポスト信号ＤＡＴＡ＿ＰＯ（１）及びＤＡＴＡ＿ＰＯ（２）の状態が“１”及び“０”である場合の出力信号ＤＡＴＡ＿Ｏの振幅は、式５において電流ＩＰ１、ＩＮ１、ＩＮ２及びＩＰ２の大小関係が逆転された関係を有する。式５において該電流の大小関係が逆転された関係は、式５と等しいことから、かかる場合における出力信号ＤＡＴＡ＿Ｏの振幅は、式５と同じ関係を有することとなる。

式４及び式５を参照して、加減算増幅回路１３２は、シリアル信号ＤＡＴＡ＿Ｓ及びポスト信号ＤＡＴＡ＿ＰＯの状態が同じ状態の場合よりも該信号状態が異なる状態の場合の方が大きい振幅を有するように、出力信号ＤＡＴＡ＿Ｏを生成することが分かる。上述したように、エンファシス回路１３０は、ポスト信号ＤＡＴＡ＿ＰＯをシリアル信号ＤＡＴＡ＿Ｓに対して例えば１クロック遅延させるため、シリアル信号ＤＡＴＡ＿Ｓ及びポスト信号ＤＡＴＡ＿ＰＯの状態は、シリアル信号ＤＡＴＡ＿Ｓの状態が変化する（即ち、シリアル信号ＤＡＴＡ＿Ｓが高周波成分を含む）場合に異なることとなる。従って、加減算増幅回路１３２は、シリアル信号ＤＡＴＡ＿Ｓが高周波成分を含まない場合よりも、該信号が高周波成分を含む場合の方が大きな振幅を有するように、出力信号ＤＡＴＡ＿Ｏを生成することとなる。

加減算増幅回路１３２は、上述したように、パターン判別回路１２０から出力される制御信号ＣＮＴの状態に従う所定の係数β１又はγ１（即ち、値α＋β２又はα―γ２）に基づいてシリアル信号ＤＡＴＡ＿Ｓの振幅を調整し、出力信号ＤＡＴＡ＿Ｏを生成することによって、シリアル信号ＤＡＴＡ＿Ｓに対してエンファシス処理を行うこととなる。

制御信号ＣＮＴの状態が“０”である場合、トランジスタＴＲ１’がトランジスタＴＲ２’及びＴＲ３’に供給する電流Ｉ２が減少することから、トランジスタＴＲ２’及びＴＲ３’に流れる電流ＩＮ２及びＩＰ２は減少する。一方で、制御信号ＣＮＴの状態が“１”である場合、トランジスタＴＲ１’がトランジスタＴＲ２’及びＴＲ３’に供給する電流Ｉ２が増大することから、トランジスタＴＲ２’及びＴＲ３’に流れる電流ＩＮ２及びＩＰ２は増大する。

シリアル信号ＤＡＴＡ＿Ｓ及びポスト信号ＤＡＴＡ＿ＰＯの状態が同じである場合、加減算増幅回路１３２は、式４より、制御信号ＣＮＴの状態が“１”である場合の方が、制御信号ＣＮＴの状態が“０”である場合よりも小さい振幅Ｖｓとなるように、出力信号ＤＡＴＡ＿Ｏを生成することが分かる。一方、シリアル信号ＤＡＴＡ＿Ｓ及びポスト信号ＤＡＴＡ＿ＰＯの状態が異なる場合、加減算増幅回路１３２は、式５より、制御信号ＣＮＴの状態が“１”である場合の方が、制御信号ＣＮＴの状態が“０”である場合よりも大きい振幅Ｖｌとなるように、出力信号ＤＡＴＡ＿Ｏを生成することが分かる。

ここで、所定のデータ列が例えば“１０１”及び“０１０”である（即ち、シリアル信号ＤＡＴＡ＿Ｓが高周波成分を含む）とすると、シリアル信号ＤＡＴＡ＿Ｓが高周波成分を含む場合に、制御信号ＣＮＴの状態は“１”となる一方、シリアル信号ＤＡＴＡ＿Ｓが高周波成分を含まない場合に、制御信号ＣＮＴの状態は“０”となる。制御信号ＣＮＴの状態が“１”である場合、シリアル信号ＤＡＴＡ＿Ｓ及びポスト信号ＤＡＴＡ＿ＰＯの状態が異なることから、加減算増幅回路１３２は、シリアル信号ＤＡＴＡ＿Ｓの振幅を所定の係数β１（即ち、値α＋β２）に基づいて調整した大きい振幅Ｖｌを有する出力信号ＤＡＴＡ＿Ｏを生成する。一方で、制御信号ＣＮＴの状態が“０”である場合、シリアル信号ＤＡＴＡ＿Ｓ及びポスト信号ＤＡＴＡ＿ＰＯの状態は等しくなることから、加減算増幅回路１３２は、シリアル信号ＤＡＴＡ＿Ｓの振幅を所定の係数γ１（即ち、値α−γ２）に基づいて調整した小さい振幅Ｖｓを有する出力信号ＤＡＴＡ＿Ｏを生成する。

上述したように、加減算増幅回路１３２は、制御信号ＣＮＴの状態に従って、シリアル信号ＤＡＴＡ＿Ｓが高周波成分を含む場合と該成分を含まない場合との間の振幅の差を決定することが分かる。加減算増幅回路１３２は、制御信号ＣＮＴの状態が“０”である場合よりも制御信号ＣＮＴの状態が“１”である場合に、よりエンファシス処理の強度が大きくなるように、出力信号ＤＡＴＡ＿Ｏを生成することとなる。

図３Ｂは、本発明の一実施形態に係る出力回路における加減算増幅回路の他の例を示す図である。同図に示すように、本実施形態に係る加減算増幅回路１３２’は、加減算増幅回路１３２の増幅回路１３２２に替えて増幅回路１３２２’を含んで構成される。

増幅回路１３２１及び加減算回路１３２３の構成及び動作の詳細は、図３Ａのものと同じあるため、その説明を省略する。増幅回路１３２２’は、ポスト信号ＤＡＴＡ＿ＰＯの振幅を制御信号ＣＮＴ及びシリアル信号ＤＡＴＡ＿Ｓの状態に従う所定の係数β２又はγ２で増幅し、該増幅した信号を加減算回路１３２３に出力する。増幅回路１３２２’は、例えば、トランジスタＴＲ１’乃至ＴＲ４’を含んで構成される。

トランジスタＴＲ１’は、例えば、Ｎ型トランジスタであり、電流源として機能する。トランジスタＴＲ１’は、パターン判別回路１２０から端子ｅｍｐに出力される制御信号ＣＮＴの状態に従って電流Ｉ２２を生成し、該電流をトランジスタＴＲ２’及びＴＲ３’に供給する。トランジスタＴＲ１’は、そのドレインはトランジスタＴＲ２’及びＴＲ３’のソースと、トランジスタＴＲ４’のドレインとに接続される一方、ソースは接地線ＧＮＤに接続され、さらにゲートは端子ｅｍｐに接続される。

トランジスタＴＲ２’は、例えば、Ｎ型トランジスタを含んで構成され、電圧電流変換素子として機能する。トランジスタＴＲ２’は、遅延制御回路１３１からポスト入力端子ｉｐ（１）に出力されるポスト信号ＤＡＴＡ＿ＰＯ（１）の状態に従って電流ＩＮ２を生成し、該電流を加減算回路１３２３の抵抗Ｒ２と、出力端子ｏ（１）とに供給する。トランジスタＴＲ２’は、そのドレインは出力端子ｏ（１）と、抵抗Ｒ２の他端とに接続される一方、ソースはトランジスタＴＲ１’及びＴＲ４’のドレインと、トランジスタＴＲ３’のソースとに接続され、さらにゲートはポスト入力端子ｉｐ（１）に接続される。

トランジスタＴＲ３’は、例えば、Ｎ型トランジスタを含んで構成され、電圧電流変換素子として機能する。トランジスタＴＲ３’は、遅延制御回路１３１からポスト入力端子ｉｐ（２）に出力されるポスト信号ＤＡＴＡ＿ＰＯ（２）の状態に従って電流ＩＰ２を生成し、該電流を加減算回路１３２３の抵抗Ｒ１と、出力端子ｏ（２）とに供給する。トランジスタＴＲ３’は、そのドレインは出力端子ｏ（２）と、抵抗Ｒ１の他端とに接続される一方、ソースはトランジスタＴＲ１’及びＴＲ４’のドレインと、トランジスタＴＲ２’のソースとに接続され、さらにゲートはポスト入力端子ｉｐ（２）に接続される。

トランジスタＴＲ４’は、例えば、Ｎ型トランジスタであり、電流源として機能する。トランジスタＴＲ４’は、バイアス信号ＶＢ２の状態に従って電流Ｉ２１を生成し、該電流をトランジスタＴＲ２’及びＴＲ３’に供給する。トランジスタＴＲ４’は、そのドレインはトランジスタＴＲ１’のドレインと、トランジスタＴＲ２’及びＴＲ３’のソースとに接続される一方、ソースは接地線ＧＮＤに接続され、さらにゲートはバイアス線Ｗ＿ＶＢ２に接続される。

加減算増幅回路１３２’は、加減算増幅回路１３２に対してトランジスタＴＲ４’が追加されたことによって、例えば、トランジスタＴＲ１’が制御信号ＣＮＴの状態が“０”によって完全にオフとなる特性を有する場合においても、トランジスタＴＲ４’が生成する電流Ｉ２１に対応する所定の係数γ１（即ち、値α−γ２）に基づいてシリアル信号ＤＡＴＡ＿Ｓの振幅を調整し、出力信号ＤＡＴＡ＿Ｏを生成することができる。

なお、加減算増幅回路１３２’の動作の詳細に関しては、増幅回路１３２２’に流れる電流Ｉ２がトランジスタＴＲ１’及びＴＲ４’にそれぞれ流れる電流Ｉ２１及びＩ２２の合計であることを除いて、加減算増幅回路１３２と同じであるため、その説明を省略する。

図４は、本発明の一実施形態に係る出力回路の一例を示す図である。同図に示すように、本実施形態に係る出力回路１１Ａは、例えば、パラレル／シリアル変換回路１１０と、パターン判別回路１２０Ａと、エンファシス回路１３０Ａとを含んで構成される。

パターン判別回路１２０Ａは、パラレル／シリアル変換回路１１０から出力されるシリアル信号ＤＡＴＡ＿Ｓがデータ列“１０１”又は“０１０”を含むか否かを判断する。パターン判別回路１２０Ａは、該判断結果に従う制御信号ＣＮＴを生成し、該信号をエンファシス回路１３０Ａの加減算増幅回路１３２の端子ｅｍｐに出力する。パターン判別回路１２０Ａは、例えば、排他的論理和回路ＥＯＲ１及びＥＯＲ２と、論理積回路ＡＮＤとを含んで構成される。

排他的論理和回路ＥＯＲ１及びＥＯＲ２は、自身に入力される２つの信号に対して排他的論理和を行い、該排他的論理和の結果を論理積回路ＡＮＤに出力する。具体的には、排他的論理和回路ＥＯＲ１は、パラレル／シリアル変換回路１１０から出力されるシリアル信号ＤＡＴＡ＿Ｓと、シリアル信号ＤＡＴＡ＿Ｓに対して１クロック遅延された後にエンファシス回路１３０Ａから出力されるメイン信号ＤＡＴＡ＿ＭＡとに対して排他的論理和を行い、該排他的論理和の結果を論理積回路ＡＮＤに出力する。

また、排他的論理和回路ＥＯＲ２は、エンファシス回路１３０Ａから出力されるメイン信号ＤＡＴＡ＿ＭＡと、メイン信号ＤＡＴＡ＿ＭＡに対して１クロック遅延された後にエンファシス回路１３０Ａから出力されるポスト信号ＤＡＴＡ＿ＰＯとに対して排他的論理和を行い、該排他的論理和の結果を論理積回路ＡＮＤに出力する。

論理積回路ＡＮＤは、排他的論理和回路ＥＯＲ１及びＥＯＲ２から出力される２つの信号に対して論理積を行い、該論理積の結果をエンファシス回路１３０Ａに出力する。具体的には、論理積回路ＡＮＤは、排他的論理和回路ＥＯＲ１から出力されるシリアル信号ＤＡＴＡ＿Ｓ及びメイン信号ＤＡＴＡ＿ＭＡの排他的論理和と、排他的論理和回路ＥＯＲ２から出力されるメイン信号ＤＡＴＡ＿ＭＡ及びポスト信号ＤＡＴＡ＿ＰＯの排他的論理和とに対して論理積を行い、該論理積の結果を制御信号ＣＮＴとしてエンファシス回路１３０Ａの加減算増幅回路１３２の端子ｅｍｐに出力する。

パターン判別回路１２０Ａの動作の詳細に関して、下記の表１を参照しつつ説明する。

表１を参照して、パターン判別回路１２０Ａは、パラレル／シリアル変換回路１１０から出力されるシリアル信号ＤＡＴＡ＿Ｓと、エンファシス回路１３０Ａから出力されるメイン信号ＤＡＴＡ＿ＭＡ及びポスト信号ＤＡＴＡ＿ＰＯとの状態を判断する。パターン判別回路１２０Ａは、シリアル信号ＤＡＴＡ＿Ｓ、メイン信号ＤＡＴＡ＿ＭＡ及びポスト信号ＤＡＴＡ＿ＰＯの状態がそれぞれ“１”、“０”及び“１”、又は、“０”、“１”及び“０”であると判断する場合、その状態を“１”とする制御信号ＣＮＴを生成し、該信号をエンファシス回路１３０Ａの加減算増幅回路１３２の端子ｅｍｐに出力する。

一方、パターン判別回路１２０Ａは、シリアル信号ＤＡＴＡ＿Ｓ、メイン信号ＤＡＴＡ＿ＭＡ及びポスト信号ＤＡＴＡ＿ＰＯの状態がそれぞれ“１”、“０”及び“１”と、“０”、“１”及び“０”とのうちのいずれでもないと判断する場合、その状態を“０”とする制御信号ＣＮＴを生成し、該信号をエンファシス回路１３０Ａの加減算増幅回路１３２の端子ｅｍｐに出力する。

エンファシス回路１３０Ａは、加減算増幅回路１３２と、遅延制御回路１３３及び１３４とを含んで構成される。なお、加減算増幅回路１３２の構成及び動作に関しては、図１、図３Ａ又は図３Ｂのものと同じであるため、その説明を省略する。

遅延制御回路１３３は、例えば、Ｄ型フロップフロップやＤＬＬである。遅延制御回路１３３は、シリアル信号ＤＡＴＡ＿Ｓに対して所定の遅延時間（例えば１クロック）を与え、メイン信号ＤＡＴＡ＿ＭＡとして加減算増幅回路１３２、遅延制御回路１３４及びパターン判別回路１２０Ａに出力する。具体的には、遅延制御回路１３３は、パラレル／シリアル変換回路１１０から出力されるシリアル信号ＤＡＴＡ＿Ｓに対して所定の遅延時間（例えば１クロック）を与え、メイン信号ＤＡＴＡ＿ＭＡとして加減算増幅回路１３２のメイン入力端子ｉｍと、遅延制御回路１３４と、パターン判別回路１２０Ａの排他的論理和回路ＥＯＲ１及びＥＯＲ２に出力する。

遅延制御回路１３４は、例えば、Ｄ型フロップフロップやＤＬＬである。遅延制御回路１３４は、メイン信号ＤＡＴＡ＿ＭＡに対して所定の遅延時間（例えば１クロック）を与え、ポスト信号ＤＡＴＡ＿ＰＯとして加減算増幅回路１３２及びパターン判別回路１２０Ａに出力する。具体的には、遅延制御回路１３４は、遅延制御回路１３３から出力されるメイン信号ＤＡＴＡ＿ＭＡに対して所定の遅延時間（例えば１クロック）を与え、ポスト信号ＤＡＴＡ＿ＰＯとして加減算増幅回路１３２のポスト入力端子ｉｐと、パターン判別回路１２０Ａの排他的論理和回路ＥＯＲ２に出力する。

上述したように、本実施形態に係る出力回路１１Ａは、パターン判別回路１２０Ａによってシリアル信号ＤＡＴＡ＿Ｓが高周波成分を含むか否かを判断し、該判断結果に従う所定の係数に対応する強度でシリアル信号ＤＡＴＡ＿Ｓにエンファシス処理を行う。これにより、出力回路１１Ａは、１０ＧＢｐｓ以上の高速動作によってシリアル信号ＤＡＴＡ＿Ｓの波形が歪である場合でも、高精度で、シリアル信号ＤＡＴＡ＿Ｓの振幅を高周波成分のみ選択的に増幅して、出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力することができる。

図５は、本発明の一実施形態に係る出力回路の他の例を示す図である。同図に示すように、本実施形態に係る出力回路１１Ｂは、例えば、パラレル／シリアル変換回路１１０Ａと、パターン判別回路１２０Ｂと、エンファシス回路１３０Ｂと、分周回路１４０とを含んで構成される。

分周回路１４０は、所定のクロックＣＬＫを例えば２分周し、該分周したクロックをパラレル／シリアル変換回路１１０Ａ及びパターン判別回路１２０Ｂに出力する。具体的には、分周回路１４０は、所定のクロックＣＬＫを２分周し、該分周したクロックを分周クロックＣＬＫ＿ＤＩＶ２として、パラレル／シリアル変換回路１１０Ａの選択端子ＳＬと、パターン判別回路１２０Ｂの出力制御回路ＦＦ１２１乃至ＦＦ１２６のクロック端子ＣＫと、パターン判別回路１２０Ｂの選択回路ＭＵＸ１の選択端子ＳＬとに出力する。

パラレル／シリアル変換回路１１０Ａは、例えば、２入力のマルチプレクサであり、パラレル／シリアル変換回路１１０において、値ｎを２（即ち、２入力）とした場合の回路である。パラレル／シリアル変換回路１１０Ａは、分周クロックＣＬＫ＿ＤＩＶ２に従って、パラレル信号であるパラレル信号ＤＡＴＡ＿Ｐ（１）及びＤＡＴＡ＿Ｐ（２）をシリアル信号に変換し、該変換した信号をシリアル信号ＤＡＴＡ＿Ｓとしてエンファシス回路１３０Ｂに出力する。

具体的には、パラレル／シリアル変換回路１１０Ａは、分周回路１４０から選択端子ＳＬに出力される分周クロックＣＬＫ＿ＤＩＶ２の立ち上がりエッジに基づいて、入力端子Ａ０に入力されるパラレル信号ＤＡＴＡ＿Ｐ（１）をシリアル信号ＤＡＴＡ＿Ｓとしてエンファシス回路１３０Ｂに出力する。一方、パラレル／シリアル変換回路１１０Ａは、分周クロックＣＬＫ＿ＤＩＶ２の立ち下がりエッジで、入力端子Ａ１に入力されるパラレル信号ＤＡＴＡ＿Ｐ（２）をシリアル信号ＤＡＴＡ＿Ｓとしてエンファシス回路１３０Ｂに出力する。これにより、パラレル／シリアル変換回路１１０Ａは、分周クロックＣＬＫ＿ＤＩＶ２の周期に従って、パラレル信号ＤＡＴＡ＿Ｐ（１）及びＤＡＴＡ＿Ｐ（２）をパラレル信号からシリアル信号ＤＡＴＡ＿Ｓに変換し出力することとなる。

パターン判別回路１２０Ｂは、パラレル信号ＤＡＴＡ＿Ｐがシリアル信号に変換された場合のデータ列が所定のデータ列“１０１”又は“０１０”を含むか否かを判断する。パターン判別回路１２０Ｂは、該判断結果に従う制御信号ＣＮＴを生成し、該信号をエンファシス回路１３０Ｂの加減算増幅回路１３２の端子ｅｍｐに出力する。パターン判別回路１２０Ｂは、例えば、出力制御回路ＦＦ１２１乃至ＦＦ１２６と、排他的論理和回路ＥＯＲ３乃至ＥＯＲ５と、否定論理積回路ＮＡＮＤ１及びＮＡＮＤ２と、選択回路ＭＵＸ１とを含んで構成される。

出力制御回路ＦＦ１２１乃至ＦＦ１２６は、例えば、Ｄ型フリップフロップである。Ｄ型フリップフロップは、クロック端子ＣＫに入力されるクロックに基づいて、データ入力端子Ｄに入力される信号をデータ出力端子Ｑから出力する。

具体的には、出力制御回路ＦＦ１２１は、クロック端子ＣＫに入力される所定のクロックＣＬＫに基づいて、データ入力端子Ｄに入力されるパラレル信号ＤＡＴＡ＿Ｐ（１）をデータ信号Ｄ１としてデータ出力端子Ｑから出力制御回路ＦＦ１２２のデータ入力端子Ｄに出力する。

また、出力制御回路ＦＦ１２２は、クロック端子ＣＫに入力される所定のクロックＣＬＫに基づいて、出力制御回路ＦＦ１２１からデータ入力端子Ｄに出力されるデータ信号Ｄ１をデータ信号Ｄ２としてデータ出力端子Ｑから排他的論理和ＥＯＲ３に出力する。

また、出力制御回路ＦＦ１２３は、クロック端子ＣＫに入力される所定のクロックＣＬＫに基づいて、データ入力端子Ｄに入力されるパラレル信号ＤＡＴＡ＿Ｐ（２）をデータ信号Ｄ３としてデータ出力端子Ｑから出力制御回路ＦＦ１２４のデータ入力端子Ｄに出力する。

また、出力制御回路ＦＦ１２４は、クロック端子ＣＫに入力される所定のクロックＣＬＫに基づいて、出力制御回路ＦＦ１２３からデータ入力端子Ｄに出力されるデータ信号Ｄ３をデータ信号Ｄ４としてデータ出力端子Ｑから排他的論理和ＥＯＲ３及びＥＯＲ４に出力する。

また、出力制御回路ＦＦ１２５は、クロック端子ＣＫに入力される所定のクロックＣＬＫに基づいて、データ入力端子Ｄに入力されるパラレル信号ＤＡＴＡ＿Ｐ（１）をデータ信号Ｄ５としてデータ出力端子Ｑから排他的論理和回路ＥＯＲ４及びＥＯＲ５に出力する。

また、出力制御回路ＦＦ１２６は、クロック端子ＣＫに入力される所定のクロックＣＬＫに基づいて、データ入力端子Ｄに入力されるパラレル信号ＤＡＴＡ＿Ｐ（２）をデータ信号Ｄ６としてデータ出力端子Ｑから排他的論理和回路ＥＯＲ５に出力する。

排他的論理和回路ＥＯＲ３乃至ＥＯＲ５は、出力制御回路ＦＦ１２２、及びＦＦ１２４乃至ＦＦ１２６のうち対応する２つの出力制御回路から出力される２つのデータ信号に対して排他的論理和を行い、該排他的論理和の結果を否定論理積回路ＮＡＮＤ１乃至ＮＡＮＤ２のうち対応する１つ又は２つの否定論理積回路に出力する。

具体的には、排他的論理和回路ＥＯＲ３は、出力制御回路ＦＦ１２２及びＦＦ１２４のデータ出力端子Ｑからそれぞれ出力されるデータ信号Ｄ２及びＤ４に対して排他的論理和を行い、該排他的論理和の結果を否定論理積回路ＮＡＮＤ１に出力する。

また、排他的論理和回路ＥＯＲ４は、出力制御回路ＦＦ１２４及びＦＦ１２５のデータ出力端子Ｑからそれぞれ出力されるデータ信号Ｄ４及びＤ５に対して排他的論理和を行い、該排他的論理和の結果を否定論理積回路ＮＡＮＤ１及びＮＡＮＤ２に出力する。

また、排他的論理和回路ＥＯＲ５は、出力制御回路ＦＦ１２５及びＦＦ１２６のデータ出力端子Ｑからそれぞれ出力されるデータ信号Ｄ５及びＤ６に対して排他的論理和を行い、該排他的論理和の結果を否定論理積回路ＮＡＮＤ２に出力する。

否定論理積回路ＮＡＮＤ１及びＮＡＮＤ２は、排他的論理和回路ＥＯＲ３乃至ＥＯＲ５のうち対応する２つの排他的論理和回路から出力される２つの信号に対して否定論理積を行い、該否定論理積の結果を選択回路ＭＵＸ１の入力端子のうち対応する入力端子に出力する。具体的には、否定論理積回路ＮＡＮＤｘは、排他的論理和回路ＥＯＲｘ＋２及びＥＯＲｘ＋３から出力される２つの信号に対して否定論理積を行い、該否定論理積の結果を否定論理積信号ＮＡｘとして選択回路ＭＵＸ１の入力端子Ａｘ−１に出力する。ここで、ｘは１又は２である。

選択回路ＭＵＸ１は、例えば、マルチプレクサである。選択回路ＭＵＸ１は、分周回路１４０から出力される分周クロックＣＬＫ＿ＤＩＶ２に従って、否定論理積信号ＮＡ１及びＮＡ２のうちいずれか一つを選択し、該選択した信号を制御信号ＣＮＴとしてエンファシス回路１３０Ｂに出力する。

具体的には、選択回路ＭＵＸ１は、分周回路１４０から選択端子ＳＬに出力される分周クロックＣＬＫ＿ＤＩＶ２の状態を判断する。選択回路ＭＵＸ１は、分周クロックＣＬＫ＿ＤＩＶ２の状態が“１”であると判断する場合、否定論理積回路ＮＡＮＤ１から入力端子Ａ０に出力される否定論理積信号ＮＡ１を選択し、該信号を制御信号ＣＮＴとしてエンファシス回路１３０Ｂの加減算増幅回路１３２の端子ｅｍｐに出力する。一方、選択回路ＭＵＸ１は、分周クロックＣＬＫ＿ＤＩＶ２の状態が“０”であると判断する場合、否定論理積回路ＮＡＮＤ２から入力端子Ａ１に出力される否定論理積信号ＮＡ２を選択し、該信号を制御信号ＣＮＴとしてエンファシス回路１３０Ｂの加減算増幅回路１３２の端子ｅｍｐに出力する。

エンファシス回路１３０Ｂは、出力制御回路ＦＦ１３１及びＦＦ１３２と、加減算増幅回路１３２とを含んで構成される。なお、加減算増幅回路１３２の構成及び動作に関しては、図１、図３Ａ又は図３Ｂのものと同じであるため、その説明を省略する。

出力制御回路ＦＦ１３１は、例えば、Ｄ型フリップフロップである。出力制御回路ＦＦ１３１は、所定のクロックＣＬＫに基づいて、パラレル／シリアル変換回路１１０Ａから出力されるシリアル信号ＤＡＴＡ＿Ｓをメイン信号ＤＡＴＡ＿ＭＡとして、加減算増幅回路１３２及び出力制御回路ＦＦ１３２に出力する。具体的には、出力制御回路ＦＦ１３１は、クロック端子ＣＫに入力される所定のクロックＣＬＫに基づいて、パラレル／シリアル変換回路１１０Ａからデータ入力端子Ｄに出力されるシリアル信号ＤＡＴＡ＿Ｓをメイン信号ＤＡＴＡ＿ＭＡとして、データ出力端子Ｑから加減算増幅回路１３２のメイン入力端子ｉｍと、出力制御回路ＦＦ１３２のデータ入力端子Ｄとに出力する。

出力制御回路ＦＦ１３２は、例えば、Ｄ型フリップフロップである。出力制御回路ＦＦ１３２は、所定のクロックＣＬＫに基づいて、出力制御回路ＦＦ１３１から出力されるメイン信号ＤＡＴＡ＿ＭＡをポスト信号ＤＡＴＡ＿ＰＯとして、加減算増幅回路１３２に出力する。具体的には、出力制御回路ＦＦ１３２は、クロック端子ＣＫに入力される所定のクロックＣＬＫに基づいて、出力制御回路ＦＦ１３１からデータ入力端子Ｄに出力されるメイン信号ＤＡＴＡ＿ＭＡをポスト信号ＤＡＴＡ＿ＰＯとして、データ出力端子Ｑから加減算増幅回路１３２のポスト入力端子ｉｐに出力する。

以上のように構成される係る出力回路１１Ｂは、パラレル信号ＤＡＴＡ＿Ｐ（１）及びＤＡＴＡ＿Ｐ（２）が所定のデータ列“１０１”又は“０１０”を含むか否か（即ち、パラレル信号ＤＡＴＡ＿Ｐが高周波成分を含むか否か）を判断するとともに、該パラレル信号ＤＡＴＡ＿Ｐ（１）及びＤＡＴＡ＿Ｐ（２）をシリアル信号ＤＡＴＡ＿Ｓに変換する。そして、出力回路１１Ｂは、該判断結果に従う所定の係数β１又はγ１に基づいてシリアル信号ＤＡＴＡ＿Ｓの振幅を調整し、出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。

図６は、本発明の一実施形態に係る出力回路における各種の信号のタイミングチャートである。具体的には、図６は、本発明の一実施形態に係る出力回路１１Ｂにおける各種の信号のタイミングチャートである。

同図において、所定のクロックＣＬＫが８回交番する間の立ち上がりタイミングをそれぞれ時刻ｔ８乃至ｔ１５と定義する。また、同図において、時刻ｔ８、ｔ１０、ｔ１２及びｔ１４におけるパラレル信号ＤＡＴＡ＿Ｐ（１）の状態をそれぞれ状態ｄ８、状態ｄ１０、状態ｄ１２及び状態ｄ１４と定義する。また、同図において、時刻ｔ８、ｔ１０、ｔ１２及びｔ１４におけるパラレル信号ＤＡＴＡ＿Ｐ（２）の状態をそれぞれ状態ｄ９、状態ｄ１１、状態ｄ１３及び状態ｄ１５と定義する。また、同図において、時刻ｔ１０乃至ｔ１５における出力信号ＤＡＴＡ＿Ｏの状態をそれぞれ状態ｏ１０乃至ｏ１５と定義する。また、本明細書において、パターン判別回路１２０Ｂが状態ｄｉ―１、状態ｄｉ及び状態ｄｉ＋１が所定のデータ列“１０１”又は“０１０”を含むか否かを判断した結果をｆ（ｉ＋１）と定義する。ここで、ｉは整数である。

分周回路１４０は、上述したように、所定のクロックＣＬＫを２分周し、分周クロックＣＬＫ＿ＤＩＶ２を生成する。分周回路１４０は、時刻ｔ８、ｔ１０、ｔ１２及びｔ１４で立ち上がる一方で、時刻ｔ９、ｔ１１、ｔ１３及びｔ１５で立ち下がるように、分周クロックＣＬＫ＿ＤＩＶ２を生成し出力することとなる。

パラレル／シリアル変換回路１１０Ａは、上述したように、分周クロックＣＬＫ＿ＤＩＶ２の“立ち上がり”及び“立ち下がり”に基づいて、それぞれパラレル信号ＤＡＴＡ＿Ｐ（１）及びＤＡＴＡ＿Ｐ（２）をシリアル信号ＤＡＴＡ＿Ｓとして出力する。パラレル／シリアル変換回路１１０Ａは、時刻ｔ８乃至ｔ１５で、それぞれその状態をｄ８乃至ｄ１５とするシリアル信号ＤＡＴＡ＿Ｓを生成し出力することとなる。

出力制御回路ＦＦ１３１は、上述したように、所定のクロックＣＬＫに基づいて、シリアル信号ＤＡＴＡ＿Ｓをメイン信号ＤＡＴＡ＿ＭＡとして出力制御回路ＦＦ１３２及び加減算増幅回路１３２に出力する。出力制御回路ＦＦ１３１は、時刻ｔ８乃至ｔ１５で、それぞれその状態をｄ８乃至ｄ１５とするメイン信号ＤＡＴＡ＿ＭＡを生成し出力することとなる。

出力制御回路ＦＦ１３２は、上述したように、所定のクロックＣＬＫに基づいて、メイン信号ＤＡＴＡ＿ＭＡをポスト信号ＤＡＴＡ＿ＰＯとして加減算増幅回路１３２に出力する。出力制御回路ＦＦ１３２は、時刻ｔ９乃至ｔ１５で、それぞれその状態をｄ８乃至ｄ１４とするポスト信号ＤＡＴＡ＿ＰＯを生成し出力することとなる。

出力制御回路ＦＦ１２２は、上述したように、分周クロックＣＬＫ＿ＤＩＶ２に基づいて、出力制御回路ＦＦ１２１から出力される信号をデータ信号Ｄ２として排他的論理和回路ＥＯＲ３に出力する。出力制御回路ＦＦ１２２は、時刻ｔ１０、時刻ｔ１２及び時刻ｔ１４で、それぞれその状態をｄ８、ｄ１０及びｄ１２とするデータ信号Ｄ２を生成し出力することとなる。

出力制御回路ＦＦ１２４は、上述したように、分周クロックＣＬＫ＿ＤＩＶ２に基づいて、出力制御回路ＦＦ１２３から出力される信号をデータ信号Ｄ４として排他的論理和回路ＥＯＲ３及びＥＯＲ４に出力する。出力制御回路ＦＦ１２４は、時刻ｔ１０、時刻ｔ１２及び時刻ｔ１４で、それぞれその状態をｄ９、ｄ１１及びｄ１３とするデータ信号Ｄ４を生成し出力することとなる。

出力制御回路ＦＦ１２５は、上述したように、分周クロックＣＬＫ＿ＤＩＶ２に基づいて、パラレル信号ＤＡＴＡ＿Ｐ（１）をデータ信号Ｄ５として排他的論理和回路ＥＯＲ４及びＥＯＲ５に出力する。出力制御回路ＦＦ１２５は、時刻ｔ１０、時刻ｔ１２及び時刻ｔ１４で、それぞれその状態をｄ１０、ｄ１２及びｄ１４とするデータ信号Ｄ５を生成し出力することとなる。

出力制御回路ＦＦ１２６は、上述したように、分周クロックＣＬＫ＿ＤＩＶ２に基づいて、パラレル信号ＤＡＴＡ＿Ｐ（２）をデータ信号Ｄ６として排他的論理和回路ＥＯＲ５に出力する。出力制御回路ＦＦ１２６は、時刻ｔ１０、時刻ｔ１２及び時刻ｔ１４で、それぞれその状態をｄ１１、ｄ１３及びｄ１５とするデータ信号Ｄ６を生成し出力することとなる。

否定論理積回路ＮＡＮＤ１は、上述したように、データ信号Ｄ２及びＤ４の排他的論理和と、データ信号Ｄ４及びＤ５の排他的論理和とに対して否定論理積を行い、該否定論理積の結果を否定論理積信号ＮＡ１として選択回路ＭＵＸ１に出力する。否定論理積回路ＮＡＮＤ１は、時刻ｔ１０、ｔ１２及びｔ１４で、それぞれその状態をｆ（１０）、ｆ（１２）及びｆ（１４）とする否定論理積信号ＮＡ１を生成し出力することとなる。

否定論理積回路ＮＡＮＤ２は、上述したように、データ信号Ｄ４及びＤ５の排他的論理和と、データ信号Ｄ５及びＤ６の排他的論理和とに対して否定論理積を行い、該否定論理積の結果を否定論理積信号ＮＡ２として選択回路ＭＵＸ１に出力する。否定論理積回路ＮＡＮＤ２は、時刻ｔ１０、ｔ１２及びｔ１４で、それぞれその状態をｆ（１１）、ｆ（１３）及びｆ（１５）とする否定論理積信号ＮＡ２を生成し出力することとなる。

選択回路ＭＵＸ１は、上述したように、分周クロックＣＬＫ＿ＤＩＶ２の状態に従って否定論理積信号ＮＡ１又はＮＡ２を選択し、該選択の結果を制御信号ＣＮＴとしてエンファシス回路１３０Ｂに出力する。選択回路ＭＵＸ１は、時刻ｔ１０乃至ｔ１５で、それぞれその状態をｆ（１０）乃至ｆ（１５）とする制御信号ＣＮＴを生成し出力することとなる。

エンファシス回路１３０Ｂは、時刻ｔ１０で、制御信号ＣＮＴの状態ｆ（１０）に従う係数β２又はγ２に対応する強度で、メイン信号ＤＡＴＡ＿ＭＡにエンファシス処理を行う。具体的には、エンファシス回路１３０Ｂは、メイン信号ＤＡＴＡ＿ＭＡの振幅を係数α（例えば、１倍）で増幅するとともに、制御信号ＣＮＴの状態ｆ（１０）に従って、ポスト信号ＤＡＴＡ＿ＰＯの振幅を係数β２又はγ２の倍率で増幅する。エンファシス回路１３０Ｂは、該係数αで振幅を増幅したメイン信号ＤＡＴＡ＿ＭＡに対して、該係数β２又はγ２の倍率で増幅したポスト信号ＤＡＴＡ＿ＰＯを加減算する。その結果、エンファシス回路１３０Ｂは、制御信号ＣＮＴの状態ｆ（１０）が１の場合、メイン信号ＤＡＴＡ＿ＭＡの振幅を係数β１（即ち、値α＋β２）に基づいて調整する一方で、制御信号ＣＮＴの状態ｆ（１０）が０の場合、メイン信号ＤＡＴＡ＿ＭＡの振幅を係数γ１（即ち、値α―γ２）に基づいて調整し、該振幅を増幅した信号をその状態をｏ１０とする該出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力することとなる。

エンファシス回路１３０Ｂは、時刻ｔ１０での動作と同様に、時刻ｔ１１乃至ｔ１５で、それぞれ制御信号ＣＮＴの状態ｆ（１１）乃至ｆ（１５）に従う所定の係数β２又はγ２に対応する強度で、メイン信号ＤＡＴＡ＿ＭＡにエンファシス処理を行う。具体的には、エンファシス回路１３０Ｂは、制御信号ＣＮＴの状態ｆ（１１）乃至ｆ（１５）に従う所定の係数β１又はγ１（即ち、値α＋β２又はα−γ２）に基づいてメイン信号ＤＡＴＡ＿ＭＡの振幅を調整し、該増幅した信号をその状態をｏ１１乃至ｏ１５とする出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力することとなる。

上述したように、本実施形態に係る出力回路１１Ｂは、パターン判別回路１２０Ｂによってパラレルのパラレル信号ＤＡＴＡ＿Ｐ（１）及びＤＡＴＡ＿Ｐ（２）をシリアル信号に変換した場合のデータ列（即ち、シリアル信号ＤＡＴＡ＿Ｓのデータ列）が高周波成分を含むか否かを判断し、該判断結果に従う係数β１又はγ１に対応する強度でシリアル信号ＤＡＴＡ＿Ｓにエンファシス処理を行う。これにより、出力回路１１Ｂは、１０ＧＢｐｓ以上の高速動作によってシリアル信号ＤＡＴＡ＿Ｓの波形が歪である場合でも、高精度で、シリアル信号ＤＡＴＡ＿Ｓの振幅を高周波成分のみ選択的に増幅（即ち、シリアル信号ＤＡＴＡ＿Ｓが所定のパタン列を含むときのみ選択的にエンファシス強度を高めた処理を行う）して、出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力することができる。

図７は、本発明の一実施形態に係る出力回路のさらなる他の例を示す図である。同図に示すように、本実施形態に係る出力回路１１Ｃは、例えば、パラレル／シリアル変換回路１１０Ａと、パターン判別回路１２０Ｂと、エンファシス回路１３０Ｃと、分周回路１４０とを含んで構成される。なお、パラレル／シリアル変換回路１１０Ａ、パターン判別回路１２０Ｂ及び分周回路１４０の構成及び動作の詳細に関しては、図５のものと同じであるため、その説明を省略する。

エンファシス回路１３０Ｃは、パターン判別回路１２０Ｂから出力される制御信号ＣＮＴに従う所定の係数β１又はγ１に基づいて、パラレル／シリアル変換回路１１０Ａから出力されるシリアル信号ＤＡＴＡ＿Ｓの振幅を調整し、該振幅を増幅した信号を出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。エンファシス回路１３０Ｃは、例えば、出力制御回路ＦＦ１３３及びＦＦ１３４と、増幅回路１３３とを含んで構成される。

出力制御回路ＦＦ１３３は、例えば、Ｄ型フリップフロップである。出力制御回路ＦＦ１３３は、所定のクロックＣＬＫに基づいて、パラレル／シリアル変換回路１１０Ａから出力されるシリアル信号ＤＡＴＡ＿Ｓを出力制御回路ＦＦ１３４に出力する。具体的には、出力制御回路ＦＦ１３３は、クロック端子ＣＫに入力される所定のクロックＣＬＫに基づいて、パラレル／シリアル変換回路１１０Ａからデータ入力端子Ｄに出力されるシリアル信号ＤＡＴＡ＿Ｓをデータ出力端子Ｑから出力制御回路ＦＦ１３４のデータ入力端子Ｄに出力する。

出力制御回路ＦＦ１３４は、例えば、Ｄ型フリップフロップである。出力制御回路ＦＦ１３３は、所定のクロックＣＬＫに基づいて、出力制御回路ＦＦ１３３から出力される信号をポスト信号ＤＡＴＡ＿ＰＯとして増幅回路１３３に出力する。具体的には、出力制御回路ＦＦ１３４は、クロック端子ＣＫに入力される所定のクロックＣＬＫに基づいて、出力制御回路ＦＦ１３３からデータ入力端子Ｄに出力される信号をポスト信号ＤＡＴＡ＿ＰＯとしてデータ出力端子Ｑから増幅回路１３３に出力する。

増幅回路１３３は、例えば、オペアンプである。増幅回路１３３は、パターン判別回路１２０Ｂから出力される制御信号ＣＮＴに従う所定の係数β１又はγ１で、ポスト信号ＤＡＴＡ＿ＰＯの振幅を増幅し、該振幅を増幅した信号を出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。具体的には、増幅回路１３３は、パターン判別回路１２０Ｂから出力される制御信号ＣＮＴの状態を判断する。増幅回路１３３は、制御信号ＣＮＴの状態が“１”であると判断する場合、所定の係数に値β１を設定し、出力制御回路ＦＦ１３４から出力されるポスト信号ＤＡＴＡ＿ＰＯの振幅を該所定の係数β１で増幅し、該振幅を増幅した信号を出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。一方、増幅回路１３３は、制御信号ＣＮＴの状態が“０”であると判断する場合、所定の係数に値γ１を設定し、出力制御回路ＦＦ１３４から出力されるポスト信号ＤＡＴＡ＿ＰＯの振幅を該所定の係数γ１で増幅し、該振幅を増幅した信号を出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。

以上のように構成される係る出力回路１１Ｃは、パラレル信号ＤＡＴＡ＿Ｐ（１）及びＤＡＴＡ＿Ｐ（２）をシリアル信号に変換した場合のデータ列（即ち、シリアル信号ＤＡＴＡ＿Ｓのデータ列）が所定のデータ列“１０１”又は“０１０”を含むか否か（即ち、シリアル信号ＤＡＴＡ＿Ｓが高周波成分を含むか否か）を判断するとともに、該パラレル信号ＤＡＴＡ＿Ｐ（１）及びＤＡＴＡ＿Ｐ（２）をシリアル信号ＤＡＴＡ＿Ｓに変換する。そして、出力回路１１Ｃは、エンファシス回路１３０Ｂより小さい回路規模を有するエンファシス回路１３０Ｃによって、該判断結果に従う所定の係数β１又はγ１に基づいてシリアル信号ＤＡＴＡ＿Ｓの振幅を調整し、出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。

図８は、本発明の一実施形態に係る出力回路における各種の信号のタイミングチャートである。具体的には、図８は、本発明の一実施形態に係る出力回路１１Ｃにおける各種の信号のタイミングチャートである。同図において、時刻ｔ８乃至ｔ１５と、状態ｄ８乃至状態ｄ１５と、状態ｏ１０乃至ｏ１５と、状態ｆ（ｉ）とに関しては、図６のものと同じであるため、その説明を省略する。

同図を参照して、時刻ｔ８乃至時刻ｔ１５での分周回路１４０が出力する分周クロックＣＬＫ＿ＤＩＶ２と、パラレル／シリアル変換回路１１０Ａが出力するシリアル信号ＤＡＴＡ＿Ｓと、出力制御回路ＦＦ１２２、及びＦＦ１２４乃至ＦＦ１２６が出力するデータ信号Ｄ２、及びＤ４乃至Ｄ６と、選択回路ＭＵＸ１が出力する制御信号ＣＮＴとの状態に関しては、出力回路１１Ｂを含む実施形態（図５及び図６を参照）で説明した通りであるため、その説明を省略する。

エンファシス回路１３０Ｃの出力制御回路ＦＦ１３４は、上述したように、所定のクロックＣＬＫに基づいて、出力制御回路ＦＦ１３３から出力される信号をポスト信号ＤＡＴＡ＿ＰＯとして増幅回路１３３に出力する。出力制御回路ＦＦ１３４は、時刻ｔ９乃至ｔ１５でそれぞれその状態をｄ８乃至ｄ１４とするポスト信号ＤＡＴＡ＿ＰＯを生成し出力することとなる。

エンファシス回路１３０Ｃの増幅回路１３３は、時刻ｔ１０で、制御信号ＣＮＴの状態ｆ（１０）に従う係数β１又はγ１でポスト信号ＤＡＴＡ＿ＰＯの振幅を増幅する。即ち、増幅回路１３３は、その状態をｏ１０とする該出力信号ＤＡＴＡ＿Ｏとして、制御信号ＣＮＴの状態ｆ（１０）に従う所定の係数β１又はγ１でポスト信号ＤＡＴＡ＿ＰＯの振幅を増幅した信号を受信装置２０に出力することとなる。

エンファシス回路１３０Ｃの増幅回路１３３は、時刻ｔ１０での動作と同様に、時刻ｔ１１乃至ｔ１５で、それぞれ制御信号ＣＮＴの状態ｆ（１１）乃至ｆ（１５）に従う所定の係数β１又はγ１でポスト信号ＤＡＴＡ＿ＰＯの振幅を増幅し、該増幅した信号をその状態をｏ１１乃至ｏ１５とする出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力することとなる。

上述したように、本実施形態に係る出力回路１１Ｃは、エンファシス回路１３０Ａ及び１３０Ｂにあるシリアル信号ＤＡＴＡ＿Ｓの分岐が存在せず、回路規模がより小さいエンファシス回路１３０Ｃを備える。これにより、本実施形態に係る出力回路１１Ｃは、１０ＧＢｐｓ以上の高速動作によってシリアル信号ＤＡＴＡ＿Ｓの波形が歪になることを抑制するとともに、シリアル信号ＤＡＴＡ＿Ｓの波形が歪である場合においても、高精度かつ低消費電力で、シリアル信号ＤＡＴＡ＿Ｓの振幅を高周波成分のみ選択的に増幅して、出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力することができる。

図９は、本発明の一実施形態に係る出力回路のさらなる他の例を示す図である。同図に示すように、本実施形態に係る出力回路１１Ｄは、例えば、出力制御回路ＦＦ１及びＦＦ２と、パラレル／シリアル変換回路１１０Ａと、パターン判別回路１２０Ｂと、エンファシス回路１３０Ｄと、分周回路１４０とを含んで構成される。なお、パラレル／シリアル変換回路１１０Ａと、パターン判別回路１２０Ｂ及び分周回路１４０の構成及び動作の詳細に関しては、図５のものと同じであるため、その説明を省略する。

出力制御回路ＦＦ１は、例えば、Ｄ型フリップフロップである。出力制御回路ＦＦ１は、分周回路１４０から出力される分周クロックＣＬＫ＿ＤＩＶ２の論理否定に基づいて、パラレル信号ＤＡＴＡ＿Ｐ（１）をパラレル信号ＤＡＴＡ＿Ｐ’（１）としてパラレル／シリアル変換回路１１０Ａに出力する。具体的には、出力制御回路ＦＦ１は、分周回路１４０からクロック端子ＣＫに出力される分周クロックＣＬＫ＿ＤＩＶ２に対して論理否定を行い、該論理否定を行ったクロックに基づいて、データ入力端子Ｄに入力されるパラレル信号ＤＡＴＡ＿Ｐ（１）をパラレル信号ＤＡＴＡ＿Ｐ’（１）としてデータ出力端子Ｑからパラレル／シリアル変換回路１１０Ａの入力端子Ａ０に出力する。

出力制御回路ＦＦ２は、例えば、Ｄ型フリップフロップである。出力制御回路ＦＦ２は、分周回路１４０から出力される分周クロックＣＬＫ＿ＤＩＶ２の論理否定に基づいて、パラレル信号ＤＡＴＡ＿Ｐ（２）をパラレル信号ＤＡＴＡ＿Ｐ’（２）としてパラレル／シリアル変換回路１１０Ａに出力する。具体的には、出力制御回路ＦＦ２は、分周回路１４０からクロック端子ＣＫに出力される分周クロックＣＬＫ＿ＤＩＶ２に対して論理否定を行い、該論理否定を行ったクロックに基づいて、データ入力端子Ｄに入力されるパラレル信号ＤＡＴＡ＿Ｐ（２）をパラレル信号ＤＡＴＡ＿Ｐ’（２）としてデータ出力端子Ｑからパラレル／シリアル変換回路１１０Ａの入力端子Ａ１に出力する。

エンファシス回路１３０Ｄは、エンファシス回路１３０Ｃから出力制御回路ＦＦ１３３及びＦＦ１３４を除外したものであり、例えば、増幅回路１３３を含んで構成される。エンファシス回路１３０Ｄは、パターン判別回路１２０Ｂから出力される制御信号ＣＮＴに従う所定の係数β１又はγ１に基づいて、パラレル／シリアル変換回路１１０Ａから出力されるシリアル信号ＤＡＴＡ＿Ｓの振幅を調整し、該振幅を調整した信号を出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。

具体的には、エンファシス回路１３０Ｄは、パターン判別回路１２０Ｂから出力される制御信号ＣＮＴの状態を判断する。エンファシス回路１３０Ｄは、制御信号ＣＮＴの状態が“１”であると判断する場合、所定の係数に値β１を設定し、パラレル／シリアル変換回路１１０Ａから出力されるシリアル信号ＤＡＴＡ＿Ｓの振幅を該所定の係数に基づいて調整し、該振幅を調整した信号を出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。一方、エンファシス回路１３０Ｄは、制御信号ＣＮＴの状態が“０”であると判断する場合、所定の係数に値γ１を設定し、パラレル／シリアル変換回路１１０Ａから出力されるシリアル信号ＤＡＴＡ＿Ｓの振幅を該所定の係数に基づいて調整し、該振幅を調整した信号を出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。なお、増幅回路１３３の動作の詳細に関しては、図７のものと同じであるため、その説明を省略する。

以上のように構成される出力回路１１Ｄは、パラレル信号ＤＡＴＡ＿Ｐ（１）及びＤＡＴＡ＿Ｐ（２）をシリアル変換した場合のデータ列（即ち、シリアル信号ＤＡＴＡ＿Ｓ）が所定のデータ列“１０１”又は“０１０”を含むか否か（即ち、シリアル信号ＤＡＴＡ＿Ｓが高周波成分を含むか否か）を判断するとともに、該パラレル信号ＤＡＴＡ＿Ｐ（１）及びＤＡＴＡ＿Ｐ（２）をシリアル信号ＤＡＴＡ＿Ｓに変換する。そして、出力回路１１Ｄは、エンファシス回路１３０Ｃより小さい回路規模を有するエンファシス回路１３０Ｄによって、該判断結果に従う所定の係数β１又はγ１に基づいてシリアル信号ＤＡＴＡ＿Ｓの振幅を調整し、出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。

図１０は、本発明の一実施形態に係る出力回路における各種の信号のタイミングチャートである。より具体的には、図１０は、本発明の一実施形態に係る出力回路１１Ｄにおける各種の信号のタイミングチャートである。同図において、時刻ｔ８乃至ｔ１５と、状態ｄ８乃至状態ｄ１５と、状態ｏ１０乃至ｏ１５と、状態ｆ（ｉ）とに関しては、図６及び図８のものと同じであるため、その説明を省略する。

同図を参照して、時刻ｔ８乃至時刻ｔ１５における分周回路１４０が出力する分周クロックＣＬＫ＿ＤＩＶ２と、出力制御回路ＦＦ２、及びＦ４乃至ＦＦ６が出力するデータ信号Ｄ２、及びＤ４乃至Ｄ６と、選択回路ＭＵ１２が出力する制御信号ＣＮＴとの状態に関しては、出力回路１１Ｂを含む実施形態（図５及び図６を参照）で説明した通りであるため、その説明を省略する。

出力制御回路ＦＦ１は、上述したように、分周クロックＣＬＫ＿ＤＩＶ２の論理否定に基づいて、パラレル信号ＤＡＴＡ＿Ｐ（１）をパラレル信号ＤＡＴＡ＿Ｐ’（１）としてパラレル／シリアル変換回路１１０Ａに出力する。出力制御回路ＦＦ１は、時刻ｔ９、ｔ１１、ｔ１３及びｔ１５で、それぞれその状態をｄ８、ｄ１０、ｄ１２及びｄ１４とするパラレル信号ＤＡＴＡ＿Ｐ’（１）を生成し出力することとなる。

出力制御回路ＦＦ２は、上述したように、分周クロックＣＬＫ＿ＤＩＶ２の論理否定に基づいて、パラレル信号ＤＡＴＡ＿Ｐ（２）をパラレル信号ＤＡＴＡ＿Ｐ’（２）としてパラレル／シリアル変換回路１１０Ａに出力する。出力制御回路ＦＦ２は、時刻ｔ９、ｔ１１、ｔ１３及びｔ１５で、それぞれその状態をｄ９、ｄ１１、ｄ１３及びｄ１５とするパラレル信号ＤＡＴＡ＿Ｐ’（２）を生成し出力することとなる。

パラレル／シリアル変換回路１１０Ａは、上述したように、分周クロックＣＬＫ＿ＤＩＶ２の“立ち上がり”“立ち下がり”に基づいて、それぞれパラレル信号ＤＡＴＡ＿Ｐ（１）及びＤＡＴＡ＿Ｐ（２）をシリアル信号ＤＡＴＡ＿Ｓとして出力する。パラレル／シリアル変換回路１１０Ａは、時刻ｔ８乃至ｔ１５で、それぞれその状態をｄ８乃至ｄ１５とするシリアル信号ＤＡＴＡ＿Ｓを生成し出力することとなる。

エンファシス回路１３０Ｄの増幅回路１３３は、時刻ｔ１０で、制御信号ＣＮＴの状態ｆ（１０）に従う係数β１又はγ１でシリアル信号ＤＡＴＡ＿Ｓの振幅を増幅する。即ち、増幅回路１３３は、制御信号ＣＮＴの状態ｆ（１０）に従う所定の係数β１又はγ１でシリアル信号ＤＡＴＡ＿Ｓの振幅を増幅した信号をその状態をｏ１０とする該出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力することとなる。

エンファシス回路１３０Ｄの増幅回路１３３は、時刻ｔ１０での動作と同様に、時刻ｔ１１乃至ｔ１５で、それぞれ制御信号ＣＮＴの状態ｆ（１１）乃至ｆ（１５）に従う所定の係数β１又はγ１でシリアル信号ＤＡＴＡ＿Ｓの振幅を増幅し、該増幅した信号をその状態をｏ１１乃至ｏ１５とする出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力することとなる。

上述したように、本実施形態に係る出力回路１１Ｄは、エンファシス回路１３０Ｃよりもさらに回路規模が小さいエンファシス回路１３０Ｄを備える。これにより、本実施形態に係る出力回路１１Ｄは、１０Ｇｂｐｓ以上の高速動作によってシリアル信号ＤＡＴＡ＿Ｓの波形が歪になることをさらに抑制するとともに、シリアル信号ＤＡＴＡ＿Ｓの波形が歪である場合においても、高精度かつ、さらに低消費電力で、シリアル信号ＤＡＴＡ＿Ｓの振幅を高周波成分のみ選択的に増幅して、出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力することができる。

図１１は、本発明の一実施形態に係る出力回路のさらなる他の例を示す図である。同図に示すように、本実施形態に係る出力回路１１Ｅは、例えば、パラレル／シリアル変換回路１１０Ｂ及び１１０Ｂ’と、パターン判別回路１２０Ｃと、エンファシス回路１３０Ｅと、分周回路１４０’とを含んで構成される。

分周回路１４０’は、所定のクロックＣＬＫを４分周するとともに、該４分周したクロックに対して位相が９０°遅れたクロックを生成し、該４分周したクロックと、該４分周したクロックに対して位相が９０°遅れたクロックとをパラレル／シリアル変換回路１１０Ｂ、１１０Ｂ’及びパターン判別回路１２０Ｃに出力する。

具体的には、分周回路１４０’は、所定のクロックＣＬＫを４分周することによって分周クロックＣＬＫ＿ＤＩＶ４（１）を生成するとともに、分周クロックＣＬＫ＿ＤＩＶ４（１）に対して位相が９０°遅れた分周クロックＣＬＫ＿ＤＩＶ４（２）を生成する。そして、分周回路１４０’は、該生成した分周クロックＣＬＫ＿ＤＩＶ４（１）及びＣＬＫ＿ＤＩＶ４（２）をパラレル／シリアル変換回路１１０Ｂの選択端子ＳＬと、パラレル／シリアル変換回路１１０Ｂ’の選択端子ＳＬと、パターン判別回路１２０Ｃの出力制御回路ＦＦ１２１乃至ＦＦ１２８のクロック端子ＣＫと、パターン判別回路１２０Ｃの選択回路ＭＵＸ２の選択端子ＳＬとに出力する。なお、本明細書において、分周クロックＣＬＫ＿ＤＩＶ４（１）及びＣＬＫ＿ＤＩＶ４（２）を含むパラレルのクロックを分周クロックＣＬＫ＿ＤＩＶ４と定義する。

パラレル／シリアル変換回路１１０Ｂは、例えば、４入力のマルチプレクサであり、パラレル／シリアル変換回路１１０において、値ｎを４（即ち、４入力）とした場合の回路である。パラレル／シリアル変換回路１１０Ｂは、分周クロックＣＬＫ＿ＤＩＶ４に従って、パラレル信号であるパラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（４）をシリアル信号に変換し、該変換した信号をシリアル信号ＤＡＴＡ＿Ｓ１としてエンファシス回路１３０Ｅに出力する。

具体的には、パラレル／シリアル変換回路１１０Ｂは、分周回路１４０’から選択端子ＳＬに出力される分周クロックＣＬＫ＿ＤＩＶ４の“立ち上がり”及び“立ち下がり”に基づいて、該クロックの状態を判断する。パラレル／シリアル変換回路１１０Ｂは、分周クロックＣＬＫ＿ＤＩＶ４（１）及びＣＬＫ＿ＤＩＶ４（２）の状態が“１０”であると判断する場合、入力端子Ａ０に入力されるパラレル信号ＤＡＴＡ＿Ｐ（１）を選択する。また、パラレル／シリアル変換回路１１０Ｂは、分周クロックＣＬＫ＿ＤＩＶ４（１）及びＣＬＫ＿ＤＩＶ（２）の状態がそれぞれ“１１”であると判断する場合、入力端子Ａ１に入力されるパラレル信号ＤＡＴＡ＿Ｐ（２）を選択する。また、パラレル／シリアル変換回路１１０Ｂは、分周クロックＣＬＫ＿ＤＩＶ４（１）及びＣＬＫ＿ＤＩＶ４（２）の状態が“０１”であると判断する場合、入力端子Ａ２に入力されるパラレル信号ＤＡＴＡ＿Ｐ（３）を選択する。また、パラレル／シリアル変換回路１１０Ｂは、分周クロックＣＬＫ＿ＤＩＶ４（１）及びＣＬＫ＿ＤＩＶ４（２）の状態が“００”であると判断する場合、入力端子Ａ３に入力されるパラレル信号ＤＡＴＡ＿Ｐ（４）を選択する。

そして、パラレル／シリアル変換回路１１０Ｂは、該選択した信号をシリアル信号ＤＡＴＡ＿Ｓ１としてエンファシス回路１３０Ｅの出力制御回路ＦＦ１３５のデータ入力端子Ｄに出力する。これにより、パラレル／シリアル変換回路１１０Ｂは、分周クロックＣＬＫ＿ＤＩＶ４の周期に従って、パラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（４）をパラレル信号からシリアル信号ＤＡＴＡ＿Ｓ１に変換し出力することとなる。

パラレル／シリアル変換回路１１０Ｂ’は、例えば、パラレル／シリアル変換回路１１０Ｂと同じ構成の４入力のマルチプレクサである。パラレル／シリアル変換回路１１０Ｂ’は、分周クロックＣＬＫ＿ＤＩＶ４に従って、パラレル信号であるデータ信号Ｄ４、及びパラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（３）をシリアル信号に変換し、該変換した信号をシリアル信号ＤＡＴＡ＿Ｓ２としてエンファシス回路１３０Ｅの出力制御回路ＦＦ１３６のデータ入力端子Ｄに出力する。なお、パラレル／シリアル変換回路１１０Ｂ’の動作の詳細に関しては、入力端子Ａ０乃至Ａ３に入力される信号が異なることを除いて、パラレル／シリアル変換回路１１０Ｂと同じであるため、その説明を省略する。

パターン判別回路１２０Ｃは、パラレル信号ＤＡＴＡ＿Ｐをシリアル変換した場合のデータ列（即ち、シリアル信号ＤＡＴＡ＿Ｓ）が所定のデータ列“１０１”又は“０１０”を含むか否かを判断し、該判断結果に従う制御信号ＣＮＴを生成し、該信号をエンファシス回路１３０Ｅの加減算増幅回路１３２の端子ｅｍｐに出力する。パターン判別回路１２０Ｃは、パターン判別回路１２０Ｂの選択回路ＭＵＸ１に替えて選択回路ＭＵＸ２を含み、さらに出力制御回路ＦＦ１２７及びＦＦ１２８と、排他的論理和回路ＥＯＲ６及びＥＯＲ７と、否定論理積回路ＮＡＮＤ３及びＮＡＮＤ４とを含んで構成される。

出力制御回路ＦＦ１２１乃至ＦＦ１２８は、例えば、Ｄ型フリップフロップである。Ｄ型フリップフロップは、上述したように、クロック端子ＣＫに入力されるクロックに基づいて、データ入力端子Ｄに入力される信号をデータ出力端子Ｑから出力する。

具体的には、出力制御回路ＦＦ１２１は、クロック端子ＣＫに入力される分周クロックＣＬＫ＿ＤＩＶ４（１）に基づいて、データ入力端子Ｄに入力されるパラレル信号ＤＡＴＡ＿Ｐ（３）をデータ信号Ｄ１としてデータ出力端子Ｑから出力制御回路ＦＦ１２２に出力する。

また、出力制御回路ＦＦ１２２は、クロック端子ＣＫに入力される分周クロックＣＬＫ＿ＤＩＶ４（１）に基づいて、出力制御回路ＦＦ１２１からデータ入力端子Ｄに出力されるデータ信号Ｄ１をデータ信号Ｄ２としてデータ出力端子Ｑから排他的論理和回路ＥＯＲ３に出力する。

また、出力制御回路ＦＦ１２３は、クロック端子ＣＫに入力される分周クロックＣＬＫ＿ＤＩＶ４（１）に基づいて、データ入力端子Ｄに入力されるパラレル信号ＤＡＴＡ＿Ｐ（４）をデータ信号Ｄ３としてデータ出力端子Ｑから出力制御回路ＦＦ１２４に出力する。

また、出力制御回路ＦＦ１２４は、クロック端子ＣＫに入力される分周クロックＣＬＫ＿ＤＩＶ４（１）に基づいて、出力制御回路ＦＦ１２３からデータ入力端子Ｄに出力されるデータ信号Ｄ３をデータ信号Ｄ４としてデータ出力端子Ｑからパラレル／シリアル変換回路１１０Ｂ’の入力端子Ａ０と、排他的論理和回路ＥＯＲ３及びＥＯＲ４とに出力する。

また、出力制御回路ＦＦ１２５は、クロック端子ＣＫに入力される分周クロックＣＬＫ＿ＤＩＶ４（１）に基づいて、データ入力端子Ｄに入力されるパラレル信号ＤＡＴＡ＿Ｐ（１）をデータ信号Ｄ５としてデータ出力端子Ｑから排他的論理和回路ＥＯＲ４及びＥＯＲ５に出力する。

また、出力制御回路ＦＦ１２６は、クロック端子ＣＫに入力される分周クロックＣＬＫ＿ＤＩＶ４（１）に基づいて、データ入力端子Ｄに入力されるパラレル信号ＤＡＴＡ＿Ｐ（２）をデータ信号Ｄ６としてデータ出力端子Ｑから排他的論理和回路ＥＯＲ５及びＥＯＲ６に出力する。

また、出力制御回路ＦＦ１２７は、クロック端子ＣＫに入力される分周クロックＣＬＫ＿ＤＩＶ４（１）に基づいて、データ入力端子Ｄに入力されるパラレル信号ＤＡＴＡ＿Ｐ（３）をデータ信号Ｄ７としてデータ出力端子Ｑから排他的論理和回路ＥＯＲ６及びＥＯＲ７に出力する。

また、出力制御回路ＦＦ１２８は、クロック端子ＣＫに入力される分周クロックＣＬＫ＿ＤＩＶ４（１）に基づいて、データ入力端子Ｄに入力されるパラレル信号ＤＡＴＡ＿Ｐ（４）をデータ信号Ｄ８としてデータ出力端子Ｑから排他的論理和回路ＥＯＲ７に出力する。

排他的論理和回路ＥＯＲ３乃至ＥＯＲ７は、出力制御回路ＦＦ１２２、及びＦＦ１２４乃至ＦＦ１２８のうち対応する２つの出力制御回路から出力される２つの信号に対して排他的論理和を行い、該排他的論理和の結果を否定論理積回路ＮＡＮＤ１乃至ＮＡＮＤ４のうち対応する１つ又は２つの否定論理積回路に出力する。

具体的には、排他的論理和回路ＥＯＲ３は、出力制御回路ＦＦ１２２及びＦＦ１２４のデータ出力端子Ｑからそれぞれ出力されるデータ信号Ｄ２及びＤ４に対して排他的論理和を行い、該排他的論理和の結果を否定論理積回路ＮＡＮＤ１に出力する。

また、排他的論理和回路ＥＯＲ４は、出力制御回路ＦＦ１２４及びＦＦ１２５のデータ出力端子Ｑからそれぞれ出力されるデータ信号Ｄ４及びＤ５に対して排他的論理和を行い、該排他的論理和の結果を否定論理積回路ＮＡＮＤ１及びＮＡＮＤ２に出力する。

また、排他的論理和回路ＥＯＲ５は、出力制御回路ＦＦ１２５及びＦＦ１２６のデータ出力端子Ｑからそれぞれ出力されるデータ信号Ｄ５及びＤ６に対して排他的論理和を行い、該排他的論理和の結果を否定論理積回路ＮＡＮＤ２及びＮＡＮＤ３に出力する。

また、排他的論理和回路ＥＯＲ６は、出力制御回路ＦＦ１２６及びＦＦ１２７のデータ出力端子Ｑからそれぞれ出力されるデータ信号Ｄ６及びＤ７に対して排他的論理和を行い、該排他的論理和の結果を否定論理積回路ＮＡＮＤ３及びＮＡＮＤ４に出力する。

また、排他的論理和回路ＥＯＲ７は、出力制御回路ＦＦ１２７及びＦＦ１２８のデータ出力端子Ｑからそれぞれ出力されるデータ信号Ｄ７及びＤ８に対して排他的論理和を行い、該排他的論理和の結果を否定論理積回路ＮＡＮＤ４に出力する。

否定論理積回路ＮＡＮＤ１乃至ＮＡＮＤ４は、排他的論理和回路ＥＯＲ３乃至ＥＯＲ７のうち対応する２つの排他的論理和回路から出力される２つの信号に対して否定論理積を行い、該否定論理積の結果を選択回路ＭＵＸ２に出力する。具体的には、否定論理積回路ＮＡＮＤｙは、排他的論理和回路ＥＯＲｙ＋２及びＥＯＲｙ＋３から出力される２つの信号に対して否定論理積を行い、該否定論理積の結果を選択回路ＭＵＸ２の入力端子Ａｙ−１に出力する。ここで、ｙは１乃至４の整数である。

選択回路ＭＵＸ２は、例えば、マルチプレクサである。選択回路ＭＵＸ２は、否定論理積信号ＮＡ１乃至ＮＡ４のうちのいずれか一つを選択し、該選択した信号を制御信号ＣＮＴとしてエンファシス回路１３０Ｅに出力する。

具体的には、選択回路ＭＵＸ２は、分周回路１４０’から選択端子ＳＬに出力される分周クロックＣＬＫ＿ＤＩＶ４の状態を判断する。選択回路ＭＵＸ２は、分周クロックＣＬＫ＿ＤＩＶ４の状態が“１０”であると判断する場合、否定論理積回路ＮＡＮＤ１から入力端子Ａ０に出力される否定論理積信号ＮＡ１を選択する。また、選択回路ＭＵＸ２は、分周クロックＣＬＫ＿ＤＩＶ４の状態が“１１”であると判断する場合、否定論理積回路ＮＡＮＤ２から入力端子Ａ１に出力される否定論理積信号ＮＡ２を選択する。また、選択回路ＭＵＸ２は、分周クロックＣＬＫ＿ＤＩＶ４の状態が“０１”であると判断する場合、否定論理積回路ＮＡＮＤ３から入力端子Ａ２に出力される否定論理積信号ＮＡ３を選択する。また、選択回路ＭＵＸ２は、分周クロックＣＬＫ＿ＤＩＶ４の状態が“００”であると判断する場合、否定論理積回路ＮＡＮＤ４から入力端子Ａ３に出力される否定論理積信号ＮＡ４を選択する。そして、選択回路ＭＵＸ２は、該選択した信号を制御信号ＣＮＴとしてエンファシス回路１３０Ｅの加減算増幅回路１３２の端子ｅｍｐに出力する。

エンファシス回路１３０Ｅは、例えば、出力制御回路ＦＦ１３５及びＦＦ１３６と、加減算増幅回路１３２とを含んで構成される。なお、加減算増幅回路１３２の構成及び動作の詳細に関しては、図１、図３Ａ又は図３Ｂと同じであるため、その説明を省略する。

出力制御回路ＦＦ１３５は、例えば、Ｄ型フリップフロップである。出力制御回路ＦＦ１３５は、クロックＣＬＫに基づいて、パラレル／シリアル変換回路１１０Ｂから出力されるシリアル信号ＤＡＴＡ＿Ｓ１をメイン信号ＤＡＴＡ＿ＭＡとして、加減算増幅回路１３２に出力する。具体的には、出力制御回路ＦＦ１３５は、クロック端子ＣＫに入力されるクロックＣＬＫに基づいて、パラレル／シリアル変換回路１１０Ｂからデータ入力端子Ｄに出力されるシリアル信号ＤＡＴＡ＿Ｓ１をメイン信号ＤＡＴＡ＿ＭＡとして、データ出力端子Ｑから加減算増幅回路１３２のメイン入力端子ｉｍに出力する。

出力制御回路ＦＦ１３６は、例えば、Ｄ型フリップフロップである。出力制御回路ＦＦ１３６は、クロックＣＬＫに基づいて、パラレル／シリアル変換回路１１０Ｂ’から出力されるシリアル信号ＤＡＴＡ＿Ｓ２をポスト信号ＤＡＴＡ＿ＰＯとして、加減算増幅回路１３２に出力する。具体的には、出力制御回路ＦＦ１３６は、クロック端子ＣＫに入力されるクロックＣＬＫに基づいて、パラレル／シリアル変換回路１１０Ｂ’からデータ入力端子Ｄに出力されるシリアル信号ＤＡＴＡ＿Ｓ２をポスト信号ＤＡＴＡ＿ＰＯとして、データ出力端子Ｑから加減算増幅回路１３２のポスト入力端子ｉｐに出力する。

以上のように構成される出力回路１１Ｅは、パラレル信号ＤＡＴＡ＿Ｐをシリアル変換した場合のデータ列（即ち、シリアル信号ＤＡＴＡ＿Ｓ）が所定のデータ列“１０１”又は“０１０”を含むか否か（即ち、シリアル信号データＤＡＴＡ＿Ｓが高周波成分を含むか否か）を判断するとともに、該パラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（４）をシリアル信号ＤＡＴＡ＿Ｓに変換する。そして、出力回路１１Ｅは、該判断結果に従う所定の係数β１又はγ１に基づいてシリアル信号ＤＡＴＡ＿Ｓの振幅を調整し、出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。

図１２は、本発明の一実施形態に係る出力回路における各種の信号のタイミングチャートである。具体的には、図１２は、本発明の一実施形態に係る出力回路１１Ｅにおける各種の信号のタイミングチャートである。

同図において、所定のクロックＣＬＫが１６回交番する間の立ち上がりタイミングをそれぞれ時刻ｔ４乃至ｔ１９と定義する。また、同図において、時刻ｔ４、ｔ８、ｔ１２及びｔ１６におけるパラレル信号ＤＡＴＡ＿Ｐ（１）の状態をそれぞれ状態ｄ４、状態ｄ８、状態ｄ１２及び状態ｄ１６と定義する。また、同図において、時刻ｔ４、ｔ８、ｔ１２及びｔ１６におけるパラレル信号ＤＡＴＡ＿Ｐ（２）の状態をそれぞれ状態ｄ５、状態ｄ９、状態ｄ１３及び状態ｄ１７と定義する。また、同図において、時刻ｔ４、ｔ８、ｔ１２及びｔ１６におけるパラレル信号ＤＡＴＡ＿Ｐ（３）の状態をそれぞれ状態ｄ６、状態ｄ１０、状態ｄ１４及び状態ｄ１８と定義する。また、同図において、時刻ｔ４、ｔ８、ｔ１２及びｔ１６におけるパラレル信号ＤＡＴＡ＿Ｐ（４）の状態をそれぞれ状態ｄ７、状態ｄ１１、状態ｄ１５及び状態ｄ１９と定義する。また、同図において、時刻ｔ６乃至ｔ１９における出力信号ＤＡＴＡ＿Ｏの状態をそれぞれ状態ｏ６乃至ｏ１９と定義する。

分周回路１４０’は、上述したように、所定のクロックＣＬＫを４分周した分周クロックＣＬＫ＿ＤＩＶ４（１）と、該分周クロックに対して位相が９０°遅れた分周クロックＣＬＫ＿ＤＩＶ４（２）とを生成する。分周回路１４０’は、時刻ｔ４、ｔ８、ｔ１２及びｔ１６で立ち上がる一方で、時刻ｔ６、ｔ１０、ｔ１４及びｔ１８で立ち下がるように、分周クロックＣＬＫ＿ＤＩＶ４（１）を生成し出力することとなる。また、分周回路１４０’は、時刻ｔ５、ｔ９、ｔ１３及びｔ１７で立ち上がる一方で、時刻ｔ７、ｔ１１、ｔ１５及びｔ１９で立ち下がるように、分周クロックＣＬＫ＿ＤＩＶ４（２）を生成し出力することとなる。

パラレル／シリアル変換回路１１０Ｂは、上述したように、分周クロックＣＬＫ＿ＤＩＶ４の“立ち上がり”及び“立ち下がり”に基づいて、パラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（４）をシリアル信号ＤＡＴＡ＿Ｓ１として出力する。パラレル／シリアル変換回路１１０Ｂは、時刻ｔ４乃至ｔ１９で、それぞれその状態をｄ４乃至ｄ１９とするシリアル信号ＤＡＴＡ＿Ｓ１を生成し出力することとなる。

パラレル／シリアル変換回路１１０Ｂ’は、上述したように、分周クロックＣＬＫ＿ＤＩＶ４の“立ち上がり”及び“立ち下がり”に基づいて、データ信号Ｄ４、及びパラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（３）をシリアル信号ＤＡＴＡ＿Ｓ２として出力する。パラレル／シリアル変換回路１１０Ｂ’は、時刻ｔ５乃至ｔ１９で、それぞれその状態をｄ４乃至ｄ１８とするシリアル信号ＤＡＴＡ＿Ｓ２を生成し出力することとなる。

出力制御回路ＦＦ１３５は、上述したように、所定のクロックＣＬＫに基づいて、シリアル信号ＤＡＴＡ＿Ｓ１をメイン信号ＤＡＴＡ＿ＭＡとして加減算増幅回路１３２に出力する。出力制御回路ＦＦ１３５は、時刻ｔ４乃至ｔ１９で、それぞれその状態をｄ４乃至ｄ１９とするメイン信号ＤＡＴＡ＿ＭＡを生成し出力することとなる。

出力制御回路ＦＦ１３６は、上述したように、所定のクロックＣＬＫに基づいて、シリアル信号ＤＡＴＡ＿Ｓ２をポスト信号ＤＡＴＡ＿ＰＯとして加減算増幅回路１３２に出力する。出力制御回路ＦＦ１３６は、時刻ｔ５乃至ｔ１９で、それぞれその状態をｄ４乃至ｄ１８とするポスト信号ＤＡＴＡ＿ＰＯを生成し出力することとなる。

出力制御回路ＦＦ１２２は、上述したように、分周クロックＣＬＫ＿ＤＩＶ４（１）に基づいて、データ信号Ｄ１をデータ信号Ｄ２として排他的論理和回路ＥＯＲ３に出力する。出力制御回路ＦＦ１２２は、時刻ｔ８、時刻ｔ１２及び時刻ｔ１６で、それぞれその状態をｄ６、ｄ１０及びｄ１４とするデータ信号Ｄ２を生成し出力することとなる。

出力制御回路ＦＦ１２４は、上述したように、分周クロックＣＬＫ＿ＤＩＶ４（１）に基づいて、データ信号Ｄ３をデータ信号Ｄ４として排他的論理和回路ＥＯＲ３及びＥＯＲ４に出力する。出力制御回路ＦＦ１２４は、時刻ｔ８、時刻ｔ１２及び時刻ｔ１６で、それぞれその状態をｄ７、ｄ１１及びｄ１５とするデータ信号Ｄ４を生成し出力することとなる。

出力制御回路ＦＦ１２５は、上述したように、分周クロックＣＬＫ＿ＤＩＶ４（１）に基づいて、パラレル信号ＤＡＴＡ＿Ｐ（１）をデータ信号Ｄ５として排他的論理和回路ＥＯＲ４及びＥＯＲ５に出力する。出力制御回路ＦＦ１２５は、時刻ｔ４、時刻ｔ８、時刻ｔ１２及び時刻ｔ１６で、それぞれその状態をｄ４、ｄ８、ｄ１２及びｄ１６とするデータ信号Ｄ５を生成し出力することとなる。

出力制御回路ＦＦ１２６は、上述したように、分周クロックＣＬＫ＿ＤＩＶ４（１）に基づいて、パラレル信号ＤＡＴＡ＿Ｐ（２）をデータ信号Ｄ６として排他的論理和回路ＥＯＲ５及びＥＯＲ６に出力する。出力制御回路ＦＦ１２６は、時刻ｔ４、時刻ｔ８、時刻ｔ１２及び時刻ｔ１６で、それぞれその状態をｄ５、ｄ９、ｄ１３及びｄ１７とするデータ信号Ｄ６を生成し出力することとなる。

出力制御回路ＦＦ１２７は、上述したように、分周クロックＣＬＫ＿ＤＩＶ４（１）に基づいて、パラレル信号ＤＡＴＡ＿Ｐ（３）をデータ信号Ｄ７として排他的論理和回路ＥＯＲ６及びＥＯＲ７に出力する。出力制御回路ＦＦ１２７は、時刻ｔ４、時刻ｔ８、時刻ｔ１２及び時刻ｔ１６で、それぞれその状態をｄ６、ｄ１０、ｄ１４及びｄ１８とするデータ信号Ｄ７を生成し出力することとなる。

出力制御回路ＦＦ１２８は、上述したように、分周クロックＣＬＫ＿ＤＩＶ４（１）に基づいて、パラレル信号ＤＡＴＡ＿Ｐ（４）をデータ信号Ｄ８として排他的論理和回路ＥＯＲ７に出力する。出力制御回路ＦＦ１２８は、時刻ｔ４、時刻ｔ８、時刻ｔ１２及び時刻ｔ１６で、それぞれその状態をｄ７、ｄ１１、ｄ１５及びｄ１９とするデータ信号Ｄ８を生成し出力することとなる。

否定論理積回路ＮＡＮＤ１は、上述したように、データ信号Ｄ２及びＤ４の排他的論理和と、データ信号Ｄ４及びＤ５の排他的論理和とに対して否定論理積を行い、該否定論理積の結果を否定論理積信号ＮＡ１として選択回路ＭＵＸ２に出力する。否定論理積回路ＮＡＮＤ１は、時刻ｔ８、ｔ１２及びｔ１６で、それぞれその状態をｆ（８）、ｆ（１２）及びｆ（１６）とする否定論理積信号ＮＡ１を生成し出力することとなる。

否定論理積回路ＮＡＮＤ２は、上述したように、データ信号Ｄ４及びＤ５の排他的論理和と、データ信号Ｄ５及びＤ６の排他的論理和とに対して否定論理積を行い、該否定論理積の結果を否定論理積信号ＮＡ２として選択回路ＭＵＸ２に出力する。否定論理積回路ＮＡＮＤ２は、時刻ｔ８、ｔ１２及びｔ１６で、それぞれその状態をｆ（９）、ｆ（１３）及びｆ（１７）とする否定論理積信号ＮＡ２を生成し出力することとなる。

否定論理積回路ＮＡＮＤ３は、上述したように、データ信号Ｄ５及びＤ６の排他的論理和と、データ信号Ｄ６及びＤ７の排他的論理和とに対して否定論理積を行い、該否定論理積の結果を否定論理積信号ＮＡ３として選択回路ＭＵＸ２に出力する。否定論理積回路ＮＡＮＤ３は、時刻ｔ４、時刻ｔ８、ｔ１２及びｔ１６で、それぞれその状態をｆ（６）、ｆ（１０）、ｆ（１４）及びｆ（１８）とする否定論理積信号ＮＡ３を生成し出力することとなる。

否定論理積回路ＮＡＮＤ４は、上述したように、データ信号Ｄ６及びＤ７の排他的論理和と、データ信号Ｄ７及びＤ８の排他的論理和とに対して否定論理積を行い、該否定論理積の結果を否定論理積信号ＮＡ４として選択回路ＭＵＸ２に出力する。否定論理積回路ＮＡＮＤ４は、時刻ｔ４、時刻ｔ８、ｔ１２及びｔ１６で、それぞれその状態をｆ（７）、ｆ（１１）、ｆ（１５）及びｆ（１９）とする否定論理積信号ＮＡ４を生成し出力することとなる。

選択回路ＭＵＸ２は、上述したように、分周クロックＣＬＫ＿ＤＩＶ４の状態に従って否定論理積信号ＮＡ１乃至ＮＡ４のうちいずれか一つの信号を選択し、該選択の結果を制御信号ＣＮＴとしてエンファシス回路１３０Ｅに出力する。選択回路ＭＵＸ２は、時刻ｔ６乃至ｔ１９で、それぞれその状態をｆ（６）乃至ｆ（１９）とする制御信号ＣＮＴを生成し出力することとなる。

エンファシス回路１３０Ｅは、時刻ｔ６で、制御信号ＣＮＴの状態ｆ（６）に従う係数β２又はγ２に対応する強度で、メイン信号ＤＡＴＡ＿ＭＡに対してエンファシス処理を行い、該信号をその状態をｏ６とする出力信号ＤＡＴＡ＿Ｏとして、受信装置２０に出力する。具体的には、エンファシス回路１３０Ｅは、時刻ｔ６で、メイン信号ＤＡＴＡ＿ＭＡの振幅を係数αで増幅するとともに、制御信号ＣＮＴの状態ｆ（６）に従って、ポスト信号ＤＡＴＡ＿ＰＯの振幅を係数β２又はγ２で増幅する。エンファシス回路１３０Ｅは、メイン信号ＤＡＴＡ＿ＭＡの振幅を該係数αで増幅した信号から、該係数β２又はγ２で増幅したポスト信号ＤＡＴＡ＿ＰＯを加減算する。その結果、エンファシス回路１３０Ｅは、制御信号ＣＮＴの状態ｆ（６）に従う所定の係数β１又はγ１（即ち、値α＋β２又はα−γ２）に基づいてメイン信号ＤＡＴＡ＿ＭＡの振幅を調整した信号をその状態をｏ６とする該出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力することとなる。

エンファシス回路１３０Ｅは、時刻ｔ６での動作と同様に、時刻ｔ７乃至ｔ１９で、それぞれ制御信号ＣＮＴの状態ｆ（７）乃至ｆ（１９）に従う所定の係数β２又はγ２に対応する強度でメイン信号ＤＡＴＡ＿ＭＡに対してエンファシス処理を行い、該信号をその状態をｏ７乃至ｏ１９とする出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。即ち、エンファシス回路１３０Ｅは、時刻ｔ７乃至ｔ１９で、制御信号ＣＮＴの状態ｆ（７）乃至ｆ（１９）に従う所定の係数β１又はγ１（即ち、値α＋β２又はα―γ２）に基づいてメイン信号ＤＡＴＡ＿ＭＡの振幅を調整し、該調整した信号をその状態をｏ７乃至ｏ１９とする出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力することとなる。

上述したように、本実施形態に係る出力回路１１Ｅは、パターン判別回路１２０Ｃによってパラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（４）をシリアル変換した場合のデータ列（即ち、シリアル信号ＤＡＴＡ＿Ｓ）が高周波成分を含むか否かを判断し、該判断結果に従う所定の係数β２又はγ２に対応する強度でシリアル信号ＤＡＴＡ＿Ｓに対してエンファシス処理を行う。これにより、出力回路１１Ｅは、１０Ｇｂｐｓ以上の高速動作によってシリアル信号ＤＡＴＡ＿Ｓの波形が歪である場合でも、高精度で、シリアル信号ＤＡＴＡ＿Ｓの振幅を高周波成分のみ選択的に増幅（即ち、所定のデータ列を含むときのみ選択的にエンファシス強度を高めた処理を行う）して、出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力することができる。

図１３は、本発明の一実施形態に係る出力回路のさらなる他の例を示す図である。同図に示すように、本実施形態に係る出力回路１１Ｆは、例えば、パラレル／シリアル変換回路１１０Ｂと、パターン判別回路１２０Ｃと、エンファシス回路１３０Ｃと、分周回路１４０’とを含んで構成される。なお、分周回路１４０’の構成及び動作の詳細に関しては、図１１のものと同じであるため、その説明を省略する。

パラレル／シリアル変換回路１１０Ｂは、分周回路１４０’から選択端子ＳＬに出力される分周クロックＣＬＫ＿ＤＩＶ４に従って、入力端子Ａ０乃至Ａ３にそれぞれ入力されるパラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（４）をシリアル信号に変換し、該変換した信号をシリアル信号ＤＡＴＡ＿Ｓとして出力端子Ｙからエンファシス回路１３０Ｃの出力制御回路ＦＦ１３３のデータ入力端子Ｄに出力する。なお、パラレル／シリアル変換回路１１０Ｂが分周クロックＣＬＫ＿ＤＩＶ４の状態に従って、どのようにパラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（４）をシリアル信号に変換するかについては、出力回路１１Ｅを含む実施形態（図１１を参照）で説明した通りであるため、その説明を省略する。

パターン判別回路１２０Ｃは、パラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（４）が所定のデータ列“１０１”又は“０１０”を含むか否かを判断する。パターン判別回路１２０Ｃは、該判断結果に従う制御信号ＣＮＴを生成し、該信号をエンファシス回路１３０Ｃの増幅回路１３３に出力する。なお、パターン判別回路１２０Ｃの構成及び動作の詳細に関しては、図１１のものと同じであるため、その説明を省略する。

エンファシス回路１３０Ｃは、クロックＣＬＫに基づいて、パターン判別回路１２０Ｃから出力される制御信号ＣＮＴに従う所定の係数β１又はγ１に基づいて、パラレル／シリアル変換回路１１０Ｂから出力されるシリアル信号ＤＡＴＡ＿Ｓの振幅を調整し、該振幅を増幅した信号を出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。なお、エンファシス回路１３０Ｃの構成及び動作の詳細に関しては、図７と同じである為、その説明を省略する。

以上のように構成される出力回路１１Ｆは、パラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（４）が所定のデータ列“１０１”又は“０１０”を含むか否か（即ち、パラレル信号ＤＡＴＡ＿Ｐが高周波成分を含むか否か）を判断するとともに、該パラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（４）をシリアル信号ＤＡＴＡ＿Ｓに変換する。そして、出力回路１１Ｆは、エンファシス回路１３０Ｅよりも小さい回路規模を有するエンファシス回路１３０Ｃによって、該判断結果に従う所定の係数β１又はγ１に基づいてシリアル信号ＤＡＴＡ＿Ｓの振幅を調整し、出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。

図１４は、本発明の一実施形態に係る出力回路における各種の信号のタイミングチャートである。より具体的には、図１４は、本発明の一実施形態に係る出力回路１１Ｆにおける各種の信号のタイミングチャートである。同図において、時刻ｔ４乃至ｔ１９と、状態ｄ４乃至状態ｄ１９と、状態ｏ６乃至ｏ１９とに関しては、図１２のものと同じであるため、その説明を省略する。

同図を参照して、時刻ｔ４乃至時刻ｔ１９における分周回路１４０’が出力する分周クロックＣＬＫ＿ＤＩＶ４と、出力制御回路ＦＦ１２２、及びＦＦ１２４乃至ＦＦ１２８が出力するデータ信号Ｄ２、及びＤ４乃至Ｄ８と、選択回路ＭＵＸ２が出力する制御信号ＣＮＴとの状態に関しては、出力回路１１Ｅを含む実施形態（図１１及び図１２を参照）で説明した通りであるため、その説明を省略する。

パラレル／シリアル変換回路１１０Ｂは、上述したように、分周クロックＣＬＫ＿ＤＩＶ４の“立ち上がり”及び“立ち下がり”に基づいて、それぞれパラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（４）をシリアル信号ＤＡＴＡ＿Ｓとして出力する。パラレル／シリアル変換回路１１０Ｂは、時刻ｔ４乃至ｔ１９で、それぞれその状態をｄ４乃至ｄ１９とするシリアル信号ＤＡＴＡ＿Ｓを生成し出力することとなる。

エンファシス回路１３０Ｃの増幅回路１３３は、時刻ｔ６で、制御信号ＣＮＴの状態ｆ（６）に従う所定の係数β１又はγ１でシリアル信号ＤＡＴＡ＿Ｓの振幅を増幅し、該増幅した信号をその状態をｏ６とする該出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力することとなる。

エンファシス回路１３０Ｃの増幅回路１３３は、時刻ｔ６での動作と同様に、時刻ｔ７乃至ｔ１９で、それぞれ制御信号ＣＮＴの状態ｆ（７）乃至ｆ（１９）に従う所定の係数β１又はγ１でポスト信号ＤＡＴＡ＿ＰＯの振幅を増幅し、該増幅した信号をその状態をｏ７乃至ｏ１９とする出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力することとなる。

上述したように、本実施形態に係る出力回路１１Ｆは、エンファシス回路１３０Ｅよりも回路規模が小さいエンファシス回路１３０Ｃを備える。これにより、本実施形態に係る出力回路１１Ｆは、シリアル信号ＤＡＴＡ＿Ｓの波形が歪である場合においても、高精度かつ低消費電力で、シリアル信号ＤＡＴＡ＿Ｓの振幅を高周波成分のみ選択的に増幅して、出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力することができる。

図１５は、本発明の一実施形態に係る出力回路のさらなる他の例を示す図である。同図に示すように、本実施形態に係る出力回路１１Ｇは、例えば、出力制御回路ＦＦ３及びＦＦ４と、パラレル／シリアル変換回路１１０Ｂと、パターン判別回路１２０Ｃと、エンファシス回路１３０Ｄと、分周回路１４０’とを含んで構成される。

分周回路１４０’は上述したように、所定のクロックＣＬＫを４分周したクロックを生成するとともに、該４分周したクロックに対して位相が９０°遅れたクロックを生成する。そして、分周回路１４０’は、該生成した２つのクロックを出力制御回路ＦＦ３及びＦＦ４と、パラレル／シリアル変換回路１１０Ｂと、パターン判別回路１２０Ｃとに出力する。

具体的には、分周回路１４０’は、所定のクロックＣＬＫを４分周することによって分周クロックＣＬＫ＿ＤＩＶ４（１）を生成するとともに、分周クロックＣＬＫ＿ＤＩＶ４（１）に対して位相が９０°遅れた分周クロックＣＬＫ＿ＤＩＶ４（２）を生成する。そして、分周回路１４０’は、該生成した分周クロックＣＬＫ＿ＤＩＶ４（１）及びＣＬＫ＿ＤＩＶ４（２）を出力制御回路ＦＦ３及びＦＦ４のクロック端子ＣＫと、パラレル／シリアル変換回路１１０Ｂの選択端子ＳＬと、パターン判別回路１２０Ｃの出力制御回路ＦＦ１２１乃至ＦＦ１２８のクロック端子ＣＫと、パターン判別回路１２０Ｃの選択回路ＭＵＸ２の選択端子ＳＬとに出力する。

出力制御回路ＦＦ３は、例えば、Ｄ型フリップフロップである。出力制御回路ＦＦ３は、分周クロックＣＬＫ＿ＤＩＶ４（１）に基づいて、パラレル信号ＤＡＴＡ＿Ｐ（４）を出力制御回路ＦＦ４に出力する。具体的には、出力制御回路ＦＦ３は、分周回路１４０’からクロック端子ＣＫに出力される分周クロックＣＬＫ＿ＤＩＶ４（１）に基づいて、データ入力端子Ｄに入力されるパラレル信号ＤＡＴＡ＿Ｐ（４）をデータ出力端子Ｑから出力制御回路４のデータ入力端子Ｄに出力する。

出力制御回路ＦＦ４は、例えば、Ｄ型フリップフロップである。出力制御回路ＦＦ４は、分周クロックＣＬＫ＿ＤＩＶ４（１）に基づいて、出力制御回路ＦＦ３から出力される信号をパラレル信号ＤＡＴＡ＿Ｐ（０）としてパラレル／シリアル変換回路１１０Ｂに出力する。具体的には、出力制御回路ＦＦ４は、分周回路１４０’からクロック端子ＣＫに出力される分周クロックＣＬＫ＿ＤＩＶ４（１）に基づいて、出力制御回路ＦＦ３からデータ入力端子Ｄに入力される信号をパラレル信号ＤＡＴＡ＿Ｐ（０）としてデータ出力端子Ｑからパラレル／シリアル変換回路１１０Ｂの入力端子Ａ０に出力する。

パラレル／シリアル変換回路１１０Ｂは、分周回路１４０’から選択端子ＳＬに出力される分周クロックＣＬＫ＿ＤＩＶ４に従って、入力端子Ａ０乃至Ａ３にそれぞれ入力されるパラレル信号ＤＡＴＡ＿Ｐ（０）乃至ＤＡＴＡ＿Ｐ（３）をシリアル信号に変換し、該変換した信号をシリアル信号ＤＡＴＡ＿Ｓとして出力端子Ｙからエンファシス回路１３０Ｄに出力する。なお、パラレル／シリアル変換回路１１０Ｂが分周クロックＣＬＫ＿ＤＩＶ４の状態に従って、どのようにパラレル信号ＤＡＴＡ＿Ｐ（０）乃至ＤＡＴＡ＿Ｐ（３）をシリアル信号に変換するかについては、出力回路１１Ｅを含む実施形態（図１１を参照）で説明した通りであるため、その説明を省略する。

パターン判別回路１２０Ｃは、パラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（４）が所定のデータ列“１０１”又は“０１０”を含むか否かを判断する。パターン判別回路１２０Ｃは、該判断結果に従う制御信号ＣＮＴを生成し、該信号をエンファシス回路１３０Ｄに出力する。なお、パターン判別回路１２０Ｃの構成及び動作の詳細に関しては、図１１のものと同じであるため、その説明を省略する。

エンファシス回路１３０Ｄは、パターン判別回路１２０Ｃから出力される制御信号ＣＮＴに従う所定の係数β１又はγ１に基づいて、パラレル／シリアル変換回路１１０Ｂから出力されるシリアル信号ＤＡＴＡ＿Ｓの振幅を調整し、該振幅を増幅した信号を出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。なお、エンファシス回路１３０Ｄの構成及び動作の詳細に関しては、図９と同じであるため、その説明を省略する。

以上のように構成される出力回路１１Ｇは、パラレル信号ＤＡＴＡ＿Ｐをシリアル変換した場合のデータ列（即ち、シリアル信号ＤＡＴＡ＿Ｓ）が所定のデータ列“１０１”又は“０１０”を含むか否か（即ち、シリアル信号ＤＡＴＡ＿Ｓが高周波成分を含むか否か）を判断するとともに、該パラレル信号ＤＡＴＡ＿Ｐ（１）乃至ＤＡＴＡ＿Ｐ（４）をシリアル信号ＤＡＴＡ＿Ｓに変換する。そして、出力回路１１Ｇは、エンファシス回路１３０Ｃよりも小さい回路規模を有するエンファシス回路１３０Ｄによって、該判断結果に従う所定の係数β１又はγ１に基づいてシリアル信号ＤＡＴＡ＿Ｓの振幅を調整し、出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する。

図１６は、本発明の一実施形態に係る出力回路における各種の信号のタイミングチャートである。より具体的には、図１６は、本発明の一実施形態に係る出力回路１１Ｇにおける各種の信号のタイミングチャートである。同図において、時刻ｔ４乃至ｔ１９と、状態ｄ４乃至状態ｄ１９と、状態ｏ６乃至ｏ１９とに関しては、図１２及び図１４のものと同じであるため、その説明を省略する。

同図を参照して、時刻ｔ４乃至時刻ｔ１９における分周回路１４０’が出力する分周クロックＣＬＫ＿ＤＩＶ４と、出力制御回路ＦＦ１２２、及びＦ１２４乃至ＦＦ１２８が出力するデータ信号Ｄ２、及びＤ４乃至Ｄ８と、選択回路ＭＵＸ２が出力する制御信号ＣＮＴとの状態に関しては、出力回路１１Ｅを含む実施形態（図１１及び図１２を参照）で説明した通りであるため、その説明を省略する。

出力制御回路ＦＦ４は、上述したように、分周クロックＣＬＫ＿ＤＩＶ４に基づいて、出力制御回路ＦＦ３から出力されるパラレル信号ＤＡＴＡ＿Ｐ（４）をパラレル信号ＤＡＴＡ＿Ｐ（０）としてパラレル／シリアル変換回路１１０Ｂに出力する。出力制御回路ＦＦ４は、時刻ｔ８、ｔ１２及びｔ１６で、それぞれその状態をｄ７、ｄ１１及びｄ１５とするパラレル信号ＤＡＴＡ＿Ｐ（０）を生成し出力することとなる。

パラレル／シリアル変換回路１１０Ｂは、上述したように、分周クロックＣＬＫ＿ＤＩＶ４の“立ち上がり”及び“立ち下がり”に基づいて、パラレル信号ＤＡＴＡ＿Ｐ（０）乃至ＤＡＴＡ＿Ｐ（３）をシリアル信号ＤＡＴＡ＿Ｓとして出力する。パラレル／シリアル変換回路１１０Ｂは、時刻ｔ５乃至ｔ１９で、それぞれその状態をｄ４乃至ｄ１８とするシリアル信号ＤＡＴＡ＿Ｓを生成し出力することとなる。

エンファシス回路１３０Ｄの増幅回路１３３は、時刻ｔ６で、制御信号ＣＮＴの状態ｆ（６）に従う所定の係数β１又はγ１でシリアル信号ＤＡＴＡ＿Ｓの振幅を増幅し、該増幅した信号をその状態をｏ６とする該出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力することとなる。

エンファシス回路１３０Ｄの増幅回路１３３は、時刻ｔ６での動作と同様に、時刻ｔ７乃至ｔ１９で、それぞれ制御信号ＣＮＴの状態ｆ（７）乃至ｆ（１９）に従う所定の係数β１又はγ１でシリアル信号ＤＡＴＡ＿Ｓの振幅を増幅し、該増幅した信号をその状態をｏ７乃至ｏ１９とする出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力することとなる。

上述したように、本実施形態に係る出力回路１１Ｇは、エンファシス回路１３０Ｃよりもさらに回路規模が小さいエンファシス回路１３０Ｄを備える。これにより、本実施形態に係る出力回路１１Ｇは、１０Ｇｂｐｓ以上の高速動作によってシリアル信号ＤＡＴＡ＿Ｓの波形が歪になることをさらに抑制するとともに、シリアル信号ＤＡＴＡ＿Ｓの波形が歪である場合においても、高精度かつ、さらに低消費電力で、シリアル信号ＤＡＴＡ＿Ｓの振幅を高周波成分のみ選択的に増幅して、出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力することができる。

図１７は、本発明の一実施形態に係る出力回路の動作を概略的に説明するためのフローチャートである。同図を参照して、出力回路１１は、まず、パラレル信号ＤＡＴＡ＿Ｐをパラレル信号からシリアル信号ＤＡＴＡ＿Ｓに変換する（Ｓ１７０１）。

次に、出力回路１１は、パラレル信号ＤＡＴＡ＿Ｐが所定のデータ列を含むか否かを判断する（Ｓ１７０２）。出力回路１１は、パラレル信号ＤＡＴＡ＿Ｐが所定のデータ列を含むと判断する場合（Ｓ１７０２のＹｅｓ）、所定の係数に値β１を設定し、シリアル信号ＤＡＴＡ＿Ｓの振幅を該所定の係数に基づいて調整し、該調整した信号を出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する（Ｓ１７０３）。

一方、出力回路１１は、パラレル信号ＤＡＴＡ＿Ｐが所定のデータ列を含まないと判断する場合（Ｓ１７０２のＮｏ）、所定の係数に値β１よりも小さい値γ１を設定し、シリアル信号ＤＡＴＡ＿Ｓの振幅を該所定の係数に基づいて調整し、該調整した信号を出力信号ＤＡＴＡ＿Ｏとして受信装置２０に出力する（Ｓ１７０４）。そして、出力回路１１は、動作を終了する。

上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。

例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。

また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。

本発明は、半導体集積回路の分野に広く利用することができる。

１…データ通信システム
１０…送信装置
１１…出力回路
１１０…パラレル／シリアル変換回路
１２０…パターン判別回路
１３０…エンファシス回路
１３１，１３３，１３４…遅延制御回路
１３２…加減算増幅回路
１３２１，１３２２…増幅回路
１３２３…加減算回路
１３３…増幅回路
１４０…分周回路
２０…受信装置

Claims (10)

1. 入力されたパラレル信号をシリアル信号に変換するパラレル／シリアル変換回路と、
   前記パラレル信号から変換された場合の前記シリアル信号に所定のデータ列が含まれるか否かを、前記パラレル信号に基づいて判断するパターン判別回路と、
   前記パターン判別回路の前記判断の結果に従う第１の係数に基づいて、前記シリアル信号の振幅を調整し、出力信号として出力するエンファシス回路と、
   を備える、出力回路。
2. 前記エンファシス回路は、
   前記シリアル信号の振幅を第２の係数で増幅する第１の増幅回路と、
   前記シリアル信号に対して所定の遅延を有するポスト信号の振幅を、前記第１の係数及び前記第２の係数に関係する第３の係数で増幅する第２の増幅回路と、
   前記第１の増幅回路で増幅されたシリアル信号から、前記第２の増幅回路によって増幅されたポスト信号を減算して、該減算結果を出力信号として出力する減算回路とを有する、
   請求項１記載の出力回路。
3. 前記パターン判別回路は、前記パラレル信号が前記所定のデータ列を含むと判断する場合、第１の値を前記第１の係数に設定し、
   前記パターン判別回路は、前記パラレル信号が前記所定のデータ列を含まないと判断する場合、前記第１の値と異なる第２の値を前記第１の係数に設定する、
   請求項１記載の出力回路。
4. 前記パターン判別回路は、前記パラレル信号から少なくとも２つ以上の時系列的に連続したデータ列を抽出し、前記抽出した少なくとも２つ以上の時系列的に連続したデータ列の状態を判断し、該判断の結果に従って、前記パラレル信号が前記所定のデータ列を含むか否かを判断する、請求項１記載の出力回路。
5. 前記エンファシス回路は、前記シリアル信号と、前記パターン判別回路の前記判断の結果とが同期するように、前記シリアル信号に対して遅延を与える、請求項１記載の出力回路。
6. 入力されたパラレル信号をシリアル信号に変換するパラレル／シリアル変換回路と、
   前記パラレル信号が所定のデータ列を含むか否かを判断するパターン判別回路と、
   前記パターン判別回路の前記判断の結果に従う第１の係数に基づいて、前記シリアル信号の振幅を調整し、出力信号として出力するエンファシス回路と、
   を備え、
   前記エンファシス回路で前記シリアル信号と前記パターン判別回路の前記判断の結果とが同期するように、前記パラレル信号に対して遅延が与えられるように構成される、
   出力回路。
7. 前記所定のデータ列は、交番データである、請求項１記載の出力回路。
8. 請求項１乃至７のいずれかに記載の出力回路を備える、送信装置。
9. 出力回路に入力される前記パラレル信号から変換された場合の前記シリアル信号に所定のデータ列が含まれるか否かを、前記パラレル信号に基づいて判断することと、
   前記パラレル信号をシリアル信号に変換することと、
   前記シリアル信号の振幅を前記判断の結果に従う第１の係数に基づいて調整し、出力信号として前記出力回路から出力することと、を含む、
   信号のエンファシス方法。
10. 出力回路に入力されるパラレル信号が所定のデータ列を含むか否かを判断することと、
    前記パラレル信号をシリアル信号に変換することと、
    前記シリアル信号の振幅を前記判断の結果に従う第１の係数に基づいて調整し、出力信号として前記出力回路から出力することと、を含み、
    前記出力することは、前記シリアル信号と前記判断の結果とが同期するように、前記パラレル信号に対して遅延を与えることを含む、
    信号のエンファシス方法。